CN104823282B - 具有轴向设计的半导体和栅极金属化的垂直纳米线晶体管 - Google Patents

具有轴向设计的半导体和栅极金属化的垂直纳米线晶体管 Download PDF

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Abstract

垂直取向的纳米线晶体管包括半导体层或具有在所述晶体管的长度上变化的组分的栅极电极。在实施例中，晶体管沟道区的组分沿所述沟道的长度组分渐变或分层，以诱导应变，和/或包括高迁移率注入层。在实施例中，沉积包括多个栅极电极材料的栅极电极叠置体，以调制沿所述栅极长度的栅极电极功函数。

Description

具有轴向设计的半导体和栅极金属化的垂直纳米线晶体管
技术领域
本发明的实施例总体上涉及微电子中采用的金属氧化物半导体场效应晶体管(MOSFET)，具体而言，涉及垂直取向的纳米线MOSFET。
背景技术
传统的MOS晶体管通常横向取向为具有由跨衬底顶部表面的一距离隔离的两个源极/漏极区。在所谓的“平面”和“非平面”晶体管中，诸如三栅极或具有“环绕式栅极”架构的纳米线晶体管，第一源极/漏极材料通常与第二源极/漏极材料相同，因为难以可控地相对于源极/漏极材料中的另一个选择性地制造源极/漏极材料中的一个，尤其是考虑到在它们之间的微小横向间距(例如，～30nm或更小)。因而，随着晶体管尺寸的不断缩小，实现具有高驱动电流和/或低泄漏电流的横向FET变得日益困难。
在垂直取向的MOS晶体管(即，垂直FET)中，第一源极/漏极设置在第二源极/漏极层上，栅极电极控制设置在第一源极/漏极与第二源极/漏极之间的沟道。典型的垂直FET具有基本上同质的晶体组分，该基本上同质的晶体组分仅具有掺杂剂种类变化并且例如通过将掺杂剂种类(例如，n型)注入到第一源极/漏极区中(基本上与对于横向取向器件所做的一样)来制造。随后通过注入的源极/漏极来图案化(例如，通过各向异性蚀刻)半导体的垂直柱，以便暴露下面的半导体，在该点执行第二注入以形成第二源极/漏极。最后，形成栅极叠置体。尽管这种垂直取向的晶体管可以在其中横向取向的MOS晶体管由于其它系统级约束(例如，在其中存在垂直取向的存储器结构的存储器器件中，存取晶体管也可以有利地进行垂直取向)而处于不利地位的器件中找到应用，但是传统的垂直晶体管针对驱动电流和/或泄漏电流等方面与平面器件相比优势很小。
附图说明
在附图的图中示例性地而非限制性地示出了本发明的实施例，其中：
图1是根据实施例的垂直纳米线晶体管的等距示例；
图2A是根据实施例的具有轴向差异的源极和漏极半导体的垂直纳米线晶体管的横截面视图；
图2B是示出了根据实施例的将具有一个有效电子质量的晶体管与具有两个有效电子质量的晶体管相比较的仿真的曲线图；
图2C和2D是根据实施例的具有应变半导体沟道的垂直纳米线晶体管的横截面视图；
图2E是根据实施例的具有增强速度注入层的垂直纳米线晶体管的横截面视图；
图2F是根据实施例的具有应变半导体沟道和增强速度注入层的垂直纳米线晶体管的横截面视图；
图2G是根据实施例的具有晶闸管型有源层叠置体的垂直纳米线晶体管的横截面视图；
图3A是根据实施例的具有轴向设计的栅极电极功函数的垂直纳米线晶体管的横截面视图；
图3B是根据本发明的实施例的单功函数栅极电极与轴向设计的双功函数栅极电极的能带图的比较；
图3C是根据本发明的实施例的比较具有单功函数栅极电极与轴向设计的双功函数栅极电极的晶体管的驱动电流和泄漏电流的曲线图；
图3D是根据实施例的具有轴向设计的沟道半导体和轴向设计的栅极电极的垂直纳米线晶体管的横截面视图；
图4A、4B、4C和4D是根据实施例的描绘了在垂直纳米线晶体管的制造中执行的某些操作的横截面视图；
图5A、5B、5C和5D是根据实施例的描绘了在垂直纳米线晶体管的制造中执行的某些操作的横截面视图；
图6是根据本发明的实施例的采用垂直取向的晶体管的移动计算平台的功能框图；以及
图7示出了根据一个实施例的计算设备的功能框图。
具体实施方式
在以下说明中，阐述了许多细节。然而，对于本领域技术人员显而易见的是，本发明可以在没有这些具体细节的情况下得以实施。在一些实例中，以框图形式而非详细地示出公知的方法和器件，以免使得本发明模糊不清。遍及本说明书对“实施例”或“在一个实施例中”的提及意指结合实施例描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因而，遍及本说明书不同位置的出现的短语“在实施例中”未必指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何适合的方式组合到一个或多个实施例中。例如，第一实施例可以与第二实施例在两个实施例结构上或功能上不相互排斥的任何地方相结合。
本文可以使用术语“耦合”和“连接”以及其派生词来描述部件之间的结构关系。应理解，这些术语并非旨在作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理接触或电气接触。“耦合”可以用于指示两个或更多个元件彼此直接或者间接地(在它们之间具有其它居间元件)物理接触或电气接触，和/或两个或更多个元件彼此协作或彼此交互(例如，作为因果关系)。
如本文使用的术语“在……之上”、“在……下”、“在……之间”和“在……上”指代一个部件或材料层相对于其它部件或层的相对位置，其中，这种物理关系在组装件的环境下或者在微机械叠置体的材料层的环境下对于机械部件是显著的。设置在另一个层(部件)之上或之下的一层(部件)可以与另一个层(部件)直接接触，或者可以具有一个或多个居间层(部件)。而且，设置在两个层(部件)之间的一个层(部件)可以与所述两个层(部件)直接接触，或者可以具有一个或多个居间层(部件)。相反，在第二层(部件)上面的第一层(部件)与该第二层(部件)直接接触。
本文所述的垂直纳米线晶体管的实施例采用沿晶体管的纵向长度的半导体和/或栅极电极组分差异化。换句话说，与纳米线晶体管中电流流动的轴向方向平行，源极、漏极和沟道半导体或栅极电极中至少一个的组分是变化的。如本文采用的“组分”仅指代本征中性半导体晶格原子，并且排除非本征的施主或受主元素。在某些这种实施例中，轴向设计的晶体管实现了比常规的基本上同质组分的类似尺寸的垂直纳米线晶体管更高的“导通状态”(驱动)电流和/或更低的“截止状态”(泄漏)电流。通常，本文所述的纳米线晶体管的垂直取向用于实施在与源极-漏极电流流动平行的(即，与栅极长度Lg平行的)晶体管的第一和第二源极/漏极区之间的组分改变。这种实施例利用了由外延和特定沉积工艺(例如，原子层沉积)提供的原子层控制。尽管这种工艺先前已经用于横向FET的制造中，但借助这种工艺得到的任何组分改变典型地会垂直于电流流动的方向(即，垂直于Lg)。如本文进一步描述的，通过轴向设计纳米线MOSFET可能增强多个器件性能。
图1是可以根据本发明的实施例制造的示范性垂直纳米线晶体管100的等距示例，所述示范性垂直纳米线晶体管100具有沿纵轴A的长度(图1中以虚线表示)的组分变化。对于垂直纳米线晶体管100，半导体纳米线相对于衬底105是垂直取向的，以使得跨越源极/漏极区的纵向长度L沿着z维度(垂直于衬底105的顶部表面的平面)，并且横向纳米线宽度W(例如，5-50nm)与纳米线占用的衬底105的面积相对应。垂直晶体管100包括在晶体管的功能区中的一个或多个功能区中沿纵向长度L的一个或多个半导体材料，所述晶体管的功能区包括设置在漏极区140与源极区130之间的沟道区135。在此配置中，晶体管100的源极设置在衬底105上。然而，替换地，可以将晶体管100倒置为具有“漏极向下”取向。在垂直形式中，晶体管100具有临界尺寸，诸如由材料层厚度限定的沟道长度或Lg(例如，15nm)，材料厚度可以由例如外延生长或原子层沉积(ALD)工艺来很好地控制(例如为1nm)。而且，外延层厚度不受横向器件中典型的电阻率表面散射顾虑的进一步约束。
通常，衬底105是晶体半导体(例如，基本上单晶体)，其中一个实施例是IV族材料(例如Si、Ge、SiGe、SiC)，以及另一个实施例是III-V族材料(例如，InAlAs、AlGaAs等)。在实施例中，衬底105的顶部表面是(110)晶体表面，在此情况下，晶体管沟道取向是<110>。在另一个实施例中，衬底105的顶部表面是(100)晶体表面，在此情况下，晶体管沟道取向是<100>。取决于实施例，衬底105可以包括一个或多个缓冲层和/或过渡层，其中，晶体管100设置在非硅顶部表面上。缓冲层可以是本领域中已知的任何变质系统，以适应在通常是硅的下层处理衬底与非硅半导体表面材料(例如Ge、III-V族等)之间的晶格失配或热失配中的一个或多个。过渡层可以是设置在缓冲层上以达到衬底105的顶部(生长)表面(例如，不同SiGe浓度的或者不同III-V族组分的)任何假晶层。
用于纳米线晶体管100的半导体层可以是IV族(例如Si、Ge或SiGe合金)、III-V族(例如，InAs、InGaAs、InAlAs等)、或者二者的组合(即，一层Ge与一层或多层III-V族材料)。在示范性实施例中，源极区130设置在衬底105上，并且具有至少一个源极半导体层111A，所述至少一个源极半导体层111A可以是与衬底105的半导体顶部表面相同材料的(例如硅)。源极半导体是以本领域中常规的任何掺杂水平重掺杂的(例如，对于NMOSFET是n型)。在源极半导体层111A是合金的情况下，低带隙材料可以用于NMOSFET实施例。与源极半导体层111A接触的是触点金属化(例如硅化物等，未示出)，或者在衬底105中可以存在嵌入式源极线(未示出)以接触源极半导体层111A的底部表面。电介质132完全围绕源极半导体层111A和或触点金属化。
设置在源极半导体层111A上的是沟道半导体层111B。如本文进一步描述的，沟道半导体层111B可以包括根据Lg的一个或多个组分变化。然而通常，沟道半导体层111B是未掺杂的或者轻掺杂的，其中，在沟道半导体层111B与源极半导体层111A之间的界面处，源极半导体中的掺杂剂种类浓度急剧转变。在示范性实施例中，源极半导体111A的n型(或p型)掺杂邻接轻掺杂的或者本征的沟道半导体111B，以接近于δ掺杂分布，其中，对于不大于2-3nm的L(或z高度)变化，掺杂剂浓度改变至少一个数量级(例如，从>1e20cm-3到<1e19cm-3)。这种陡峭的分布是在源极/漏极区与沟道层之间的原位掺杂的外延层过渡的标记，其是不能借助常规注入技术来复制的。晶体管100包括同轴地完全缠绕沟道区135内的纳米线周围的栅极叠置体。栅极叠置体需要设置在电介质层150A周围的金属栅极电极150B。如所示出的，栅极电极150B由电介质132与源极半导体111A绝缘。栅极电介质150A可以是本领域已知的，并且有利地是高-k材料(例如，>10)，像HfO2、ZrO2，或者其它金属-氧化物，在本文其它部分还详细描述了栅极金属150B的组分与电气属性。
设置在沟道半导体层111B上的是漏极半导体层111C。漏极半导体层111C的组分可以与源极半导体111A相同(例如，硅)，或者不同(例如，SiGe)，如本文其它地方进一步描述的。在任一情况下，漏极半导体层111C以本领域中常规的任何掺杂水平类似重掺杂的(例如，对于NMOSFET是n型)。在源极半导体层111A是合金的情况下，低带隙材料可以用于NMOSFET实施例。在示范性实施例中，漏极半导体111C的n型(或p型)掺杂接近于δ掺杂，其中，在漏极半导体层111C的第一个2-3nm内，掺杂浓度从沟道半导体层111B的掺杂浓度转变升高一个数量级或者更大。顶部漏极触点金属化170还设置在漏极半导体层111C上，例如，同轴地完全缠绕半导体周围。第二电介质160将金属化170与栅极电极150B隔离。
晶体管100具有临界尺寸，诸如由外延层厚度限定的Lg(即，纵向长度L的部分)，所述外延层厚度可以由生长工艺来很好地控制(例如为1nm)。而且，借助限定纳米线的长度的外延层生长，可以易于调整材料组分，以实现带隙和迁移率差异化，如在图2A-2G环境下进一步描述的。
在实施例中，垂直纳米线晶体管包括源极半导体，与沟道半导体相比，所述源极半导体在垂直于传输的平面中(x-y平面)具有更高态密度有效电子质量和/或更低的传输质量(z方向)。这种实施例将比传统器件具有更高的晶体管驱动电流。图2A示出了根据实施例的具有用以提供有效质量中的差异化的轴向差异的源极和漏极半导体的垂直纳米线晶体管201的横截面视图。垂直纳米线晶体管201是垂直纳米线晶体管100的一个实施例，其具有从头到尾来自图1的附图标记，以标识相似的特征。如图2A所示的，第一基本上单晶的半导体层111A用于源极区130，而第二基本上单晶的半导体层211用于沟道区135和漏极区140，仅在表示这两个区域之间的界面的虚线处存在掺杂的差异(例如分别为p-到n+)。在某些这种实施例中，半导体层111A的材料具有比半导体层211更轻的有效传输质量。
例如，在一个IV族实施例中，半导体层111A是Ge或SiGe合金(有利地具有70％或更大的Ge浓度)，而半导体层211是硅或SiGe合金(具有基本上更低的Ge含量)。在一个示范性III-V族实施例中，半导体层111A是InAs，而用于沟道和漏极的半导体层211具有更低的In含量(例如，诸如具有53％的In的InGaAs的三元合金)。在一个混合IV-III/V族实施例中，半导体层111A是Ge，而半导体层211是GaAs(与Ge晶格匹配)。在另一个混合实施例中，半导体层111A是Ge，而半导体层211是AlAs(Ge和AlAs几乎晶格匹配)。
对于这些示范性实施例，更大的态密度(DOS)质量导致FET驱动电流(Ion)中有利的增大。图2B是示出了根据实施例的与具有两个有效电子质量的晶体管结构相比的，利用具有一个有效电子质量的晶体管结构的非平衡格林函数(NEGF)量子传输的仿真的曲线图。如所示的，对于特定栅极电压(例如，Vg＝0.5V)，具有15nm的Lg和5nm的横向体宽度的多栅极晶体管中的驱动电流增大约50％，其中，对于相等泄漏电流(Ioff)，半导体层111A的态密度有效电子质量是半导体层211的两倍。
如图2A所示的，在示范性实施例中，沟道区135的部分包括半导体层211和半导体层111A，其中沟道区135的“源极”端具有与沟道区135的“漏极端”不同的组分。值得注意地，在晶体管201在工作电路中互连时，半导体层111A可以有利地是链接到另一个晶体管的互连，例如如在图2E中进一步示出的。如图2A所示的，半导体层111A可以改正为环形源极触点金属化(未示出)的沉积。在实施例中，掺杂剂(例如，n型种类)浓度分布在半导体层111A与211的界面下的点处转变，如与δ掺杂剂分布转变相对应的通过半导体层111A的虚线所表示的。栅极叠置体的底部相对于在半导体层211与半导体层111A之间的界面在z维度中对齐，以便具有适当的重叠L1，其可以在2-4nm的数量级上，确保了半导体层111A的轻掺杂部分的电导率在晶体管操作过程中可由栅极电极来控制。如图2A进一步所示的，栅极电极150B的z维度膜厚度可以延伸通过沟道的漏极端(重叠L2)，因为沟道长度由外延生长工艺来限定，而不是由栅极电极150B的z维度厚度来限定。
在实施例中，通过对沟道层使用至少与源极区不同的半导体材料来使得垂直纳米线MOSFET的沟道半导体层产生应变。这种应变可以通过从源极半导体层的界面假晶地形成半导体沟道和/或通过在沟道的长度上使半导体组分渐变来引入。图2C示出了根据实施例的具有应变的假晶半导体沟道的垂直纳米线晶体管202的横截面视图，而图2D示出了具有在与电流流动平行的方向上组分渐变的半导体沟道的垂直纳米线晶体管203的横截面视图。垂直纳米线晶体管202和203是垂直纳米线晶体管100的实施例，其具有从头到尾来自图1的附图标记，以标识相似的特征。
参考图2C，晶体管202包括例如p型硅的源极半导体层111A，晶体管202具有由SiGe组成的沟道半导体111B。在示范性实施例中，漏极半导体111C则同样是p型硅，源极区和漏极区则都放置在沟道的相反末端，沟道受到垂直于流过沟道的电流的轴向方向的平面中的压缩应力(即，横向应力)，其产生有利的带分裂，所述带分裂改进了通过沟道的空穴迁移率。类似地，如其中源极半导体层111A是n型InAs的示范性III-V族源极半导体，沟道半导体111B InGaAs放置在垂直于流过沟道的电流的轴向方向的平面中的拉伸应力(即横向应力)下，其产生有利的带分裂，所述带分裂改进了通过沟道的电子迁移率。III-V族PMOS器件示例包括A10.35In0.65Sb的源极半导体层111A和A10.4In0.6Sb的漏极半导体层111C，其间具有压缩应变的InSb沟道半导体层111B。在另一个PMOS III-V族实施例中，沟道半导体层111B是由GaAs源极半导体层111A和漏极半导体111C压缩应变的GaSb。在一个示范性混合IV族/III-V族实施例中，Ge源极半导体层111A和InGaAs(其中In>0)沟道半导体层111B设置在Ge漏极半导体层111C下方。在另一个示范性混合IV族/III-V族实施例中，拉伸应力的Ge源极半导体层111A和InGaAs(其中In>0)沟道半导体层111B设置在InGaAs(其中In>0)漏极半导体层111C下。
参考图2D，沟道区135包括组分沿沟道的长度(z高度)渐变的沟道半导体(由多个层111B1-111B4来表示)。在一个示范性IV族实施例中，SiGe沟道半导体中的Ge浓度渐变。在一个示范性III-V族实施例中，In浓度在InGaAs沟道区内渐变，铟在源极附近较高。在另一个示范性III-V族实施例中，In浓度在其中铟在源极附近较高的InGaSb沟道区内渐变。在具有Ge源极和InGaAs沟道的一个示范性混合IV/III-V族实施例中，铟在源极端附近较高并且向着漏极端渐变下降。与横向器件不同，沿沟道的长度的这种渐变实现了对导带和/或价带的调节。沿沟道长度的渐变还可以实现对沟道内应力/应变更大的控制，以使得在沟道的源极端可以比沟道的漏极端施加更多应力。此长度方向或轴向的带设计还可以有利地实现或增强对具有特定功函数的栅极电极150B的晶体管阈值电压(Vt)调节。例如，随着价带能量增大，阈值电压大约降低与价带电压偏移相等的量。
在实施例中，在沟道区135的源极端和漏极端之间的Ge的浓度在5％与50％之间变化。在一个有利的实施例中，沟道区135的具有锗百分比约为25的第一部分会具有约300mV的阈值电压量值，所述阈值电压大小小于沟道区135的不含Ge(例如纯硅)的第二部分的阈值电压大小。在一个这种实施例中，较高的Ge浓度存在于源极半导体层111A的界面处，并且在沟道半导体111B的至少一部分厚度上(例如在10-20nm上)减小到较低Ge浓度。作为一个极端示例，Ge的浓度渐变下降(例如线性地)到在沟道区135的漏极端为纯硅。
在实施例中，垂直纳米线晶体管包括在沟道区的源极端处的高迁移率注入层。图2E示出了根据实施例的包括增强速度注入层的垂直纳米线晶体管204的横截面视图。如所示的，沟道区135包括设置在源极半导体层111A上的外延注入层213。注入层213具有与沟道半导体层111B的不同的组分，具体而言，具有提供了高于沟道半导体层111B的载流子迁移率的组分。注入层213有利地是轻掺杂的或者本征半导体。在一个示范性IV族实施例中，注入层213是Ge，而沟道半导体层111B是纯硅或者SiGe合金。在一个示范性III-V族实施例中，注入层213是InAs，沟道半导体层111B由具有较低百分比的In的InGaAs组成。在另一个示范性III-V族实施例中，注入层213是InSb，沟道半导体层111B由具有较低百分比的In的InGaSb组成。在具有Ge源极的一个示范性混合IV族/III-V族实施例中，注入层213是GaAs，沟道半导体层111B由AlAs组成。
在包括注入层213的垂直纳米线晶体管中，源极半导体层111A具有与注入层213的组分不同组分。例如，Ge注入层213可以设置在硅源极半导体层111A上，或者SiGe源极半导体层111A上。如图2E中进一步描绘的，在其中注入层213内的掺杂剂浓度有利地小于在源极半导体层111A中存在的掺杂剂浓度的示范性实施例中，栅极叠置体(栅极电介质150A和栅极电极150B)的底部部分相邻于注入层213的整个厚度设置。因此，在源极半导体层111A具有示范性δ掺杂分布的情况下，掺杂剂种类浓度可以呈数量级下降，或者在注入层213的厚度(其范围可在2-5nm)上下降更多。然而，栅极叠置体可以或多或少地设置在注入层213与源极半导体111A之间的材料过渡上/下，如由图2E中的重叠L3所示的。例如，由于源极掺杂剂种类分布与栅极叠置体位置无关，栅极叠置体可以在源极半导体层111的部分厚度(即，顶部部分)周围延伸。类似地，在delta掺杂分布延伸通过注入层213中的至少一部分的情况下(即，注入层213的底部部分重掺杂)，注入层213的该部分可以延伸到栅极叠置体下。
在实施例中，垂直纳米线晶体管包括注入层和组分渐变的沟道。如图2F所示的，垂直纳米线晶体管205包括设置在源极半导体层111A上的外延注入层213，沟道区135的剩余部分包括表示为半导体层111B1、111B2和111B3的不同组分的连续厚度。在晶体管205中，组分渐变可以是针对晶体管203所述的任何一种。例如，渐变可以执行为从纯Ge注入层213减小(例如，线性地)到层111B3的最低Ge浓度。
在实施例中，垂直纳米线晶体管包括沿器件的轴向长度的三个或更多个pan结。图2C示出了具有如晶闸管的架构的垂直纳米线晶体管206。如所示的，n掺杂的半导体层214A设置在p+掺杂的源极半导体层111A上。沟道区135内由栅极叠置体围绕的是设置在n-掺杂的半导体层214A上的另外p-掺杂的半导体层214B，与n+掺杂的漏极半导体111C一起完成外延器件叠置体。对于一个这种实施例，所有外延层的组分可以全部基本上相同(例如，全部为硅)。替换地，图G中所示的掺杂剂结可以伴随着沿轴向长度的组分变化，例如包括本文其它部分所述的实施例中的一个或多个实施例(例如，组分渐变的沟道等)。
在实施例中，垂直纳米线晶体管包括跨沟道长度的多个栅极电极材料或者材料组分中的变化，以便轴向调节沿沟道长度的栅极电极功函数。图3A示出了根据实施例的具有轴向设计的栅极电极的垂直纳米线晶体管301的横截面视图。垂直纳米线晶体管301是垂直纳米线晶体管100的实施例，其具有从头到尾来自图1的附图标记，以标识相似的特征。如所示的，栅极叠置体包括围绕沟道半导体层111B的栅极电介质150A，两个栅极电极材料150B1和150B2围绕栅极电介质150A的分离部分。在示范性实施例中，栅极电极材料150B1具有第一功函数WF1，其接近于源极半导体层111A，而栅极电极材料150B2具有第二功函数WF2，其接近于漏极半导体层111C。值得注意地，在一些实施例中，栅极电极的功函数可以根据某些系统中的合金组分而连续变化。例如，可以沉积碳化钽与氮的合金(TaCN)，其中碳与氮的比例影响沿栅极电极的厚度而变化的功函数(碳降低功函数，而氮增大功函数)。
在一个有利的实施例中，功函数WF2大于功函数WF1。图3B示出了根据本发明的实施例的对于单功函数栅极电极(WF1＝WF2)与轴向设计的双功函数栅极电极(WF2>WF1)在三个偏置条件下仿真的能带图的比较。如图3B所示的，泄漏电流减小可归因于由栅极电极150B2围绕的沟道区内较大的阻挡层高度。如图3C所示的，将WF2增大到大于WF1具有以比导通状态电流Ion(例如，线性比例)更大的速率(例如，对数比例)减小泄漏电流Ioff的效果，允许以晶体管驱动电流的较小减少为代价而较大地减少晶体管泄漏电流。在一个IV族实施例中，在晶体管301是具有Si和/或SiGe半导体层111A、111B和111C的NMOS晶体管的情况下，源极侧栅极电极材料150B1具有最小功函数WF1，其至少比在漏极侧栅极电极材料150B2的功函数WF2小0.1eV，并且有利地小0.5eV。在某些这种实施例中，WF2在3.9-4.4eV的范围中，而WF1小于3.9eV。本领域中已知的许多不同金属和/或金属系统可以用于实现这些分离的范围，其中一些可以适应从WF1到WF2的连续渐变，因为合金组分随沉积的电极膜厚度而变化。
PMOS晶体管实施例也是可能的，例如在漏极侧栅极电极材料150B2具有比功函数WF1小0.1-0.5eV的功函数WF2的情况下。例如，在半导体层是硅或SiGe的情况下，WF2可以在4.6eV到5.1eV之间，并且源极侧栅极电极材料150B1具有大于5.1eV的功函数WF1。本领域中已知的许多不同金属和/或金属系统可以用于实现这些分离的范围，其中一些可以适应从WF1到WF2的连续渐变，因为合金组分随沉积的膜厚度而变化(例如，可以以氮含量随着增大栅极电极沉积厚度而减小来沉积TaCN)。
在实施例中，垂直纳米线晶体管包括轴向设计的半导体层和轴向设计的栅极电极材料，如图3D所示的。晶体管302包括设置在注入层213上的组分渐变的沟道层111B1、111B2、111B3和111B4，注入层213还设置在源极半导体层111A上。围绕至少注入层213的是第一栅极电极材料150B1，以及围绕渐变的沟道层111B1-111B4中的至少一些沟道层的是至少第二栅极电极材料150B1和150B2。因而，在随晶体管的长度而变化半导体掺杂和组分或者随沟道的长度而变化栅极电极材料组分环境下所描述的特征中的任何特征可以组合。对于某些这种实施例，借助都变化的栅极电极功函数与沟道半导体可以实现协同效应。例如，沟道半导体中的组分变化可以扩大由于功函数的差异化而诱导的晶体管Vt的差异。在一个这种实施例中，在沟道半导体的源极端可以具有与对于给定栅极电极组分的较低Vt相关联的第一组分(例如，具有20-30％Ge含量的SiGe)，以及沟道半导体的漏极端具有与对于给定栅极电极组分的较高Vt相关联的第二组分(例如，纯Si或具有较低Ge含量的SiGe)的情况下，栅极电极组分在至少两个材料之间变化，以使得栅极电极功函数在漏极侧高于在源极侧。这在沟道半导体层厚度小于20nm的情况下可以增强沿沟道长度的有效Vt变化，并且外延生长动力学在层间或层内组分变化上设置实际限制。
借助所述的示范性实施例的结构特征，在图4A-4G和5A-5D的环境下简要描述了制造技术。总体上，图4A-4G示出当以主要减成工艺(subtractive process)制造的垂直纳米线晶体管时的横截面视图，所述减成法以作为均厚膜的外延生长的器件叠置体开始，而图5A-5D示出了当以采用选择性外延的加成工艺(additive process)制造的垂直纳米线晶体管时的横截面视图。也可以实施这两种方法的合并。
首先参考图4A，初始材料中的半导体材料的叠置体包括全都设置在衬底405上的源极层411A、沟道层411B和漏极层411C。通常，初始材料是使用本领域中已知的MOCVD、HVPE或MBE技术中的一种或多种技术来外延生长的，借助了按照本文其他部分在图1-3D环境下所述的用以实现晶体成分中的变化(层间或层内)而进行的生长修改的生长条件。设置在半导体叠置体上的是已经被图案化的电介质(硬掩模)层440。如图4B所示的，将环形沟槽460蚀刻通过大部分叠置体，停止在源极半导体层411A上。通常，沟槽蚀刻可以承受本领域中对于特定材料系统(例如IV族、III-V族)已知的任何各向异性蚀刻。可以利用一种或多种干法或湿法蚀刻。由于晶体管的沟道长度取决于沟道半导体层的外延厚度，仅需要垂直定位栅极电极以便确保整个沟道可以适当地经受倒置。栅极电极因此可以位于源极半导体层的界面以下，允许具有高于漏极半导体层的z高度(厚度)(到可以容许较高栅极电容的程度)。如有需要，可以利用第一蚀刻形成沟槽460，第一蚀刻对于源极半导体层411A具有高选择性，用于相对于沟道半导体层411B定位栅极叠置体。在半导体层411A与411B之间的组分和/或掺杂差异可以用于蚀刻停止的次要目的(例如，借助对于掺杂剂浓度或者在沟道半导体层与源极半导体层之间的组分差异敏感的蚀刻剂)。在一个实施例中，在沟道半导体层与源极半导体层的界面处存在Ge增强的迁移率注入层的情况下，Ge选择性蚀刻可以用于栅极电极相对于注入层的精确垂直对齐。在停止在Ge层上的沟槽蚀刻后，然后可以相对于源极半导体层选择性地去除Ge注入层。对于源极半导体层(例如硅)具有选择性的定时蚀刻然后可以用于确保栅极电极的底部表面相对于Ge注入层具有足够的凹陷。
如图4C所示的，例如通过ALD将栅极电介质450A沉积在沟道半导体层411B的侧壁上。有利地借助于非保形工艺(诸如但不限于物理气相沉积(PVD))，第一栅极电极材料450B1然后沉积在沟槽460中。类似地将第二栅极电极材料450B2沉积为具有最终电极厚度，所述最终电极厚度有利地延伸通过(高于)沟道半导体层411B与漏极半导体层411C之间的界面。如图4D所示的，沉积电介质465，以及然后平坦化硬掩模440与电介质465，以在漏极触点金属化的制备中暴露漏极半导体层411C。
图5A中显示了选择性外延工艺，其中，衬底包括设置在源极半导体层511A上的电介质546，源极半导体层511A在晶体半导体衬底505上。首先对掩模546进行图案化，以及内部沟槽前进通过电介质546并在终止于电介质546的停止层(例如，衬垫氧化物)上。替换地，蚀刻可以停止在源极半导体层511A的厚度内的某个地方。在去除掩模546(和电介质蚀刻停止层)后，采用选择性外延工艺(例如，HVPE、MOCVD等)来从内部沟槽内暴露的源极半导体层511A的种子表面形成纳米线晶体管。如图5C所示的，从源极半导体层511A外延生长半导体沟道层511B，以及在半导体沟道层511B上还生长漏极半导体层511C。通常，借助于按照本文其它部分在图1-3D环境下所述的用以实现晶体组分中的变化(层间或层内)而进行的生长修改的生长条件，使用MOCVD、HVPE或本领域中已知的其它选择性外延技术中的一种或多种来外延生长沟道和源极/漏极层。对生长的膜进行抛光以便与作为抛光停止的电介质层546平齐，确保保留一些漏极半导体层511C。
使得电介质层546凹陷，暴露半导体沟道层511B的侧壁。如图5D所示的，例如通过LAD将栅极电介质550A沉积在沟道半导体层511B的侧壁上。有利地借助于非保形工艺(诸如但不限于PVD)，然后沉积第一栅极电极材料550B1。类似地沉积第二栅极电极材料550B2，在足以确保沟道半导体层511B的整个厚度完全耦合到栅极端子的厚度处终止。
图6是根据本发明的实施例的移动计算平台的SOC实施方式的功能框图。移动计算平台600可以是被配置用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台600可以是平板电脑、智能电话、膝上型计算机等的任何一种，并且包括显示屏幕605、SOC 610和电池615。如所示的，SOC 610的集成程度越大，移动计算平台600内的可以由电池615占用的形状因子就越大(为了充电之间的最长有效寿命)，或者由诸如固态驱动器、DRAM等的存储器(未示出)占用的形状系数就越大(为了最大平台功能)。
在展开图620中还示出了SOC 610。取决于实施例，COS 610包括硅衬底660(即，芯片)中的一部分，在其上有电源管理集成电路(PMIC)615、包括RF发射器和/或接收器的RF集成电路(RFIC)625、其控制器611和一个或多个中央处理器核心或存储器677中的一个或多个。在实施例中，SOC 610包括与本文所述的一个或多个实施例一致的一个或多个垂直纳米线晶体管(FET)。在进一步的实施例中，SOC 610的制造包括本文所述的用于制造垂直取向的纳米线晶体管(FET)中的一个或多个方法。
图7是根据本发明的一个实施例的计算设备700的功能框图。计算设备700例如可以位于移动平台1100内部，并且还包括板702，板702容纳若干部件，诸如但不限于处理器704(例如应用处理器)和至少一个通信芯片706。在实施例中，至少处理器704包括具有根据本文其它地方所述的实施例的结构和/或根据本文其它地方进一步描述的实施例制造的垂直纳米线晶体管(FET)。处理器704物理且电耦合到板702。处理器704包括封装在处理器704内的集成电路管芯。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以便将该电子数据转变为可以存储在寄存器和/或存储器中的其它电子数据。
在一些实施方式中，至少一个通信芯片706也物理且电耦合到板702。在进一步的实施方式中，通信芯片706是处理器704的部分。取决于其应用，计算设备700可以包括其它部件，其会或不会物理且电耦合到板702。这些其它部件包括但不限于易失性存储器(例如，DRAM)、以闪存或STTM等形式的非易失性存储器(例如，RAM或ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(诸如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片706中的至少一个实现了用于往来于计算设备700传送数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片706可以实施若干无线标准或协议中的任何无线标准或协议，包括但不限于本文其它部分所述的无线标准或协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于近距离无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片706可以专用于远距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
应当理解的是，以上描述旨在是说明性而非限制性的。例如，尽管图中的流程图示出了由本发明的某些实施例执行的操作的特定顺序，但应理解，这种顺序不是必需的(例如，替换实施例可以以不同顺序执行操作，组合某些操作，重叠某些操作等)。此外，对于本领域技术人员来说，一旦在阅读并理解了以上描述后，许多其它实施例将是显而易见的。尽管参考特定示范性实施例描述了本发明，但会认识到，本发明不限于所述的实施例，而是可以在所附权利要求书的精神和范围内的修改和更改的情况下得以实施。本发明的范围因此应参考所附权利要求书连同这样的权利要求被赋予的等效方案的全部范围来确定。

Claims (20)

1.一种垂直纳米线晶体管，所述垂直纳米线晶体管具有与晶体衬底的表面平面垂直取向的纵轴，所述晶体管包括：
IV族或III-V族外延源极半导体层，所述IV族或III-V族外延源极半导体层沿所述纵轴与外延IV族或III-V族漏极半导体层垂直对齐；
IV族或III-V族外延沟道半导体层，所述IV族或III-V族外延沟道半导体层设置在源极半导体层与漏极半导体层之间，所述沟道半导体层具有与所述晶体管的沟道长度相关联的外延膜厚度，其中，就电子而言，与所述沟道半导体层和所述漏极半导体层相比，所述源极半导体层沿传输方向具有较低的有效质量和/或在垂直于传输的平面中具有较高的态密度质量；以及
环形栅极电极，所述环形栅极电极围绕所述半导体沟道层的侧壁，其间由环形栅极电介质层分隔，并且其中，所述栅极电极或所述半导体层中的至少一个的组分沿所述纵轴变化。
2.根据权利要求1所述的垂直纳米线晶体管，其中，所述沟道半导体层在与所述源极半导体层的第一界面和与所述漏极半导体层的第二界面之间具有组分变化。
3.根据权利要求2所述的垂直纳米线晶体管，其中，所述组分变化还包括遍及所述外延膜厚度的所述沟道半导体层的渐变。
4.根据权利要求3所述的垂直纳米线晶体管，其中，所述沟道半导体包括SiGe合金，并且其中，所述第一界面处的Ge含量高于所述第二界面处的Ge含量，或者其中，所述沟道半导体包括In合金，并且其中，所述第一界面处的In含量高于所述第二界面处的In含量。
5.根据权利要求4所述的垂直纳米线晶体管，其中，所述源极半导体层和所述漏极半导体层是对齐到所述第一界面和所述第二界面的具有δ掺杂浓度分布的硅。
6.根据权利要求2所述的垂直纳米线晶体管，其中，所述组分变化还包括在所述第一界面附近设置的轻掺杂的或本征的高迁移率注入层。
7.根据权利要求6所述的垂直纳米线晶体管，其中，所述沟道半导体是硅或SiGe合金，并且其中，所述高迁移率注入层直接设置在所述源极半导体层上并且由Ge组成。
8.根据权利要求6所述的垂直纳米线晶体管，其中，所述组分变化还包括所述沟道半导体层的从所述高迁移率注入层到所述第二界面的渐变。
9.根据权利要求1所述的垂直纳米线晶体管，其中，与所述栅极电介质直接接触的所述栅极电极的所述组分沿所述纵轴变化，以使得功函数从所述源极半导体层附近的第一水平变化为所述漏极半导体层附近的第二水平。
10.根据权利要求9所述的垂直纳米线晶体管，其中，所述栅极电极的功函数在所述漏极半导体层附近比在所述源极半导体层附近要大。
11.根据权利要求10所述的垂直纳米线晶体管，其中，所述栅极电极组分从在所述源极半导体层附近的第一合金组分渐变为在所述漏极半导体层附近的第二合金组分。
12.根据权利要求10所述的垂直纳米线晶体管，其中，所述沟道半导体层在与所述源极半导体层的第一界面和与所述漏极半导体层第二界面之间具有组分变化，所述半导体组分变化用以放大在与所述栅极电极功函数中的所述差异化相关联的晶体管阈值电压中的差异。
13.根据权利要求10所述的垂直纳米线晶体管，其中，所述沟道半导体层还包括设置在所述源极半导体层附近的轻掺杂的或本征的高迁移率注入层。
14.一种制造垂直纳米线晶体管的方法，所述垂直纳米线晶体管具有与晶体衬底的表面平面垂直取向的纵轴，所述方法包括：
从所述衬底外延生长多个晶体半导体层，所述多个晶体半导体层至少包括：
IV族或III-V族源极半导体层；
IV族或III-V族漏极半导体层；以及
IV族或III-V族沟道半导体层，所述IV族或III-V族沟道半导体层设置在源极半导体层与漏极半导体层之间，其中，所述外延生长还包括修改生长条件以改变跨所述沟道半导体层的厚度的半导体组分，其中，修改生长条件以改变跨所述沟道半导体层的所述厚度的所述半导体组分还包括相邻于所述源极半导体层生长包含具有第一载流子迁移率的组分的增强迁移率注入层，以及修改所述生长条件以在所述漏极半导体层附近生长具有第二载流子迁移率的半导体的组分，所述第二载流子迁移率低于所述增强迁移率注入层的载流子迁移率；
蚀刻通过至少所述沟道半导体层，以形成通过所述沟道半导体层的侧壁；以及
在所述沟道半导体层侧壁上形成栅极电介质层和栅极电极。
15.根据权利要求14所述的方法，其中，生长所述增强迁移率注入层还包括生长基本上纯的Ge层，并且其中，修改所述生长条件以生长具有第二载流子迁移率的半导体的组分还包括引入为硅的源极。
16.根据权利要求14所述的方法，其中，蚀刻通过至少所述沟道半导体层还包括选择性地蚀刻所述沟道的第一部分至增强迁移率注入层；以及选择性地蚀刻所述注入层的暴露部分至设置在所述注入层之上的所述沟道半导体层的侧壁。
17.根据权利要求14所述的方法，其中，修改生长条件以改变跨所述沟道半导体层的厚度的所述半导体组分还包括：使所述沟道半导体的所述组分从与源极半导体层的第一界面到与所述漏极半导体层的第二界面发生渐变。
18.一种制造垂直纳米线晶体管的方法，所述垂直纳米线晶体管具有与晶体衬底的表面平面垂直取向的纵轴，所述方法包括：
从所述衬底外延生长多个晶体半导体层，所述多个晶体半导体层至少包括：
IV族或III-V族源极半导体层；
IV族或III-V族漏极半导体层；以及
IV族或III-V族沟道半导体层，所述IV族或III-V族沟道半导体层设置在源极半导体层与漏极半导体层之间；
蚀刻通过至少所述沟道半导体层，以形成通过所述沟道半导体层的侧壁；以及
在所述沟道半导体层侧壁上形成栅极电介质层和栅极电极，其中，形成所述栅极电极还包括修改沉积条件以改变跨所述沟道半导体层的厚度的所述栅极电极组分，从而使得所述栅极电极的功函数在漏极侧高于在源极侧。
19.根据权利要求18所述的方法，其中，修改所述沉积条件以改变所述栅极电极组分还包括：
在所述源极半导体层附近相邻于所述沟道半导体侧壁沉积具有第一功函数的第一材料；以及
在所述漏极半导体层附近相邻于所述沟道半导体侧壁沉积具有第二功函数的第二材料。
20.根据权利要求19所述的方法，其中，所述第二功函数大于所述第一功函数。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022093352A1 (en) * 2020-10-30 2022-05-05 Tokyo Electron Limited Method for designing three dimensional metal lines for enhanced device performance

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104011868B (zh) 2011-12-19 2017-02-15 英特尔公司 Ⅲ族‑n纳米线晶体管
CN107039515B (zh) * 2011-12-19 2021-05-25 英特尔公司 高电压场效应晶体管
US9466668B2 (en) 2013-02-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Inducing localized strain in vertical nanowire transistors
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US20150053929A1 (en) * 2013-08-22 2015-02-26 Board Of Regents. The University Of Texas System Vertical iii-v nanowire field-effect transistor using nanosphere lithography
US10008566B2 (en) * 2013-09-12 2018-06-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced electrical resistance and capacitance
US9306063B2 (en) 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies
US9634132B2 (en) * 2014-02-19 2017-04-25 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level band gap energy of nanowire transistors to improve drive current
US9620591B2 (en) * 2014-02-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function and multi-valued channel doping of nanowire transistors to improve drive current
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
CN106463534B (zh) * 2014-06-23 2020-12-11 英特尔公司 用于形成垂直晶体管架构的技术
KR20160000294A (ko) * 2014-06-24 2016-01-04 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 메모리 장치 및 그 제조방법
US9786774B2 (en) * 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9698261B2 (en) 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US9318447B2 (en) 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
CN104241334A (zh) * 2014-07-31 2014-12-24 上海华力微电子有限公司 无结晶体管
CN105448989B (zh) * 2014-08-26 2018-12-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9911848B2 (en) * 2014-08-29 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor and method of manufacturing the same
US9373620B2 (en) * 2014-09-12 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Series connected transistor structure and method of manufacturing the same
KR102271195B1 (ko) 2014-09-19 2021-07-01 인텔 코포레이션 마이크로전자 트랜지스터들에서 누설을 감소시키기 위해 버퍼를 생성하는 장치 및 방법
CN106575672B (zh) * 2014-09-19 2020-11-10 英特尔公司 创建具有富铟表面的砷化铟镓有源沟道的装置和方法
US20160093624A1 (en) 2014-09-25 2016-03-31 Kilopass Technology, Inc. Thyristor Volatile Random Access Memory and Methods of Manufacture
US9425324B2 (en) * 2014-09-30 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and channel structure thereof
TWI624874B (zh) * 2014-12-03 2018-05-21 鴻海精密工業股份有限公司 一種垂直型電晶體及其製作方法
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
US9799776B2 (en) * 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
US9773904B2 (en) 2015-09-11 2017-09-26 Samsung Electronics Co., Ltd. Vertical field effect transistor with biaxial stressor layer
US10529827B2 (en) * 2015-09-25 2020-01-07 Intel Corporation Long channel MOS transistors for low leakage applications on a short channel CMOS chip
CN105374752B (zh) * 2015-10-26 2018-02-13 北京大学 一种垂直纳米线晶体管的集成方法
US10121858B2 (en) * 2015-10-30 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated semiconductor structure planarization
US10026653B2 (en) 2015-12-16 2018-07-17 International Business Machines Corporation Variable gate lengths for vertical transistors
CN108292671B (zh) * 2015-12-17 2022-01-18 英特尔公司 半导体装置及其制造方法
DE112016006471T5 (de) * 2016-02-22 2018-10-31 Intel Corporation Vorrichtung und verfahren zum erschaffen eines aktiven kanals mit indiumreichen seiten- und unteren flächen
US9570552B1 (en) 2016-03-22 2017-02-14 Globalfoundries Inc. Forming symmetrical stress liners for strained CMOS vertical nanowire field-effect transistors
US11588017B2 (en) * 2016-03-30 2023-02-21 Intel Corporation Nanowire for transistor integration
US10026827B2 (en) * 2016-04-10 2018-07-17 United Microelectronics Corp. Method for fabricating semiconductor device
US9911660B2 (en) * 2016-04-26 2018-03-06 Lam Research Corporation Methods for forming germanium and silicon germanium nanowire devices
FR3050867B1 (fr) 2016-05-02 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a nanocouches a canal vertical
US9905645B2 (en) * 2016-05-24 2018-02-27 Samsung Electronics Co., Ltd. Vertical field effect transistor having an elongated channel
KR102422240B1 (ko) * 2016-05-26 2022-07-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9954101B2 (en) * 2016-06-15 2018-04-24 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers
US9722125B1 (en) 2016-06-30 2017-08-01 International Business Machines Corporation Radiation sensor, method of forming the sensor and device including the sensor
US9780100B1 (en) * 2016-09-23 2017-10-03 International Business Machines Corporation Vertical floating gate memory with variable channel doping profile
WO2018063165A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Non-planar gate thin film transistor
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US9865730B1 (en) * 2016-10-31 2018-01-09 International Business Machines Corporation VTFET devices utilizing low temperature selective epitaxy
WO2018118097A1 (en) * 2016-12-24 2018-06-28 Intel Corporation Vertical transistor devices and techniques
US10964820B2 (en) * 2016-12-24 2021-03-30 Intel Corporation Vertical transistor devices and techniques
CN106876467A (zh) * 2017-02-17 2017-06-20 杭州电子科技大学 基于垂直沟道的misfet器件及其制备方法
EP3622559A1 (en) * 2017-05-12 2020-03-18 C2amps AB A vertical metal oxide semiconductor field effect transistor (mosfet) and a method of forming the same
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10325993B2 (en) 2017-09-28 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device and fabrication thereof
CN108054086B (zh) * 2017-12-06 2020-01-17 北京工业大学 一种基于聚苯乙烯小球的超短沟道及制备方法
US11963774B2 (en) * 2017-12-12 2024-04-23 International Business Machines Corporation Method probe with high density electrodes, and a formation thereof
US10818800B2 (en) * 2017-12-22 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
US10297668B1 (en) 2018-01-22 2019-05-21 International Business Machines Corporation Vertical transport fin field effect transistor with asymmetric channel profile
CN108511344B (zh) * 2018-02-09 2021-01-22 中国科学院微电子研究所 垂直纳米线晶体管与其制作方法
WO2019168523A1 (en) * 2018-02-28 2019-09-06 Intel Corporation Vertical tunneling field-effect transistors
US10446686B2 (en) * 2018-03-09 2019-10-15 International Business Machines Corporation Asymmetric dual gate fully depleted transistor
US11245011B2 (en) * 2018-09-25 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical tunnel field-effect transistor with U-shaped gate and band aligner
CN109326650B (zh) * 2018-10-10 2022-04-19 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
KR102059896B1 (ko) * 2018-10-24 2019-12-27 가천대학교 산학협력단 양자우물 구조를 갖는 1t 디램 셀 소자
KR20210081735A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 메모리 소자 및 이의 제조 방법
US11569244B2 (en) 2020-05-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Vertical heterostructure semiconductor memory cell and methods for making the same
DE102021108598A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
US11587950B2 (en) * 2020-07-01 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
KR102367140B1 (ko) * 2020-07-08 2022-02-25 한국원자력연구원 반도체 디바이스 및 그 제조방법
US11769831B2 (en) * 2020-09-30 2023-09-26 Tokyo Electron Limited High performance floating body VFET with dielectric core
WO2022192362A1 (en) * 2021-03-11 2022-09-15 Tokyo Electron Limited 3d device with a plurality of core wiring layout architecture
TWI768872B (zh) * 2021-05-06 2022-06-21 力晶積成電子製造股份有限公司 單光子發光元件與發光裝置
US11855148B2 (en) * 2021-10-26 2023-12-26 International Business Machines Corporation Vertical field effect transistor with dual threshold voltage

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102349133A (zh) * 2009-01-12 2012-02-08 台湾积体电路制造股份有限公司 半导体器件及半导体器件的制造方法
CN102709183A (zh) * 2011-03-28 2012-10-03 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102723342A (zh) * 2012-07-16 2012-10-10 西安电子科技大学 一种混合晶面垂直沟道应变BiCMOS集成器件及制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744083B2 (en) * 2001-12-20 2004-06-01 The Board Of Regents, The University Of Texas System Submicron MOSFET having asymmetric channel profile
DE10250830B4 (de) 2002-10-31 2015-02-26 Qimonda Ag Verfahren zum Herstellung eines Schaltkreis-Arrays
US6921700B2 (en) 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
CN101330099B (zh) 2003-12-22 2010-12-08 皇家飞利浦电子股份有限公司 制造半导体纳米线组以及包括纳米线组的电器件
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7285829B2 (en) 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US7087920B1 (en) 2005-01-21 2006-08-08 Hewlett-Packard Development Company, L.P. Nanowire, circuit incorporating nanowire, and methods of selecting conductance of the nanowire and configuring the circuit
WO2006135336A1 (en) * 2005-06-16 2006-12-21 Qunano Ab Semiconductor nanowire transistor
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
KR20080096789A (ko) * 2006-01-25 2008-11-03 엔엑스피 비 브이 나노와이어를 포함하는 트랜지스터
JP4271210B2 (ja) * 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
EP1900681B1 (en) 2006-09-15 2017-03-15 Imec Tunnel Field-Effect Transistors based on silicon nanowires
JP2010503981A (ja) 2006-09-19 2010-02-04 クナノ アーベー ナノスケール電界効果トランジスタの構体
US8120115B2 (en) * 2007-03-12 2012-02-21 Imec Tunnel field-effect transistor with gated tunnel barrier
US7812370B2 (en) 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US7892956B2 (en) 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
KR101471858B1 (ko) 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8084308B2 (en) 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
EP2267782A3 (en) * 2009-06-24 2013-03-13 Imec Control of tunneling junction in a hetero tunnel field effect transistor
US8796733B2 (en) 2010-08-09 2014-08-05 University Of Notre Dame Du Lac Low voltage tunnel field-effect transistor (TFET) and method of making same
TWI415318B (zh) 2010-09-14 2013-11-11 E Ink Holdings Inc 電晶體結構
FR2968125B1 (fr) * 2010-11-26 2013-11-29 Centre Nat Rech Scient Procédé de fabrication d'un dispositif de transistor a effet de champ implémenté sur un réseau de nanofils verticaux, dispositif de transistor résultant, dispositif électronique comprenant de tels dispositifs de transistors, et processeur comprenant au moins un tel dispositif électronique
TW201236154A (en) * 2010-12-22 2012-09-01 Ibm Semiconductor device
US8471329B2 (en) 2011-11-16 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel FET and methods for forming the same
KR101582623B1 (ko) * 2011-12-30 2016-01-05 서울대학교산학협력단 실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법
US9054215B2 (en) * 2012-12-18 2015-06-09 Intel Corporation Patterning of vertical nanowire transistor channel and gate with directed self assembly
US9306063B2 (en) * 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102349133A (zh) * 2009-01-12 2012-02-08 台湾积体电路制造股份有限公司 半导体器件及半导体器件的制造方法
CN102709183A (zh) * 2011-03-28 2012-10-03 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102723342A (zh) * 2012-07-16 2012-10-10 西安电子科技大学 一种混合晶面垂直沟道应变BiCMOS集成器件及制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022093352A1 (en) * 2020-10-30 2022-05-05 Tokyo Electron Limited Method for designing three dimensional metal lines for enhanced device performance

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US9293560B2 (en) 2016-03-22
US20140166981A1 (en) 2014-06-19
KR20150097500A (ko) 2015-08-26
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