CN109478566A - 具有与半导体鳍自对齐的栅电极的场效应晶体管 - Google Patents

具有与半导体鳍自对齐的栅电极的场效应晶体管 Download PDF

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Abstract

单片FET包括设置在第二组成的副鳍上的第一半导体组成的鳍。在一些示例中，InGaAs鳍在GaAs副鳍之上生长。副鳍可从隔离电介质中限定的沟槽内设置的籽晶表面来外延生长。副鳍可与隔离电介质平面化。鳍然后可从副鳍的平面化表面来外延生长。栅极叠层可设置在鳍之上，其中栅极叠层接触隔离电介质的平面化表面，以便与鳍和副鳍之间的接触面自对齐。可描述和/或要求保护其他实施例。

Description

具有与半导体鳍自对齐的栅电极的场效应晶体管
背景技术
将摩尔定律扩展用于集成电路（IC）的努力已经包含非平面晶体管的开发。用于除了硅之外的材料（例如Ge、SiGe和III-V化合物半导体材料（例如InP、InGaAs、InAs））的鳍结构可从硅衬底异质外延生长。仅采用这种结型鳍结构的一部分作为晶体管沟道可以是有利的。例如，鳍的顶部部分的晶体质量可比鳍的其余部分更好。作为另一个示例，异质外延鳍可包括两个或更多组成相异层的叠层，其中只有一个具有带隙和/或载流子迁移率和/或对晶体管沟道有利的掺杂级。
取决于鳍制作过程，可能难以准确控制耦合到栅电极的半导体鳍结构的部分或层。这个困难可导致不期望的和/或可变的晶体管性能。
附图说明
在附图中作为示例而不是限制来示出本文所述的材料。为了说明的简洁和清楚起见，附图所示元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件经过放大。此外，在认为适当的情况下，在附图之中已经重复附图标记，以便指示对应或相似的元件。在附图中：
图1是按照一些实施例、包括衬底之上设置的高迁移率finFET和硅finFET的IC的平面图；
图2A示出按照一些实施例、通过图1所示高迁移率finFET的沟道区和源极/漏极区的长度的截面图；
图2B示出按照一些实施例、通过图1所示高迁移率finFET的源极/漏极区内的鳍宽度的截面图；
图2C示出按照一些实施例、通过图1所示高迁移率finFET的沟道区内的鳍宽度的截面图；
图3示出按照一些备选实施例、图1所示高迁移率finFET的源极/漏极区内的鳍宽度；
图4A、图4B、图4C示出按照一些备选实施例、通过图1所示高迁移率finFET的长度和宽度的截面图；
图5A、图5B、图5C示出按照一些备选实施例、通过图1所示高迁移率finFET的长度和宽度的截面图；
图6是示出按照一些实施例、制作包括与半导体鳍自对齐的栅电极的高迁移率finFET的方法的流程图；
图7A、图8A、图9A、图10A、图11A和图12A示出按照一些实施例、通过随图6所示方法发展的高迁移率finFET的沟道区和源极/漏极区的长度的截面图；
图7B、图8B、图9B、图10B、图11B和图12B示出按照一些实施例、通过随图6所示方法发展的高迁移率finFET的区域内的鳍结构的宽度的截面图；
图13示出按照本发明的实施例、采用包括多个高迁移率finFET（其包括自对齐到半导体鳍的栅电极）的SoC的移动计算平台和数据服务器机器；以及
图14是按照本发明的实施例的电子计算装置的功能框图。
具体实施方式
参照附图来描述一个或多个实施例。虽然详细示出和论述特定配置和布置，但是应当理解，这只是为了说明性目的而进行。相关领域的技术人员将会知道，其他配置和布置是可能的，而没有背离本描述的精神和范围。相关领域的技术人员将会清楚，本文所述的技术和/或布置可用于除了本文详细描述的事物之外的多种其他系统和应用中。
在以下详细描述中参照附图，附图形成其一部分并且示出示范实施例。此外，要理解，可利用其他实施例，以及可进行结构和/或逻辑变更，而不背离要求保护主题的范围。还应当注意，方向和参考（例如上、下、顶部、底部等）可以只用来促进附图中的特征的描述。因此，以下详细描述不是被视作限制意义，以及要求保护主题的范围仅通过所附权利要求书及其等效来限定。
在以下描述中，提出许多细节。但是，本领域的技术人员将会清楚，在没有这些具体细节的情况下也可实施本发明。在一些实例中，众所周知的方法和装置以框图形式示出而不是详细示出，以免模糊本发明。遍及本说明书中提到“实施例”或“一个实施例”或“一些实施例”意味着结合该实施例所述的特定特征、结构、功能或特性包含在本发明的至少一个实施例中。因此，词语“在实施例中”或者“在一个实施例中”或“一些实施例”在遍及本说明书中的各个位置的出现不一定指本发明的同一实施例。此外，可在一个或多个实施例中按照任何适当方式来组合特定特征、结构、功能或特性。例如，在与两个实施例关联的特定特征、结构、功能或特性不是互斥的任何情况下，第一实施例可与第二实施例相组合。
如本描述和所附权利要求书所使用的单数形式“一（a、an）”和“该”预计也包含复数形式，除非上下文另加明确指示。还将会理解，如本文所使用的术语“和/或”指并且包含关联所列项的一个或多个的任何和所有可能组合。
术语“耦合”和“连接”连同其派生在本文中可用来描述组件之间的功能或结构关系。应当理解，这些术语并不是要作为彼此的同义词。相反，在具体实施例中，“连接”可用来指示两个或更多元件相互直接物理、光或电接触。“耦合”可用来指示两个或更多元件相互直接或者间接（它们之间具有其他中间元件）物理或电接触，和/或两个或更多元件相互协作或交互（例如，如按照因果关系）。
如本文所使用的术语“之上”、“之下”、“之间”和“上”指一个组件或材料相对其他组件或材料的相对位置，其中这类物理关系是显著的。例如在材料的上下文中，一种材料或者设置在另一种材料之上或之下的材料可直接接触或者可具有一个或多个中间材料。此外，设置在两种材料之间或者材料之间的一种材料可与两个层直接接触或者可具有一个或多个中间层。相比之下，第一材料或者第二材料或材料“上”的材料与第二材料/材料直接接触。在组件组合件的上下文中要进行类似区别。
如遍及本描述和权利要求书中所使用的，通过术语“...中的至少一个”或者“...的一个或多个”所连接的项列表能够意味着所列术语的任何组合。例如，短语“A、B或C中的至少一个”能够意味着：A；B；C；A和B；A和C；B和C；或者A、B和C。
在下面进一步描述的实施例中，结晶半导体材料用于晶体管沟道区所在的鳍。例如，半导体材料可提供比硅的载流子迁移率更高的载流子迁移率。在本文所述的一些实施例中，鳍半导体设置在副鳍上，副鳍包括另一种结晶半导体材料，其可具有比鳍半导体更宽的带隙和/或与鳍半导体的带隙偏移和/或与鳍半导体不同的导电类型。
在下面进一步描述的一些实施例中，单片FET包括副鳍，其包括衬底之上设置的第一半导体材料。介电场隔离材料设置成与副鳍的侧壁相接触。场隔离的顶面可与副鳍的顶面是基本上平面的。第二半导体材料的鳍在副鳍半导体的平面化顶面上外延生长。鳍材料可横向扩展以悬垂于场隔离的一部分之上。栅极叠层设置在沟道区内的鳍之上。栅极叠层可落在场隔离的顶面上。通过与鳍和副鳍的接触面是平面的场隔离的顶面，栅极叠层自对齐到鳍半导体，而没有接触副鳍的侧壁。鳍的部分则不是未栅极化的，从而有益于断态晶体管性能。此外，栅电极没有与副鳍的任何部分强耦合，因为它与副鳍侧壁的任何部分不相邻。因此，对给定沟道电流不存在来自副鳍的寄生栅极电容，因而减少采用这类晶体管的IC中的栅极延迟（与栅极电容成比例）。
在一些有利实施例中，鳍半导体未有意掺杂有任何电活性杂质，并且载流子迁移率在沟道区内可有利地高。一对重掺杂半导体源极/漏极区与沟道区对接。通过与鳍和副鳍的接触面平面化的场隔离的顶面，重掺杂源极/漏极半导体还可自对齐到鳍半导体，并且可以不接触副鳍侧壁的任何部分。
图1是按照一些实施例、包括设置在衬底层105之上并且通过介电层180所包围的finFET 101和finFET 102的互补金属氧化物半导体（CMOS）电路100的平面图。在示范实施例中，finFET 101是NMOS装置，而finFET 102是PMOS装置。至少finFET 101具有下面进一步描述的结构属性的一个或多个。对于这类实施例，finFET 102可以具有包括硅沟道或者其它IV族半导体（例如Ge或SiGe）沟道（其具有比硅更高的空穴迁移率）的任何架构。在一些实施例中，高迁移率NMOS finFET 101与高迁移率PMOS finFET 102耦合，其两者均具有下面进一步描述的结构属性的一个或多个。
在一些实施例中，衬底层105是硅（Si），其对finFET 101和102的单片集成可以是有利的。示范实施例中的基本上单晶衬底层105的晶体学取向为（100）、（111）或（110）。但是，其他晶体学取向也是可能的。例如，衬底工作表面可朝[110]误切（miscut）或切离（offcut）2-10°，以促进结晶异质外延材料的成核。其他衬底层也是可能的。例如，衬底层105可以是碳化硅（SiC）、蓝宝石、III-V化合物半导体（例如GaAs）、绝缘体上硅（SOI）、锗（Ge）或硅锗（SiGe）的任一个。衬底层105还可包括任何薄膜电介质和/或金属和/或半导体膜，其在背面处理（其先于finFET 101、102的制作（或者在finFET 101、102的制作之后））期间沉积在finFET 101、102的背面。衬底层105也可以是任何体电介质和/或金属和或半导体（在所转换半导体层中制作finFET 101、102之前半导体层转换到其，或者在施体衬底上的制作之后finFET 101、102转换到其）。介电层180可包括适合于提供晶体管之间的充分电隔离的任何介电材料。在一些示范实施例中，介电层180是二氧化硅。还可利用已知为适合于该目的的其他材料，包括低k材料（例如，如对体材料所测量的具有低于3.5的相对电容率）。
在所示实施例中，finFET 101与等于关联于finFET 102的晶体管单元面积的晶体管单元面积关联。具体来说，与finFET 101关联的栅极长度Lg等于finFET 102的Lg,2。源极/漏极接触长度Lc和源极/漏极接触金属化150与栅电极173的边缘之间的横向间距Ls对两个finFET 101、102两者均相等。如上所述，如果晶体管栅电极没有强耦合到沟道半导体的整个侧壁，则高迁移率沟道材料的断态泄漏电流可比同等有效的沟道长度和取决于横向间距Ls的栅极/漏极重叠的硅沟道装置高得多。因此，在一些实施例中，finFET 101包括一种栅电极，其自对齐到高迁移率沟道材料，以降低与栅电极和高迁移率沟道半导体之间的未对齐关联的断态泄漏。在finFET 102的沟道为Ge或SiGe的一些另外的实施例中，finFET 102的栅电极类似地自对齐到鳍结构，使得基础副鳍半导体也没有强耦合到栅电极。在一些备选实施例中，例如在finFET 102的沟道为硅的情况下，finFET 102的栅电极没有按照finFET 101的方式自对齐。
在一些示范实施例中，至少晶体管101包括结型非平面半导体主体，其还包括结晶“副鳍”半导体上设置的结晶“鳍”半导体。鳍和副鳍的组成有所不同。在一些有利实施例中，鳍半导体和副鳍半导体包括不同晶体晶格组分，以及副鳍与鳍之间的接触面处的结是半导体异质结。例如，在晶体管101中，副鳍可以是第一化合物半导体，其具有来自周期表的III族的至少一个元素（例如Al、Ga、In）的第一子晶格以及周期表的V族的至少一个元素（例如P、As、Sb）的第二子晶格，而鳍是第二化合物半导体，其具有至少一个III族元素的第一子晶格以及至少一个V族元素的第二子晶格，其中的至少一个与副鳍的子晶格是不同的。作为另一个异质结示例，在晶体管102中，副鳍可以是第一IV族半导体（例如Si或第一SiGe合金），而鳍是第二不同IV族半导体（例如Ge或第二SiGe合金）。在一些实施例中，副鳍与鳍之间的结是掺杂剂结，其中杂质浓度在鳍与副鳍之间变化，但是大多数晶格组分在副鳍与鳍之间是相同的。例如，在副鳍和鳍两者均是相同IV族或III-V族半导体的情况下，副鳍和鳍可互补地掺杂。作为一个具体示例，副鳍可以是n型掺杂硅，而鳍是p型掺杂硅。在副鳍和鳍两者均是相同IV族或III-V族半导体的另一个掺杂剂结示例中，副鳍可比鳍更重地掺杂（例如副鳍被掺杂而鳍未掺杂）。在一些另外的实施例中，副鳍与鳍之间的结均是异质结和掺杂剂结。
按照本文的一些实施例，晶体管101和/或102的栅电极与晶体管的结型半导体主体的结自对齐。栅极可沿与鳍的纵轴垂直的轴自对齐到结。而栅电极可按照任何常规方式沿纵（x）轴自对齐到鳍的沟道部分，按照本文的实施例，栅电极还沿与纵轴垂直的第二（z）轴自对齐。栅极与结的这种自对齐确保栅电极强耦合到驻留在结的鳍侧上的全部沟道，但是没有强耦合到结的副鳍侧。通过如本文其他部分进一步描述的栅电极的自对齐，副鳍与栅电极之间的耦合可限制到边缘电容。
图2A示出按照一些实施例、通过沿图1所示A-A’平面的高迁移率finFET 101的纵向长度的截面图。图2B和图2C示出按照一些实施例、通过沿图1所示B-B'和C-C'的高迁移率finFET 101的源极/漏极和沟道区内的横向鳍宽度的截面图。
如图2A-2C所示，结型半导体主体103包括鳍120，其设置在副鳍110上。副鳍110具有由场隔离115（图2B、图2C）所接触的侧壁，其可包括适合于提供相邻FET之间的电隔离的介电材料的一个或多个层。在一些示范实施例中，场隔离115是二氧化硅。还可采用其他已知介电材料，包括低k材料。虽然实施例并不局限于这个方面，但是其他示范材料包括碳掺杂氧化物（SiOC、SiOCH）和硅氧烷衍生物。
在一些示范异质结实施例中，鳍120具有第一半导体材料（其具有第一带隙），而副鳍110具有第二半导体材料（其具有第二带隙）。两种不同材料形成鳍/副鳍异质结125（图2A）。副鳍110无需具有带有高载流子迁移率的材料，因为副鳍110没有用作晶体管沟道的部分。在一些有利实施例中，副鳍110是适当组成的半导体材料，使得具有鳍120的异质结与对降低经过副鳍110来自鳍120的衬底泄漏电流通路是有用的带边能量偏移关联。在鳍120要提供电子沟道的一些N型晶体管实施例中，例如，副鳍110可具有比鳍120更高的导带能量（即，正CBO）。
在一些实施例中，副鳍110和鳍120各自是单晶半导体。在第一实施例中，副鳍110和鳍120各自是化合物半导体，其具有来自周期表的III族的至少一个元素（例如Al、Ga、In）的第一子晶格以及周期表的V族的至少一个元素（例如P、As、Sb）的第二子晶格。副鳍110可以是二元、三元或四元III-V化合物半导体，其是来自周期表的III和V族的两个、三个乃至四个元素的合金。对于示范N型晶体管实施例，鳍120有利地是具有高电子迁移率的III-V材料，例如（但不限于）InGaAs、InP、InSb和InAs。对于一些这类实施例，鳍120是三元III-V合金，例如InGaAs或GaAsSb。对于一些InxGa1-xAs鳍实施例，In含量（x）在0.6与0.9之间，并且有利地为至少0.7（例如In0.7Ga0.3As）。在具有最高迁移率的一些实施例中，鳍120是本征III-V材料，并且未有意掺杂有任何电活性杂质。在备选实施例中，标称杂质掺杂剂等级可存在于鳍120内，例如以设置阈值电压Vt或者提供HALO袖珍注入（pocket implant）等。但是，甚至对于杂质掺杂实施例，鳍120内的杂质掺杂剂等级也可能较低，例如低于1015 cm-3，以及有利地低于1013 cm-3。副鳍110有利地是具有与鳍120的显著带偏移（例如N型装置的导带偏移）的III-V材料。示范材料包括但不限于GaAs、GaSb、GaAsSb、GaP、InAlAs、GaAlAs、GaAsSb、AlAs、AlP、AlSb和AlGaAs。在鳍120为InGaAs的一些N型晶体管实施例中，副鳍110为GaAs，并且还可掺杂有比鳍120更大杂质等级的杂质（例如p型）。
在一些备选异质结实施例中，副鳍和鳍各自为IV族半导体（例如Si、Ge、SiGe）。FinFET 102（图1）例如可具有这种组成，并且具有基本上如图2A-2C对finFET 101所介绍的副鳍和鳍组件。对于IV族实施例，副鳍可以是第一元素半导体（例如Si或Ge）或者第一SiGe合金（例如具有宽带隙）。对于示范P型晶体管实施例，鳍有利地是具有高空穴迁移率的IV族材料，例如（但不限于）Ge或富GE的SiGe合金。对于一些示范实施例，鳍具有0.6与0.9之间并且有利地为至少0.7的Ge含量。在具有最高迁移率的一些实施例中，鳍是本征半导体材料，并且未有意掺杂有任何电活性杂质。在备选实施例中，一个或多个标称杂质掺杂剂等级可存在于鳍内，例如以设置阈值电压Vt或者提供HALO袖珍注入等。但是，甚至对于杂质掺杂实施例，鳍内的杂质掺杂剂等级也相对低，例如低于1015 cm-3，以及有利地低于1013 cm-3。副鳍有利地是具有与鳍的显著带偏移（例如P型装置的价带偏移）的IV族材料。示范材料包括但不限于Si或富Si的SiGe。在一些P型晶体管实施例中，副鳍为Si，并且还可掺杂有比鳍更高杂质等级的杂质（例如n型）。
在一些实施例中，晶体管栅极叠层和场隔离的接触面与鳍和副鳍半导体的接触面对齐。这两个接触面的对齐指示自对齐制作过程，因为通过非自对齐过程所制作的晶体管的取样将固有地显示这些接触面之间的某种非平面性。如图2A所示，结型半导体主体103具有沿鳍120的纵轴在晶体管源极与漏极之间延伸的纵向鳍长度Lf。鳍120和副鳍110形成异质结，其沿鳍长度Lf与纵向鳍轴平行地延伸。如图2C所示，异质结125沿z轴与场隔离115和栅极叠层（其包括栅极电介质172和栅电极173）的接触面126对齐（例如与其是平面的）。取决于实施例，接触面126可处于场隔离115与栅极电介质或者栅电极之间。例如，在栅极电介质有选择地仅在鳍120上形成的情况下，接触面126处于场隔离115与栅电极173之间。在栅极电介质非有选择地沉积在鳍和相邻场隔离两者之上的其他实施例中，接触面126处于场隔离与栅极电介质之间。
虽然可利用已知为适合于栅极叠层的任何材料，但是在一些示范实施例中，体相对电容率为9或以上的高k材料连同具有适合于鳍120的组成的功函数的栅极金属一起用作栅极电介质172。示范高k介电材料包括金属氧化物（例如（但不限于）HfO2、Al2O3）和金属硅酸盐（例如（但不限于）HfSiOx和AlSiOx）。在图2C所示的实施例中，栅极电介质172直接设置在鳍120的侧壁上。如图2A进一步所示，在栅极叠层的任一侧上是栅侧壁隔离物171，其可具有任何介电材料。栅极侧壁隔离物171可与栅电极173的侧壁相接触，或者如所示与（高k）栅极电介质172（其覆盖栅电极173的侧壁）相接触。栅侧壁隔离物171的横向尺寸可例如从1至10 nm变化。在一些示范实施例中，栅侧壁隔离物171提供栅电极173与半导体源极/漏极区140之间的2-5 nm的横向间距。
在一些实施例中，鳍与副鳍半导体之间的接触面与场隔离以及源极/漏极半导体和源极/漏极接触金属化中的至少一个的接触面对齐。这些接触面的对齐还指示自对齐源极/漏极制作过程。如图2B所示，异质结125与场隔离115和接触金属化150的接触面129对齐（例如与其是平面的）。在也通过图2B所示的一些示范实施例中，源极/漏极半导体140与场隔离115之间的接触面也与异质结125是平面的。
源极/漏极半导体140被重掺杂，例如具有至少1016 cm-3的（n型）杂质浓度。在一些实施例中，杂质掺杂源极/漏极区140是化合物半导体。在一些III-V半导体鳍实施例中，化合物半导体包括来自周期表的III族的至少一个元素（例如Al、Ga、In）的第一子晶格以及周期表的V族的至少一个元素（例如P、As、Sb）的第二子晶格。源极/漏极半导体140可以是二元、三元或四元III-V化合物半导体，其是来自周期表的III和V族的两个、三个乃至四个元素的合金。在一些有利实施例中，源极/漏极半导体140是单晶的，具有与鳍120相同的晶体取向。在鳍120包括Ga和/或As合金的一些实施例中，源极/漏极半导体140也是Ga和/或As合金。
结型半导体主体可包括鳍，其横向悬垂于超出副鳍的边缘或侧壁的衬底的区域。对于这类实施例，鳍的最大横向鳍宽度可比副鳍的最大横向鳍宽度更大。鳍和副鳍的横向尺寸的差指示将栅电极与鳍自对齐，如本文其他部分进一步示出。图2B和图2C示出横向鳍宽度Wf，其比关联副鳍110的横向副鳍宽度Wsf更大。横向鳍宽度Wf可例如从3至10 nm的任意位置变化。鳍120具有高度Hf（例如图2A-2C中的z维），其可改变以实现给定载流截面鳍面积。鳍高度Hf可比横向宽度Wf明显更大（例如10-50 nm或以上）。值得注意，图2B、图2C所示的相当大的横向悬垂在一些实施例中无需存在，例如在执行各向同性鳍回蚀以去除悬垂的情况下。
如图2C进一步所示，鳍120横向悬垂于FET 101的沟道区内的场隔离115之上，从而形成鳍半导体与场隔离115的顶面之间的接触面127。这种半导体/介电接触面指示鳍120的横向外延过生长（LEO）。如图2B所示，鳍120还横向悬垂于FET 101的源极/漏极区内的场隔离115之上。横向悬垂的程度指示用来形成鳍120的外延生长过程。在说明性实施例中，鳍120在场隔离115之上横向延伸小于鳍高度Hf的一半的距离，这指示有利于与衬底表面垂直的最快鳍生长的生长条件（例如局部压力、温度等）。横向宽度Wf大约为副鳍宽度Wsf加上与接触面127关联的横向悬垂的两倍的总和。
值得注意，半导体主体可包括多于一个结，以及栅极叠层则可自对齐到半导体结的期望的一个半导体结。而鳍120在图2B的示例中与场隔离115直接接触，对于图3所示的实施例，晶体管301包括半导体鳍120，其也横向悬垂于场隔离115的顶面之上，但是没有与场隔离115直接接触。对于晶体管301，鳍120具有梯形和/或凹角剖面，其中鳍120的横向宽度随鳍高度Hf而增加。在这里，鳍120的基极具有与副鳍110的顶面的横向宽度相等的横向宽度，以及鳍120的顶面具有比副鳍110的顶面的横向宽度更大的横向宽度。这种半导体/介电接触面指示加速鳍的外角附近的沉积的外延生长条件。对于这类实施例，半导体鳍120在场隔离115之上延伸横向悬垂327。鳍120的最大横向宽度大约为副鳍宽度Wsf加上横向悬垂327的两倍的总和。
在一些实施例中，重掺杂源极/漏极半导体可直接沉积在副鳍半导体上，从而形成异质结，其与鳍半导体和副鳍半导体的异质结对齐（例如与其是平面的）。对于这类实施例，存在的唯一鳍半导体可沉积在沟道区（其之上沉积栅极叠层）内。因此，除了栅极叠层被自对齐之外，再生长源极/漏极半导体还可自对齐到鳍/副鳍结。例如，如图4A-4C所示，晶体管401包括重掺杂半导体140，其形成与副鳍110的异质结（其与半导体鳍120和副鳍110的异质结对齐（例如与其是平面的））。因此，结型半导体主体103包括鳍120，其具有仅在鳍120和源极/漏极140的结之间延伸的纵向长度Lf。如图4B进一步所示，源极/漏极半导体140与场隔离115的接触面与鳍120和副鳍110的接触面（例如异质结）对齐（例如与其是平面的）。如图4C进一步所示，栅电极173和场隔离115的接触面同样与鳍120和副鳍110的接触面对齐（例如与其是平面的）。对于图4B和图4C所示的示范实施例，源极/漏极半导体140和鳍120两者均横向悬垂于场隔离115之上。在一些实施例中，与鳍120相比，源极/漏极半导体140具有超出副鳍隔离110的侧壁的更大横向悬垂。这些悬垂指示自对齐外延生长，如本文其他部分进一步描述的。
图5A-5C示出晶体管501，其包括结型半导体主体103（其还包括鳍包层130）。鳍包层130具有与鳍120不同的半导体材料。在有利实施例中，鳍包层130是单晶的，具有与鳍120相同的晶体取向。两种不同材料形成鳍/包层异质结。在示范实施例中，鳍包层130延伸源极/漏极半导体140（图3A）之间的整个纵向鳍长度Lf，并且沉积在鳍120（图5B-C）的纵向侧壁上。包层130可以是将鳍120与栅极叠层（其包括栅极电介质172和栅电极173）分离的连续膜。在一些有利实施例中，鳍包层130是适当组成的材料，使得具有鳍120的异质结与对降低鳍120与漏极半导体140之间的带-带隧穿是有用的带边能量偏移关联。在鳍120要提供电子沟道的主要部分的一些N型晶体管实施例中，包层130可具有更高导带能量（即，正CBO）。在其他实施例中，鳍包层130可促进晶体管阈值调谐和/或赋予鳍120内的应变。
在一些实施例中，包层130是单晶化合物半导体，其具有来自周期表的III族的至少一个元素（例如Al、Ga、In）的第一子晶格以及周期表的V族的至少一个元素（例如P、As、Sb）的第二子晶格。包层130可以是二元、三元或四元III-V化合物半导体，其是来自周期表的III和V族的两个、三个乃至四个元素的合金。对于示范N型晶体管实施例，包层130有利地是具有相对大带隙的III-V材料，例如（但不限于）InGaAs、InP、GaAs、AlGaAs。对于一些示范实施例，在鳍120是三元III-V合金（例如InGaAs）的情况下，鳍包层130也是三元III-V合金（例如InGaAs），但是具有不同合金组成。在一些实施例中，在包层130和鳍120两者均包括Ga和/或As合金的情况下，鳍120具有比鳍包层130更高的In的浓度。在鳍120为InxGa1-xAs的一些实施例中，包层130为InxGa1-xAs，其与鳍120相比是更富Ga的。在一些这类实施例中，In含量x在鳍120内处于0.6与0.9之间，而包层130内的x有利地不超过0.55，以及有利地在0.30与0.55之间。在一些实施例中，包层130是本征III-V材料，并且未有意掺杂有任何电活性杂质。在备选实施例中，一个或多个标称杂质掺杂剂等级可存在于鳍包层130内。但是，甚至对于杂质掺杂实施例，鳍包层130内的杂质掺杂剂等级也相对低，例如低于1015 cm-3，以及有利地低于1013 cm-3。包层130的厚度可例如从1至5 nm的任何位置变化。在鳍120具有2-5 nm的横向宽度的一些示范实施例中，包层130具有1.5-3 nm的厚度，使得包覆鳍的横向宽度为5-11 nm。
在其他实施例中，包层130可以是IV族半导体，例如Si、SiGe或Ge。对于这类实施例，鳍和包层接触面可以是异质结或者简单地是掺杂剂结。因此，鳍/包层结可以是以上对副鳍/鳍结以及对给定晶体管所述的那些的任一个，鳍/包层结可与副鳍/鳍结相同或不同。
如图5A和图5C所示，包层130设置在栅电极173和栅极电介质172下面（或者由其覆盖）。也对于这个实施例，栅极叠层（例如栅电极173）和场隔离115的接触面与鳍120和副鳍110的结对齐（例如与其是平面的）。又如所示，包层130和场隔离115的接触面与栅极叠层和场隔离115的接触面对齐。对于晶体管501，鳍120的横向宽度比副鳍110的横向宽度更大（即，鳍120覆盖副鳍110）。但是，在备选实施例中，鳍120的横向宽度与副鳍110的横向宽度相等，其中只有包层130则横向悬垂于副鳍110之上。
按照上述自对齐栅极架构的finFET可通过应用多种技术和处理室配置的多种方法来制作。一般来说，半导体材料的副鳍首先遵循任何已知技术来形成。在一些实施例中，III-V或IV族材料的许多孤岛在具有多个籽晶表面区域的硅衬底之上生长。在一些这类实施例中，籽晶表面区域通高纵横比侧壁来包围，以实施纵横比捕获（ART），并且实现异质外延副鳍材料中的可接受晶体质量。ART技术是局部加性异质外延副鳍制作的一个示例，其可有利地降低跨各种衬底/副鳍异质结的晶格失配的影响。在备选实施例中，可采用常规减性技术，其中（一个或多个）外壳（blanket）III-V或IV族半导体层在衬底的工作表面之上生长或者转换到其之上。那个外壳III-V层然后被蚀刻为副鳍。一旦制作副鳍，副鳍与周围场隔离平面化，并且鳍然后在副鳍的暴露顶面上外延生长。栅极叠层和源极/漏极区然后通过任何技术在鳍之上形成。通过从副鳍（其与场隔离平面化）的籽晶表面所生长的鳍，在鳍上形成的源极/漏极半导体和/或栅极叠层的任何部分被阻止在副鳍（其保持为完全嵌入在场隔离中）上形成。
图6是示出按照一些实施例、制作具有自对齐到半导体鳍的栅电极的高迁移率finFET的示范方法601的流程图。图7A、图8A、图9A、图10A、图11A和图12A示出按照一些实施例、沿随执行方法601发展的finFET 101的A-A’平面的截面图。图7B、图8B、图9B、图10B、图11B和图12B示出按照一些实施例、沿随执行方法601发展的finFET 101的B-B’平面的截面图。
参照图6，方法601开始于操作610，其中沟槽在沟槽材料（其在衬底之上沉积）中形成。沟槽可通过沟槽材料的z厚度完全蚀刻，从而暴露结晶衬底表面，其要播种后续外延生长。在图7A、图7B所示的示范实施例中，沟槽710各向异性地蚀刻到介电场隔离115中，从而暴露沟槽710底部的衬底层105的一部分。在一些实施例中，衬底层105的暴露部分被凹陷蚀刻。在所示示例中，具有正斜率侧壁的凹口蚀刻到衬底层105中，这可进一步增强后续生长结晶副鳍材料中的结晶缺陷（例如位错）的捕获。虽然沟槽710的尺寸可改变，但是纵横比（z深度:y维）有利地为至少2:1，以及更有利地为3:1或以上。在一些实施例中，沟槽710具有10与200 nm之间的CD。但是，沟槽材料z厚度和CD可根据需要来缩放，以保持为期望晶体管载流宽度所选的预定副鳍高度的可工作纵横比。
回到图6，方法601在操作620继续，其中结晶副鳍从在操作610所形成的沟槽底部暴露的衬底表面来外延生长。任何外延生长技术（例如（但不限于）金属有机化学气相沉积（MOCVD）、分子束外延附生（MBE）或混合气相外延附生（HVPE））可在操作620用来完全回填沟槽。半导体副鳍外延生长的任何覆盖层然后与场隔离115的顶面平面化。可在操作630实施已知为适合于副鳍和场隔离的组成的任何平面化过程。在图8A、图8B所示的示范实施例中，副鳍110有选择地外延生长到衬底籽晶表面，以完全回填沟槽710。然后执行化学机械平面化（CMP）过程，以平面化副鳍110的顶面与场隔离115的顶面。
在操作630（图6），鳍半导体有选择地在副鳍半导体的暴露顶面上生长。原料气和其他外延过程控制参数（例如温度、局部压力等）可根据需要来选择，以便从副鳍半导体表面来外延生长鳍半导体。这种生长将继续进行，以形成自对齐到副鳍表面的半导体台面。因此，副鳍与鳍之间的接触面与场隔离的顶面对齐。在结型半导体主体中要包含中间接触面材料的另外的实施例中，操作630还可包括遵循任何已知技术的多个生长参数/原料气变更。在一些实施例中，生长鳍包括生长III-V半导体材料，其例如具有带有比副鳍的带隙更窄的带隙的第二合金组成。在一些实施例中，在操作630生长结晶InGaAs。在外延鳍生长之后，鳍从周围沟槽材料延伸。在图9A和图9B所示的示范实施例中，鳍120遵循操作630延伸到场隔离115上方某个高度并且横向悬垂于场隔离115之上。
方法601可继续在鳍的暴露表面上外延生长任何附加半导体层，例如（但不限于）鳍包层。在一些实施例中，鳍还可在制作过程中的这个点被蚀刻，由此减小鳍尺寸（例如各向同性地）。可利用已知为适合于鳍的合金组成的任何湿式或干式蚀刻过程，限制在于这种蚀刻不应当使周围场隔离凹陷成明显低于副鳍/鳍接触面。
回到图6，方法601在操作650继续，其中沟道掩模被图案化，以保护要成为FET沟道区的鳍的一部分。虽然在操作650可采用任何已知掩蔽技术和（一个或多个）材料，但是在一些实施例中，沟道掩模是通过多个过程保持到在“后栅极”finFET制作流程中被替代的牺牲栅极心轴。这类实施例可有利地与硅沟道化finFET制作兼容，例如使PMOS晶体管能够在衬底的其他区域中并发地制作（例如图1的FET 102）。在操作650可采用任何已知牺牲栅极结构和制作技术。在一些实施例中，牺牲栅极材料是被沉积并且图案化为栅极心轴条的外壳。在备选实施例中，操作650需要介电沉积和平面化以及对暴露鳍结构的电介质中的开口进行图案化并且采用牺牲栅极回填开口。
在图10A和图10B所示的示范实施例中，牺牲栅极1070在鳍120的一部分之上形成。牺牲栅极1070可直接在鳍120上沉积，如图10A所示。在场隔离115的任何回蚀之前形成牺牲栅极1070的情况下，牺牲栅极1070可形成与场隔离115的接触面，其与副鳍110和鳍120的接触面是平面的。牺牲栅极1070可图案化为在沟道区鳍120之上延伸并且落在场隔离115上的牺牲心轴。鳍120的其他部分在心轴蚀刻之后暴露。在图10A所表示的另外的实施例中，沟道掩模还包括与牺牲栅极心轴1070相邻的栅侧壁隔离物171。在操作650可采用任何常规自对齐横向隔离物过程，以便将后续处理与牺牲栅极1070分开。例如，电介质（例如二氧化硅和/或氮化硅）可共形地沉积在异质鳍之上和沟道掩模之上，以及各向异性蚀刻用来清除除了沿拓扑边缘之外的电介质。
回到图6，方法601在操作660继续，其中杂质掺杂源极/漏极半导体材料在沟道掩模未保护的鳍的表面上外延生长。如果副鳍半导体在牺牲栅极的制作期间未被明显凹陷，则它可保持为通过场隔离电介质来保护。如图11A、图11B进一步所示，掺杂III-V或IV族源极/漏极区140通过任何外延生长过程来生长。例如，MOCVD、MBE、HVPE等的任一种可用来采用原位杂质掺杂来生长半导体材料。在一些实施例中，生长三元源极/漏极材料（例如InGaAs或GaAsSb）或二元（例如InAs或GaSb）。
回到图6，方法601在操作670继续，其中沟道掩模采用永久栅极叠层来替代。然后采用在操作680所执行的任何适当接触金属化和后端处理基本上完成方法601。对于图12A和图12B进一步所示的示范实施例，牺牲栅极1070相对于基础半导体鳍有选择地去除，由此暴露横向沟道区内的鳍半导体。包括栅极电介质172和栅电极173的永久栅极叠层如所示至少在鳍结构的侧壁之上形成。虽然可利用任何已知栅极叠层材料，但是在一个示范实施例中，沉积高k介电材料连同具有适合于III-V半导体鳍120的功函数的金属栅电极。如图12A和图12B进一步所示，源极/漏极接触金属化150例如通过在掺杂半导体源极/漏极140上沉积Ti和/或TiN来形成。finFET 101的结构然后如图1-2C所介绍基本上完成，并且准备好遵循任何已知技术的后端处理。
图13示出采用包括例如本文其他部分所述的具有自对齐到半导体鳍的栅电极的高迁移率FET的SoC的移动计算平台和数据服务器机器。服务器机器1306可以是任何商业服务器，例如包括设置在机架内并且共同连网以用于电子数据处理的任何数量的高性能计算平台，其在示范实施例中包括封装单片SoC 1350。移动计算平台1305可以是配置用于电子数据显示、电子数据处理、无线电子数据传输等的每个的任何便携装置。例如，移动计算平台1305可以是平板、智能电话、膝上型计算机等的任一个，并且可包括显示屏幕（例如电容、电感、电阻或光学触摸屏）、芯片级或封装级集成系统1310和电池1315。
无论是设置在展开图1320所示的集成系统1310之内还是作为服务器机器1306内的独立封装芯片来设置，封装单片SoC 1350包括存储器块（例如RAM）、包含例如本文其他部分所述的具有自对齐到半导体鳍的栅电极的至少一个finFET的处理器块（例如微处理器、多核微处理器、图形处理器等）。单片SoC 1350还可耦合到板、衬底或内插器1360连同电源管理集成电路（PMIC）1330、包含宽带RF（无线）发射器和/或接收器（TX/RX）（例如包括数字基带和模拟前端模块还包括发射通路上的功率放大器以及接收通路上的低噪声放大器）的RF（无线）集成电路（RFIC）1325以及控制器1335中的一个或多个。
在功能上，PMIC 1330可执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池1315的输入，并且具有向其他功能模块提供电流供应的输出。如进一步所示，在示范实施例中，RFIC 1325具有耦合到天线（未示出）的输出，以实现多种无线标准或协议的任一个，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生以及表示为3G、4G、4G和以上的任何其他无线协议。在备选实现中，这些板级模块的每个可集成到独立IC上或者集成到单片SoC 1350中。
图14是按照本发明的实施例的电子计算装置的功能框图。计算装置1400可在例如平台1305或服务器机器1306内部找到。装置1400还包括主板1402，主板1402托管多个组件，例如（但不限于）处理器1404（例如应用处理器），其还可结合例如如本文其他部分所述的具有逆行（retrograde）源极/漏极区的至少一个高迁移率finFET。处理器1404可物理地和/或电气地耦合到主板1402。在一些示例中，处理器1404包括封装在处理器1404内的集成电路管芯。一般来说，术语“处理器”或“微处理器”可指处理来自寄存器和/或存储器的电子数据以将那个电子数据变换为还可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。
在各种示例中，一个或多个通信芯片1406还可物理地和/或电气地耦合到主板1402。在另外的实现中，通信芯片1406可以是处理器1404的部分。取决于其应用，计算装置1400可包括其他组件，其可以或者可以不物理地和电气地耦合到主板1402。这些其他组件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速计、陀螺仪、扬声器、照相机和大容量存储装置（例如硬盘驱动器、固态驱动器（SSD）、致密光盘（CD）、数字多功能光盘（DVD）等）等。
通信芯片1406可使能用于向/从计算装置1400传递数据的无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1406可实现多种无线标准或协议的任一种，包括但不限于本文其他部分所述的那些无线标准或协议。如所讨论的，计算装置1400可包括多个通信芯片1406。例如，第一通信芯片可专用于短程无线通信、例如Wi-Fi和蓝牙，以及第二通信芯片可专用于长程无线通信、例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
虽然已经参照各个实现描述了本文所提出的某些特征，但是本描述不打算理解为限制性的意义。因此，本文所述实现的各种修改以及本公开所涉及领域的技术人员清楚的其他实现被认为处于本公开的精神和范围之内。
将会认识到，本发明并不局限于这样描述的实施例，而是能够采用修改和变更来实施，而没有背离所附权利要求书的范围。例如，上述实施例可包括如以下进一步提供的特征的特定组合。
在第1示例中，场效应晶体管（FET）包括：副鳍，其包括第一半导体材料并且具有与隔离电介质相邻的侧壁；鳍，设置在副鳍上，并且横向悬垂于隔离电介质之上，其中鳍包括具有与第一半导体材料不同的组成的第二半导体材料；栅电极和栅极电介质，设置在FET的沟道区内的鳍之上；以及源极/漏极区，设置在栅电极的相对侧，并且耦合到沟道区。
在第2示例中，隔离电介质以及栅电极或者栅极电介质的接触面与鳍和副鳍的接触面是平面的。
在第3示例中，对于第1或者第2示例，鳍在隔离电介质之上横向延伸小于鳍的垂直高度的一半的距离。
在第4示例中，对于第1、第2或第3示例的任一个，鳍的横向宽度在鳍顶部比在鳍和副鳍的接触面更大。
在第5示例中，对于第1、第2、第3或第4示例的任一个，第一半导体具有与第二半导体的导电类型互补的导电类型，或者具有比第二半导体的带隙更大的带隙。
在第6示例中，对于第1、第2、第3、第4或第5示例的任一个，第二半导体是InxGa1- xAs合金，以及第一半导体是包含Ga和As的二元或三元合金。
在第7示例中，对于第1、第2、第3、第4、第5或第6示例的任一个，FET还包括鳍包层，其包括至少设置在鳍的侧壁上的第三半导体材料。
在第8示例中，对于第7示例的任一个，鳍和鳍包层横向悬垂于隔离电介质之上。
在第9示例中，对于第7和第8示例的任一个，鳍的横向宽度在鳍顶部比在鳍和副鳍的接触面更大。
在第10示例中，对于第7、第8和第9示例的任一个，鳍和鳍包层两者均为InxGa1-xAs合金，以及鳍中的x比鳍包层中的x更大。
在第11示例中，对于第1、第2、第3、第4、第5、第6、第7、第8或第9示例的任一个，副鳍和源极/漏极区的接触面与源极/漏极区和隔离电介质的接触面是平面的。
在第12示例中，CMOS集成电路（IC）包括n型鳍场效应晶体管（finFET），其设置在衬底的第一区域之上。n型finFET还包括副鳍，所述副鳍包括第一III-V半导体材料，其中副鳍具有与隔离电介质相邻的侧壁。n型finFET还包括副鳍上设置的鳍，其中鳍包括第二III-V半导体材料，其横向悬垂于电介质之上。n型finFET还包括栅电极和栅极电介质，其设置在finFET的沟道区内的鳍之上，其中隔离电介质与栅电极或者栅极电介质之间的接触面与鳍和副鳍之间的接触面是平面的。n型finFET还包括源极/漏极区，其设置在栅电极的相对侧，并且耦合到沟道区。CMOS IC还包括p型finFET，其设置在衬底的第二区域之上，p型finFET包括包含IV族半导体的第二鳍。
在第13示例中，对于第12示例，第二鳍没有横向悬垂于隔离电介质之上。
在第14示例中，制作场效应晶体管（FET）的方法包括形成包含第一半导体材料的副鳍。该方法包括平面化副鳍与隔离电介质（其与副鳍的侧壁相邻）。该方法包括从副鳍的平面化表面来外延生长鳍，鳍包括第二半导体。该方法包括在鳍的沟道区之上形成掩模。该方法包括在未通过掩模所覆盖的鳍或副鳍表面上外延生长源极/漏极半导体。
在第15示例中，形成掩模还包括在沟道区之上形成栅电极和栅极电介质。形成副鳍还包括在隔离电介质中形成沟槽（沟槽暴露衬底的表面），并且在沟槽内外延生长第一III-V半导体。形成鳍还包括外延生长从副鳍的平面化表面所播种的第二III-V半导体，第一和第二III-V半导体形成异质结，其与隔离电介质和栅电极或者栅极电介质的接触面对齐。
在第16示例中，生长第二III-V半导体还包括第二III-V半导体的横向外延过生长。
在第17示例中，该方法还包括在形成掩模之前湿式蚀刻鳍，并且不使隔离电介质凹陷成低于副鳍的顶面。
在第18示例中，对于第14、第15、第16或第17示例的任一个，该方法还包括在第二III-V半导体材料之上外延生长鳍包层，鳍包层还包括第三III-V半导体材料。
在第19示例中，对于第14、第15、第16、第17或第18示例的任一个，在沟道区之上形成掩模还包括在鳍之上沉积牺牲栅电极，将牺牲栅电极图案化为在沟道区之上延伸的心轴，并且形成与心轴的侧壁相邻的栅侧壁隔离物。该方法还包括采用永久栅极叠层（其包括高k栅极电介质和金属栅电极）来替代心轴。
在第20示例中，对于第15、第16、第17或第18示例的任一个，第一III-V半导体包括至少Ga和As，以及第二III-V半导体包括InxGa1-xAs，其中x至少为0.60。
在第21示例中，移动计算机平台包括电池、存储器以及耦合到电池和存储器的处理器，其中处理器包括第12或第13示例的CMOS IC。
但是，上述实施例并不局限于这个方面，以及在各种实现中，上述实施例可包括仅采取这类特征的子集、采取这类特征的不同顺序、采取这类特征的不同组合和/或采取除了明确所列的那些特征之外的附加特征。因此，本发明的范围应当参照所附权利要求连同这类权利要求授权的等同物的全部范围共同确定。

Claims (21)

1.一种场效应晶体管（FET），包括：
副鳍，所述副鳍包括第一半导体材料，并且具有与隔离电介质相邻的侧壁；
鳍，所述鳍设置在所述副鳍上，并且横向悬垂于所述隔离电介质之上，其中所述鳍包括具有与所述第一半导体材料不同的组成的第二半导体材料；
栅电极和栅极电介质，所述栅电极和栅极电介质设置在所述FET的沟道区内的所述鳍之上；以及
源极/漏极区，所述源极/漏极区设置在所述栅电极的相对侧，并且耦合到所述沟道区。
2.如权利要求1所述的晶体管，其中：
所述隔离电介质以及所述栅电极或者栅极电介质的接触面与所述鳍和所述副鳍的接触面是平面的。
3.如权利要求2所述的晶体管，其中：
所述鳍在所述隔离电介质之上横向延伸小于所述鳍的垂直高度的一半的距离。
4.如权利要求1-3中的任一项所述的晶体管，其中所述鳍的横向宽度在所述鳍顶部比在所述鳍和所述副鳍的接触面更大。
5.如权利要求1所述的晶体管，其中所述第一半导体具有与所述第二半导体的导电类型互补的导电类型，或者具有比所述第二半导体的带隙更大的带隙。
6.如权利要求1所述的晶体管，其中所述第二半导体是InxGa1-xAs合金，以及所述第一半导体是包含Ga和As的二元或三元合金。
7.如权利要求1-4中的任一项所述的晶体管，其中所述FET还包括鳍包层，所述鳍包层包括至少设置在所述鳍的侧壁上的第三半导体材料。
8.如权利要求7所述的晶体管，其中所述鳍和所述鳍包层横向悬垂于所述隔离电介质之上。
9.如权利要求7所述的晶体管，其中所述鳍的横向宽度在所述鳍顶部比在所述鳍和所述副鳍的接触面更大。
10.如权利要求8-9中的任一项所述的晶体管，其中所述鳍和所述鳍包层两者均为InxGa1-xAs合金，以及所述鳍中的x比所述鳍包层中的x更大。
11.如权利要求1所述的晶体管，其中所述副鳍和源极/漏极区的接触面与所述源极/漏极区和所述隔离电介质的接触面是平面的。
12.一种CMOS集成电路（IC），包括：
n型鳍场效应晶体管（finFET），设置在衬底的第一区域之上，所述n型finFET还包括：
副鳍，所述副鳍包括第一III-V半导体材料，其中所述副鳍具有与隔离电介质相邻的侧壁；
鳍，所述鳍设置在所述副鳍上，其中所述鳍包括横向悬垂于所述电介质之上的第二III-V半导体材料；
栅电极和栅极电介质，所述栅电极和栅极电介质设置在所述finFET的沟道区内的所述鳍之上，其中所述隔离电介质与所述栅电极或者栅极电介质之间的接触面与所述鳍和副鳍之间的接触面是平面的；以及
源极/漏极区，所述源极/漏极设置在所述栅电极的相对侧，并且耦合到所述沟道区；以及
p型finFET，设置在所述衬底的第二区域之上，所述p型finFET包括包含IV族半导体的第二鳍。
13. 如权利要求12所述的CMOS IC，其中所述第二鳍没有横向悬垂于所述隔离电介质之上。
14.一种移动计算机平台，包括：
电池；
存储器；以及
处理器，所述处理器耦合到所述电池和存储器，其中所述处理器包括如权利要求12或13所述的CMOS IC。
15.一种制作场效应晶体管（FET）的方法，所述方法包括：
形成包含第一半导体材料的副鳍；
平面化所述副鳍与隔离电介质，所述隔离电介质与所述副鳍的侧壁相邻；
从所述副鳍的所平面化的表面来外延生长鳍，所述鳍包括第二半导体；
在所述鳍的沟道区之上形成掩模；以及
在未通过所述掩模所覆盖的鳍或副鳍表面上外延生长源极/漏极半导体。
16.如权利要求15所述的方法，其中：
形成所述掩模还包括在所述沟道区之上形成栅电极和栅极电介质；
形成所述副鳍还包括：
在所述隔离电介质中形成沟槽，所述沟槽暴露衬底的表面；以及
在所述沟槽内外延生长第一III-V半导体；以及
形成所述鳍还包括外延生长从所述副鳍的所平面化的表面所播种的第二III-V半导体，所述第一和第二III-V半导体形成异质结，所述异质节与所述隔离电介质和所述栅电极或者栅极电介质的接触面对齐。
17.如权利要求15-16中的任一项所述的方法，其中生长所述第二III-V半导体还包括所述第二III-V半导体的横向外延过生长。
18.如权利要求15-16中的任一项所述的方法，其中所述方法还包括在形成所述掩模之前湿式蚀刻所述鳍，并且不使所述隔离电介质凹陷成低于所述副鳍的所述顶面。
19.如权利要求16所述的方法，还包括在所述第二III-V半导体材料之上外延生长鳍包层，所述鳍包层还包括第三III-V半导体材料。
20.如权利要求15和19中的任一项所述的方法，其中：
在所述沟道区之上形成所述掩模还包括：
在所述鳍之上沉积牺牲栅电极；
将所述牺牲栅电极图案化为在所述沟道区之上延伸的心轴；以及
形成与所述心轴的侧壁相邻的栅侧壁隔离物；以及
所述方法还包括采用包括高k栅极电介质和金属栅电极的永久栅极叠层来替代所述心轴。
21. 如权利要求15所述的方法，其中：
所述第一III-V半导体包括至少Ga和As；以及
所述第二III-V半导体包括InxGa1-xAs，其中x至少为0.60。
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