KR20160043455A - 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법 - Google Patents

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KR20160043455A
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Abstract

본 발명의 기술적 사상은 다양한 크기의 finFET들을 구비한 로직 소자의 성능을 향상시킬 수 있고, 또한 핀의 스케일링에 따른 로직 소자의 성능을 향상시키면서도 I/O 소자의 신뢰성을 향상시키고 누설 전류를 방지할 수 있는 이종 게이트 구조의 FET를 구비한 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자는 기판; 상기 기판 상에 형성된 트리플(triple)-게이트 구조의 제1 핀 전계 효과 트랜지스터(fin Field Effect Transistor: finFET); 및 상기 기판 상에 형성된 더블(double)-게이트 구조의 제2 finFET;를 포함한다.

Description

이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법{Semiconductor device comprising finFETs(fin Field Effect Transistors) of different gate structures and method for fabricating the same}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 특히, 핀(fin) 구조의 전계 효과 트랜지스터(Field Effect Transistor: FET)를 포함한 반도체 소자 및 그 제조방법에 관한 것이다.
최근 고용량, 고성능 및 고집적의 소자 구현을 위해 반도체 소자의 크기는 점점 더 작아지고 있다. 예컨대, 단위 면적당 반도체 소자의 집적도를 늘리기 위하여, 반도체 소자 개개의 크기를 줄이고 반도체 소자들 간의 간격을 좁힘으로써 반도체 소자의 밀도를 높이고 있다. 그러나 2차원 평면 구조의 반도체 소자의 경우, 반도체 소자의 크기가 줄어듦에 따라, 수평 채널의 길이가 짧아지고, 그에 따라 단채널 효과(Short Channel Effect)가 발생하는 문제가 있다. 이러한 단채널 효과를 방지하기 위하여, 물고기 지느러미처럼 수직으로 형성된 핀 구조를 갖는 핀 전계 효과 트랜지스터(fin Field Effect Transistor: finFET)가 채용되고 있다. finFET은 그 구조적인 특징에 기인하여, 유효채널 길이를 확보하여 단채널 효과를 방지할 수 있고, 게이트 폭을 증가시켜 동작 전류의 크기를 증가시킬 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 다양한 크기의 finFET들을 구비한 로직 소자의 성능을 향상시킬 수 있고, 또한 핀의 스케일링에 따른 로직 소자의 성능을 향상시키면서도 I/O 소자의 신뢰성을 향상시키고 누설 전류를 방지할 수 있는 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법을 제공하는 데에 있다.
본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판 상에 형성된 트리플(triple)-게이트 구조의 제1 핀 전계 효과 트랜지스터(fin Field Effect Transistor: finFET); 및 상기 기판 상에 형성된 더블(double)-게이트 구조의 제2 finFET;를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET은 로직 소자가 형성되는 제1 영역에 배치되고, 상기 제2 finFET은 입출력(input/output: I/O) 소자가 형성되는 제2 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET 및 제2 finFET은 로직 소자가 형성되는 제1 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET 및 제2 finFET은 로직 소자가 형성되는 제1 영역에 배치되며, 상기 제2 finFET은 I/O 소자가 형성되는 제2 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET의 제1 핀은 상기 기판으로부터 제1 높이를 가지고 제1 방향으로 연장하고, 상기 제1 방향에 수직하는 제2 방향으로 제1 폭을 가지며, 상기 제2 finFET의 제2 핀은 상기 기판으로부터 제2 높이를 가지고 제1 방향으로 연장하고 상기 제2 방향으로 제2 폭을 가지며, 상기 제2 높이는 상기 제1 높이 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 폭은 상기 제1 폭 이상일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET은 상기 제1 핀을 감싸는 적어도 하나의 제1 게이트 전극을 포함하고, 상기 제1 finFET은 상기 제1 게이트 전극의 상기 제1 방향의 폭에 해당하는 제1 게이트 길이를 가지며, 상기 제2 finFET은 상기 제2 핀을 감싸는 적어도 하나의 제2 게이트 전극을 포함하고, 상기 제2 finFET은 상기 제2 게이트 전극의 상기 제1 방향의 폭에 해당하는 제2 게이트 길이를 가지며, 상기 제1 게이트 길이는 상기 제2 게이트 길이 이하일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향에 수직하는, 상기 제2 핀의 단면은 직사각형 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 방향에 수직하는, 상기 제2 핀의 단면은 하부 변이 상부 변보다 긴 사다리꼴 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET은 상기 제1 핀의 양 측면과 상면에 채널이 형성되고, 상기 제2 finFET은 상기 제2 핀의 양 측면에 채널이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 finFET은 상기 제2 핀의 양 측면과 상면을 둘러싸는 게이트 전극을 포함하고, 상기 게이트 전극과 상기 제2 핀 사이에 유전막이 배치되되, 상기 상면 상의 상면 유전막이 상기 양 측면 상의 측면 유전막보다 두꺼울 수 있다.
본 발명의 일 실시예에 있어서, 상기 상면 유전막은 상기 상면 상의 캡핑 유전막, 및 상기 측면 유전막으로부터 연장하여 상기 캡핑 유전막을 덮는 외곽 유전막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 finFET은 상기 제2 핀의 양 측면 상에 형성된 게이트 전극, 그리고 상기 제2 핀의 상면 상에 형성된 캡핑 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 실리콘(Si), 저마늄(Ge), Ⅳ-Ⅳ족 화합물, 및 Ⅲ-Ⅴ족 화합물 반도체 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 실리콘 벌크 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판 상의 제1 영역 상에 형성된 트리플-게이트 구조의 제1 finFET; 및 상기 기판 상의 제2 영역 상에 형성된 더블-게이트 구조의 제2 finFET;를 포함하고, 상기 제1 영역은 로직 소자가 배치되는 영역이고 상기 제2 영역은 I/O 소자가 배치되는 영역이며, 상기 기판으로부터 상기 제1 finFET의 제1 핀의 높이는 상기 제2 finFET의 제2 핀의 높이 이상인 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀의 상면 상의 제1 유전막은 상기 제2 핀의 상면 상의 제2 유전막보다 얇을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET은 상기 제1 유전막을 개재하여 상기 제1 핀을 둘러싸는 제1 게이트 전극을 포함하고, 상기 제2 finFET은 상기 제2 유전막을 개재하여 상기 제2 핀을 둘러싸는 제2 게이트 전극을 포함하며, 상기 기판으로부터 상기 제1 게이트 전극과 제2 게이트 전극의 상면은 실질적으로 동일한 높이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 핀은 제1 방향으로 연장하며, 상기 제1 방향에 수직하는, 상기 핀의 수직 단면은 직사각형 구조 또는 하부로 갈수록 넓어지는 사다리꼴 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET은 유전막을 개재하여 상기 제1 핀의 양 측면과 상면을 둘러싸는 제1 게이트 전극을 포함하고, 상기 제2 finFET은 유전막을 개재하여 상기 제2 핀의 양 측면 상에 형성된 제2 게이트 전극 및 상기 제2 핀의 상면 상에 형성된 캡핑 절연막을 포함할 수 있다.
더 나아가 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 영역 및 제2 영역이 정의된 기판을 준비하는 단계; 상기 제1 영역 및 제2 영역 상에 핀을 형성하는 단계; 및 상기 핀을 덮는 게이트 전극을 형성하여 finFET을 형성하는 단계;를 포함하고, 상기 핀을 형성하는 단계에서, 상기 제1 영역 상에 제1 방향으로 연장하고 제1 높이를 갖는 제1 핀을 형성하고, 상기 제2 영역 상에 상기 제1 방향으로 연장하고 제2 높이를 갖는 제2 핀을 형성하며, 상기 finFET을 형성하는 단계에서, 상기 제1 핀의 양 측면과 상면을 덮는 트리플-게이트 구조의 제1 게이트 전극을 형성하여 제1 finFET을 형성하고, 상기 제2 영역 상에 상기 제2 핀의 양 측면을 덮은 더블-게이트 구조의 제2 게이트 전극을 형성하여 제2 finFET를 형성하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 핀을 형성하는 단계는, 상기 제2 영역의 상기 기판의 상부 부분을 소정 두께만큼 제거하고 절연 물질로 채워 절연막을 형성하는 단계; 상기 제1 영역의 상기 기판 및 상기 제2 영역의 상기 절연막 상에 상기 제1 방향으로 연장하는 제1 마스크 패턴을 각각 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 제1 영역의 상기 기판의 상부 일부를 식각하여 상기 제1 핀을 형성하고, 상기 제2 영역의 절연막과 상기 기판의 상부 일부를 식각하여 상기 제2 핀과 상기 제2 핀 상의 절연막 패턴을 형성하는 단계; 및 상기 제1 핀들 사이 및 상기 제2 핀들 사이를 절연 물질로 채워 소자 분리막을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 finFET을 형성하는 단계는 상기 소자 분리막, 제1 핀, 제2 핀 및 절연막 패턴을 덮는 유전막을 형성하는 단계; 상기 유전막 상에 도전막을 형성하고 평탄화하는 단계; 및 상기 도전막 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하는 제2 마스크 패턴을 형성하는 단계; 및 상기 제2 마스크 패턴을 이용하여 상기 도전막을 식각하여 상기 제1 영역에 상기 제1 게이트 전극을 형성하고 상기 제2 영역에 상기 제2 게이트 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연막과 상기 유전막을 동일 물질막으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽을 덮은 게이트 스페이서를 형성하는 단계; 및 상기 제1 핀 및 제2 핀을 에피택셜 성장시키는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 핀을 형성하는 단계는, 상기 제2 영역의 상기 기판의 상부 부분을 제1 두께만큼 제거하는 단계; 상기 제1 영역의 상기 기판 및 상기 제2 영역의 상기 기판 상에 상기 제1 방향으로 연장하는 제1 마스크 패턴을 각각 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 제1 영역의 상기 기판의 상부 일부를 식각하여 상기 제1 핀을 형성하고, 상기 제2 영역의 상기 기판의 상부 일부를 식각하여 상기 제2 핀을 형성하는 단계; 및 상기 제1 핀들 사이 및 상기 제2 핀들 사이를 절연 물질로 채워 소자 분리막을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 finFET을 형성하는 단계는 상기 소자 분리막, 제1 핀, 및 제2 핀을 덮는 유전막을 형성하는 단계; 상기 제1 영역을 덮는 마스크 층을 형성하는 단계; 상기 제2 핀의 측면의 유전막을 덮고 상기 제2 핀의 상면의 유전막은 노출시키는 핀 스페이서를 형성하는 단계; 상기 제2 핀의 상면의 유전막을 성장시키는 단계; 상기 마스크 층을 제거하고 상기 제1 영역 및 제2 영역의 상기 유전막 상에 도전막을 형성하고 평탄화하는 단계; 및 상기 도전막을 패터닝하여 상기 제1 영역에 상기 제1 게이트 전극을 형성하고, 상기 제2 영역에 상기 제2 게이트 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 핀을 형성하는 단계는, 상기 제2 영역의 상기 기판의 상에 제1 두께의 절연막을 형성하는 단계; 상기 제1 영역의 상기 기판 및 상기 제2 영역의 상기 절연막 상에 상기 제1 방향으로 연장하는 제1 마스크 패턴을 각각 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 제1 영역의 상기 기판의 상부 일부를 식각하여 상기 제1 핀을 형성하고, 상기 제2 영역의 상기 절연막 및 상기 기판의 상부 일부를 식각하여 상기 제2 핀 및 상기 제2 핀 상의 절연막 패턴을 형성하는 단계; 및 상기 제1 핀들 사이 및 상기 제2 핀들 사이를 절연 물질로 채워 소자 분리막을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 finFET을 형성하는 단계는 상기 소자 분리막, 제1 핀, 제2 핀 및 절연막 패턴을 덮는 유전막을 형성하는 단계; 상기 유전막 상에 도전막을 형성하고 평탄화하는 단계; 및 상기 도전막을 패터닝하여 상기 제1 영역에 상기 제1 게이트 전극을 형성하고 상기 제2 영역에 상기 제2 게이트 전극을 형성하는 단계;를 포함하고, 상기 평탄화하는 단계에서, 상기 제2 핀의 상면 상의 상기 유전막 또는 절연막 패턴을 노출시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 핀을 형성하는 단계는, BOX층(Burie Oxide layer) 상에 반도체 층을 형성하는 단계; 상기 제2 영역의 상기 반도체 층의 상부 부분을 제1 두께만큼 제거하고 절연 물질로 채워 절연막을 형성하는 단계; 상기 제1 영역의 상기 반도체 층 및 상기 제2 영역의 상기 절연막 상에 상기 제1 방향으로 연장하는 제1 마스크 패턴을 각각 형성하는 단계; 상기 제1 마스크 패턴을 이용하여 상기 제1 영역의 상기 반도체 층의 상부 일부를 식각하여 상기 제1 핀을 형성하고, 상기 제2 영역의 절연막과 상기 반도체 층의 상부 일부를 식각하여 상기 제2 핀과 상기 제2 핀 상의 절연막 패턴을 형성하는 단계; 및 상기 제1 핀들 사이 및 상기 제2 핀들 사이를 절연 물질로 채워 소자 분리막을 형성하는 단계;를 포함할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판을 준비하는 단계; 상기 기판 상에 제1 방향으로 연장하고 제1 높이를 갖는 제1 핀과 상기 제1 방향으로 연장하고 제2 높이를 갖는 제2 핀을 형성하는 단계; 및 상기 제1 핀의 양 측면과 상면을 덮는 트리플-게이트 구조의 제1 게이트 전극을 형성하여 제1 finFET을 형성하고, 상기 제2 핀의 양 측면을 덮은 더블-게이트 구조의 제2 게이트 전극을 형성하여 제2 finFET를 형성하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 finFET은 로직 소자가 형성되는 제1 영역에 형성하고, 상기 제2 finFET은 I/O 소자가 형성되는 제2 영역에 형성할 수 있다.
본 발명의 일 실시예에 있어서, 로직 소자가 형성되는 제1 영역에는 상기 제1 finFET 및 상기 제2 finFET 중 적어도 하나를 형성하고, I/O 소자가 형성되는 제2 영역에는 상기 제2 finFET을 형성할 수 있다.
본 발명의 기술적 사상에 의한 이종 게이트 구조의 finFET를 구비한 반도체 소자는 로직 소자들이 형성되는 제1 영역에는 트리플-게이트 구조의 finFET이 형성되고, I/O 소자들이 형성되는 제2 영역에는 더블-게이트 구조의 finFET이 형성됨으로써, 로직 소자들의 성능이 향상됨과 동시에 I/O 소자의 신뢰성 향상 및 누설 전류 방지에 기여할 수 있다.
또한, 본 발명의 기술적 사상에 의한 이종 게이트 구조의 finFET를 구비한 반도체 소자는 제1 영역의 각각의 로직 소자들의 기능들에 적합하도록 제1 영역에 트리플-게이트 구조와 더블-게이트 구조의 finFET이 조합하여 형성됨으로써, 전체 로직 소자들의 성능 향상에 기여할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다.
도 2는 도 1의 반도체 소자의 I-I'의 부분을 절단하여 보여주는 단면도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 1의 반도체 소자의 I-I'의 부분을 절단한 단면도에 대응하는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다.
도 7은 도 6의 반도체 소자의 Ⅱ-Ⅱ'의 부분을 절단하여 보여주는 단면도이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 6의 반도체 소자의 Ⅱ-Ⅱ'의 부분을 절단한 단면도에 대응하는 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다.
도 12는 도 11의 반도체 소자의 Ⅲ-Ⅲ'의 부분을 절단하여 보여주는 단면도이다.
도 13 내지 도 16은 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 11의 반도체 소자의 Ⅲ-Ⅲ'의 부분을 절단한 단면도에 대응하는 단면도들이다.
도 17은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다.
도 18은 도 17의 반도체 소자의 Ⅳ-Ⅳ'의 부분을 절단하여 보여주는 단면도이다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 17의 반도체 소자의 Ⅳ-Ⅳ'의 부분을 절단한 단면도에 대응하는 단면도들이다.
도 23은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다.
도 24는 도 23의 반도체 소자의 Ⅴ-Ⅴ'의 부분 및 Ⅵ-Ⅵ'을 절단하여 보여주는 단면도이다.
도 25는 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다.
도 26a 내지 도 32b는 본 발명의 일 실시예에 따른 도 3의 반도체 소자를 제조하는 과정을 보여주는 사시도들 및 단면도들이고, 도 26b, 도 27b, ..., 도 32b는 각각 도 26a, 도 27a, ..., 도 32a의 Ⅶ-Ⅶ'의 부분을 절단하여 보여주는 단면도들이다.
도 33a 내지 도 33f는 본 발명의 일 실시예에 따른 도 1의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 34a 내지 도 34d는 본 발명의 일 실시예에 따른 도 8의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 35a 내지 도 35d는 본 발명의 일 실시예에 따른 도 13의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 36a 및 도 36b는 본 발명의 일 실시예에 따른 도 19의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 37은 본 발명의 일 실시예에 따른 도 23의 반도체 소자를 제조하는 과정을 보여주는 단면도이다.
도 38은 본 발명의 일 실시예에 따른 반도체 소자의 디바이스 영역들을 개략적으로 보여주는 개념도이다.
도 39는 본 발명의 일 실시예에 따른 이종 게이트 구조의 FinFET를 포함하는 SRAM를 보여주는 회로도이다.
도 40은 본 발명의 일 실시예에 따른, 이종 게이트 구조의 FET를 포함하는 전자 시스템들을 개략적으로 보여주는 블록 구성도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이고, 도 2는 도 1의 반도체 소자의 I-I'의 부분을 절단하여 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 소자(100)는 기판(110) 상에 이종 게이트 구조의 핀 전계 효과 트랜지스터들(fin Field Effect Transistors: finFETs)(FET1, FET2)을 구비할 수 있다. 예컨대, 본 실시예의 반도체 소자(100)는 기판(110)의 제1 영역(A1) 상에 제1 finFET(FET1)을 구비하고, 기판(110)의 제2 영역(A2) 상에 제2 finFET(FET2)을 구비하며, 제1 finFET(FET1)과 제2 finFET(FET2)의 게이트 구조는 서로 다를 수 있다.
좀더 구체적으로 설명하면, 반도체 소자(100)는 기판(110), 소자 분리막(120), 반도체 층(130), 및 게이트 구조체(170)를 포함할 수 있다.
기판(110)은 실리콘(Si), 예컨대 단결정 실리콘, 다결정 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 물론 기판(110)의 재질이 실리콘에 한정되는 것은 아니다. 예컨대, 일부 실시예들에서, 기판(110)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
기판(110)은 실리콘 벌크(Si bulk) 기판을 기반으로 할 수도 있고, 또는 SOI(Silicon On Insulator) 기판을 기반으로 할 수 있다. 본 실시예의 반도체 소자(100)에서, 기판(110)은 실리콘 벌크 기판을 기반으로 할 수 있다. 또한, 기판(110)은 벌크나 SOI 기판에 한하지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 한 기판일 수도 있다. SOI 기판을 기반으로 하는 반도체 소자에 대해서는 도 6 내지 도 10에서 좀더 구체적으로 설명한다.
도시하지는 않았지만 기판(110)은 도전 영역, 예컨대, 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 다양한 구조물들을 포함할 수 있다. 또한, 기판(110)은 도핑되는 불순물 이온의 종류에 따라 P형 기판 또는 N형 기판을 구성할 수 있다.
기판(110) 상으로 형성되는 소자들의 종류에 따라 기판(110)은 다양한 영역으로 분류될 수 있다. 예컨대, 기판(110)은 로직 소자들 또는 연산 소자들이 형성되는 제1 영역(A1)과 입출력(I/O) 소자들 또는 인터페이스(interface) 관련 소자들이 형성되는 제2 영역(A2)으로 분류될 수 있다. 물론, 기판(110)의 영역이 제1 영역(A1)과 제2 영역(A2)으로만 구별되는 것은 아니다. 예컨대, 기판(110) 상에 형성되는 소자들의 종류에 따라, 기판(110)은 3개 이상의 영역으로 나누어질 수도 있다.
소자 분리막(120)은 기판(110) 상에 소정 높이를 가지고 배치되며, 절연 물질로 형성될 수 있다. 예컨대, 소자 분리막(120)은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 이러한 소자 분리막(120)은 제1 핀들(130-1) 사이와 제2 핀들(130-2) 사이에 배치됨으로써, 제1 핀들(130-1) 각각, 그리고 제2 핀들(130-2) 각각을 전기적으로 분리하는 기능을 할 수 있다.
반도체 층(130)은 핀(fin) 형태를 가지며, 제1 영역(A1) 상에 형성된 제1 핀(130-1)과 제2 영역(A2) 상에 형성된 제2 핀(130-2)을 포함할 수 있다. 반도체 층(130)은 제2 방향(y 방향)을 따라 복수 개 배치되고, 제1 방향(x 방향)으로 상호 평행하게 연장하는 구조를 가질 수 있다. 반도체 층(130)은 기판(110)으로부터 연장하여 소자 분리막(120) 상면에서 제3 방향(z 방향)으로 돌출된 구조를 가질 수 있다. 한편, 도 1 및 도 2에서, 제1 영역(A1) 상에 하나의 제1 핀(130-1)이, 그리고 제2 영역(A2) 상에 하나의 제2 핀(130-2)이 형성되어 있지만, 이는 설명의 편의를 위해 예시적으로 도시된 것에 불과하다. 예컨대, 제1 영역(A1) 상에 2개 이상의 제1 핀(130-1)이 형성되고, 제2 영역(A2)에 2개 이상의 제2 핀(130-2)이 형성될 수 있음은 물론이다.
제1 핀(130-1)과 제2 핀(130-2)의 구조는 다를 수도 있고, 또는 동일할 수도 있다. 본 실시예의 반도체 소자(100)에서 제1 핀(130-1)과 제2 핀(130-2)의 구조는 서로 다를 수 있다. 구체적으로, 제1 핀(130-1)은 기판(110) 상에 돌출된 구조를 가지며, 제1 방향(x 방향)으로 연장하는 구조를 가질 수 있다. 제2 핀(130-2) 역시 기판(110) 상으로 돌출된 구조를 가지며, 제1 방향(x 방향)으로 연장하는 구조를 가질 수 있다. 제1 핀(130-1)과 제2 핀(130-2)의 연장 방향은 도시된 바와 같이 제1 방향으로 동일할 수 있다. 그러나, 제1 핀(130-1)과 제2 핀(130-2)의 연장 방향이 반드시 일치되어야 하는 것은 아니다.
제1 핀(130-1)은 제2 방향(y 방향)으로 제1 폭(W1)을 가질 수 있고, 소자 분리막(120)의 상면으로부터 제3 방향(z 방향)으로 제1 높이(H1)를 가질 수 있다. 한편, 제2 핀(130-2)은 제2 방향으로 제2 폭(W2)을 가질 수 있고, 소자 분리막(120)의 상면으로부터 제3 방향으로 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 클 수 있다. 또한, 제1 폭(W1)은 제2 폭(W2)과 동일하거나 제2 폭(W2)보다 작을 수 있다. 그에 따라, 제1 핀(130-1)의 종횡비(aspect ratio)는 제2 핀(130-2)의 종횡비보다 더 클 수 있다. 물론, 경우에 따라, 도 11의 반도체 소자(100h)와 같이 제1 핀(130-1)과 제2 핀(130-2d)의 종횡비가 실질적으로 동일할 수도 있다.
제1 핀(130-1) 및 제2 핀(130-2)은 기판(110)을 기반으로 형성될 수 있다. 따라서, 제1 핀(130-1) 및 제2 핀(130-2)은 기판(110)과 동일한 재질로 형성될 수 있다. 한편, 제1 방향(x 방향)으로 게이트 전극(172)의 양 측면의 제1 핀(130-1)과 제2 핀(130-2) 부분들은 불순물 이온으로 고농도로 도핑되어 소스/드레인 영역을 구성할 수 있다.
게이트 구조체(170)는 제1 핀(130-1)과 제2 핀(130-2)을 덮으면서 제2 방향(y 방향)으로 연장하는 구조로 소자 분리막(120) 상에 형성될 수 있다. 도 1에서, 게이트 구조체(170)가 하나 배치되고 있지만, 이는 설명의 편의를 위해 예시적으로 도시된 것에 불과하다. 예컨대, 게이트 구조체(170)는 제1 방향(x 방향)을 따라 2개 이상 형성될 수 있다.
게이트 구조체(170)는 제1 핀(130-1) 상에 형성되는 제1 게이트 구조체(170-1)와 제2 핀(130-2) 상에 형성되는 제2 게이트 구조체(170-2)를 포함할 수 있다. 제1 게이트 구조체(170-1)와 제2 게이트 구조체(170-2)는 서로 다를 수 있다.
구체적으로 설명하면, 제1 게이트 구조체(170-1)는 제1 유전막(174-1)과 제1 게이트 전극(172-1)을 포함하고, 제2 게이트 구조체(170-2)는 제2 유전막(174-2)과 제2 게이트 전극(172-2)을 포함할 수 있다. 제1 유전막(174-1)은 제1 핀(130-1)의 양 측면과 상면을 덮으며, 균일한 두께를 가질 수 있다. 예컨대, 제1 유전막(174-1)은 제1 핀(130-1)의 양 측면과 상면에서 제1 두께(D1)를 가질 수 있다. 한편, 제2 유전막(174-2)은 제2 핀(130-2)의 양 측면과 상면을 덮되, 상면 상의 제2 유전막(174-2)의 두께가 측면 상의 제2 유전막(174-2)의 두께보다 두꺼울 수 있다. 예컨대, 제2 핀(130-2)의 양 측면 상의 제2 유전막(174-2)은 제1 두께(D1)를 가질 수 있고, 제2 핀(130-2)의 상면 상의 제2 유전막(174-2)은 제2 두께(D2)를 가질 수 있다. 제2 두께(D2)는 제1 두께(D1)보다 두꺼울 수 있다. 예컨대, 제2 두께(D2)는 제1 두께(D1)보다 5배 이상 두꺼울 수 있다.
이러한 제2 두께(D2)는 상부의 제2 게이트 전극(172-2)에 동작 전압이 인가되었을 때, 제2 핀(130-2)의 상면 부분에 채널이 형성되지 않을 정도의 두께일 수 있다. 이와 같이 제2 유전막(174-2)이 제2 핀(130-2)의 상면 상에 두껍게 형성됨으로써, 제2 finFET(FET2)는 더블(double)-게이트 구조를 가질 수 있다. 참고로, 더블-게이트 구조는 3차원 핀의 구조에서 2개의 면, 즉 핀의 양 측면을 채널 영역으로 이용하는 구조를 의미할 수 있다. 한편, 핀의 양 측면뿐만 아니라 핀의 상면까지 채널로 이용하는 구조를 트리플(triple)-게이트 구조라 하며, 제1 finFET(FET1)은 트리플-게이트 구조를 가질 수 있다.
제1 유전막(174-1) 및 제2 유전막(174-2)은 절연성 물질로 형성될 수 있다. 예컨대, 제1 유전막(174-1) 및 제2 유전막(174-2)은 실리콘옥사이드(SiO2)와 같은 산화물 또는 실리콘나이트라이드(SiNx)와 같은 질화물로 형성될 수 있다.
제1 유전막(174-1) 및 제2 유전막(174-2)은 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 예컨대, 제1 유전막(174-1) 및 제2 유전막(174-2)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0 .5T0 .5aO3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다.
제1 유전막(174-1) 및 제2 유전막(174-2)은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다. 금속 산화물은 예컨대, 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등일 수 있다. 또한, 제1 유전막(174-1) 및 제2 유전막(174-2)은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다. 금속질화산화물은 예컨대, 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등일 수 있다. 실리케이트 또는 알루미네이트는 예컨대, ZrSiON, HfSiON, LaSiON, YSiON, ZrAlON, HfAlON 등일 수 있다.
제1 유전막(174-1) 및 제2 유전막(174-2)은 페로브스카이트형 산화물(perovskite-type oxides), 니오베이트(niobate) 또는 탄탈레이트(tantalate) 시스템 물질, 텅스텐-브론즈(tungsten-bronze) 시스템 물질, 그리고 Bi-layered 페로스카이트 시스템 물질 등으로도 형성될 수 있다.
이러한 제1 유전막(174-1) 및 제2 유전막(174-2)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.
도시된 바와 같이, 제1 유전막(174-1)과 제2 유전막(174-2)은 소자 분리막(120) 상에도 형성될 수 있다. 소자 분리막(120) 상에서 제1 유전막(174-1)과 제2 유전막(174-2)은 제1 두께(D1)를 가질 수 있다. 경우에 따라, 제1 유전막(174-1)과 제2 유전막(174-2)은 소자 분리막(120) 상에는 형성되지 않을 수 있다.
제1 게이트 전극(172-1)은 제1 유전막(174-1)을 개재하여 제1 핀(130-1)의 양 측면과 상면을 덮고, 제2 게이트 전극(172-2)은 제2 유전막(174-2)을 개재하여 제2 핀(130-2)의 양 측면과 상면을 덮을 수 있다. 그에 따라, 제1 핀(130-1), 제1 유전막(174-1) 및 제1 게이트 전극(172-1)이 제1 finFET(FET1)을 구성하고, 제2 핀(130-2), 제2 유전막(174-2) 및 제2 게이트 전극(172-2)이 제2 finFET(FET2)을 구성할 수 있다. 제1 게이트 전극(172-1) 및 제2 게이트 전극(172-2)은 게이트 구조체(170)에 대해 전술한 바와 같이 제2 방향(y 방향)으로 연장하는 구조로 형성될 수 있다. 한편, 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)은 전기적으로 서로 연결되지 않을 수 있다. 이는 제1 영역(A1)의 소자에서 요구되는 제1 게이트 전극(172-1)의 동작 전압과 제2 영역(A2)의 소자에서 요구되는 제2 게이트 전극(172-2)의 동작 전압이 서로 다를 수 있기 때문이다.
도시된 바와 같이, 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)의 제1 방향(x 방향) 폭은 동일할 수 있다. 그러나 경우에 따라, 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)의 제1 방향(x 방향) 폭이 다를 수도 있다. 예컨대, 제1 게이트 전극(172-1)의 제1 방향 폭이 제2 게이트 전극(172-2)의 제1 방향 폭보다 작도록 형성될 수 있다. 한편, 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)의 제1 방향 폭은 각각 제1 finFET(FET1)과 제2 finFET(FET2)의 게이트 길이(Gl)를 구성할 수 있다. 상기 게이트 길이(G1)는 채널 길이에 해당할 수 있다. 참고로, 채널의 폭은 채널 길이에 수직하는 방향으로 핀이 게이트 전극과 접촉되는 면의 길이로 정의될 수 있다. 예컨대, 제1 finFET(FET1)의 경우, 채널 폭은 약 2*H1 + W1에 해당할 수 있다. 한편, 제2 finFET(FET2)의 경우, 상면이 채널을 형성하지 못하므로, 채널 폭은 약 2*H2로 나타날 수 있다.
제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)은 다결정 실리콘, 또는 다결정 실리콘에 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탄륨(Ta) 등의 금속 물질을 도핑한 도전 물질로 형성될 수 있다. 또한, 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)은 금속으로 형성될 수도 있다. 예컨대, 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)은 티타늄나이트라이드(TiN), 탄탈륨나이트라이드(TaN), 티타늄카바이드(TiC), 및 탄탈룸카바이드(TaC) 등으로 형성될 수 있다. 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)은 단일층 또는 다중층으로 형성될 수 있다.
본 실시예에 따른 반도체 소자(100)는 로직 소자들이 형성되는 제1 영역(A1)에는 트리플-게이트 구조의 finFET이 형성되고 I/O 소자들이 형성되는 제2 영역(A2)에는 더블-게이트 구조의 finFET이 형성됨으로써, 로직 소자들의 성능이 향상됨과 동시에 I/O 소자의 신뢰성 향상 및 누설 전류 방지에 기여할 수 있다. 또한, 로직 소자들의 경우 그 기능에 따라 다양한 사이즈로 finFET들이 형성될 수 있다. 따라서, 본 실시예에 따른 반도체 소자(100)는 제1 영역(A1)의 각각의 로직 소자들에 적합하도록 제1 영역(A1)에 트리플-게이트 구조와 더블-게이트 구조의 finFET이 조합하여 형성됨으로써, 전체 로직 소자들의 성능 향상에 기여할 수도 있다.
참고로, 제1 영역(A1)에 형성되는 로직 소자는 그래픽 카드의 칩(Graphic card Chip) 또는 모바일 애플리케이션 프로세서(Mobile Application Processor)와 같은 저전력 칩에 사용될 수 있다. 이러한 로직 소자는 중앙 처리 장치(CPU)와 같이 실제 연산 동작을 하는 소자로서, 각종 연산 및 로직을 처리하게 되며, 누설 전류 대비 유효 전류가 얼마인지가 로직 소자의 성능에서 중요하게 고려되는 요소일 수 있다. 예컨대, CPU는 누설 전류가 많아도 높은 유효 전류 값을 요구할 수 있고, 그래픽 카드로 쓰는 칩은 CPU보다는 누설 전류가 작아야 하지만 유효 전류 값이 중요할 수 있다. 또한, 모바일 애플리케이션 프로세서는 유효 전류 값과 함께 전력 소비량이 중요하기 때문에 누설 전류 값도 낮게 유지할 필요가 있다.
반면, 제2 영역에 형성되는 I/O 소자는 다른 종류의 기능을 하는 소자, 예컨대 메모리 소자 등과의 인터페이스를 담당하는 소자로서, 외부 전압을 받아 로직 소자로 전달하고 로직 소자로부터 입력을 받아 외부로 출력하는 기능을 할 수 있다. 이렇게 외부로부터 신호를 받기 때문에, 특별히 외부의 전압이 바뀌지 않은 한 I/O 소자의 동작 전압은 바뀌지 않고, 따라서, I/O 소자의 게이트 길이(Gate Length)는 변경되지 않을 수 있다. 예컨대, I/O 소자의 동작 전압을 낮추고 게이트 길이를 줄이면 원하는 출력이 나오지 않을 수 있다. 따라서, 로직 소자와는 달리 I/O 소자는 게이트의 길이 및 동작 전압이 변경되지 않을 수 있다.
그러나 로직 소자를 위한 핀 구조로 공정이 진행되면서, I/O 소자의 HCI(Hot Carrier Injection), BTI(Bias Temperature Instability), TDDB(Time Dependent Dielectric Breakdown) 등의 신뢰성 및 누설 전류(leakage current) 특성이 매우 취약해지고 있다. 예컨대, 로직 소자의 핀의 폭이 좁아지면서, I/O 소자의 핀의 폭도 좁아지고, 그에 따라, 핀의 탑에서 핫 캐리어(hot carrier)를 발생시키는 측면 필드(lateral field), GIDL(Gate Induced Drain Leakage)을 발생시키는 BTBT(Band To Band Tunneling), 그리고 BTI와 TDDB를 증가시키는 산화막 필드(oxide field)가 최대가 될 수 있다. 다시 말해서, 핀의 폭이 좁아서 종횡비가 증가할수록 게이트 조절능력(gate controllability)이 증가하고 핀의 탑에서 극대화될 수 있다. 그에 따라, 핀의 탑에서 측면 필드, BTBT 및 산화막 필드가 최대가 될 수 있다. 로직 소자의 경우, 스케일링(scaling)에 의해 핀의 폭이 좁아서 종횡비가 증가함에 따라 동작 전압도 함께 낮아지므로 문제가 없지만, 전술한 바와 같이 I/O 소자의 경우는 동작 전압이 변하지 않으므로 핀의 탑에서 BTBT 및 필드 증가는 누설 전류 증가와 HCI, BTI, TDDB 특성 등의 신뢰성 저하로 이어질 수 있다.
본 실시예에 따른 반도체 소자(100)에서는 로직 소자들이 형성되는 제1 영역(A1)에는 트리플-게이트 구조의 finFET이 형성되고 I/O 소자들이 형성되는 제2 영역(A2)에는 더블-게이트 구조의 finFET이 형성됨으로써, 전술한 I/O 소자에서의 누설 전류 증가와 신뢰성 저하의 문제를 해결할 수 있다. 즉, I/O 소자에 적용되는 finFET를 핀의 상면으로는 채널이 형성되지 않는 더블-게이트 구조로 형성함으로써, 스케일에 의해 종횡비가 증가하더라도 핀의 탑에서 BTBT 증가와 필드 집중의 문제가 근본적으로 해결될 수 있다. 한편, 로직 소자들에 적용되는 finFET의 경우는 그대로 트리플-게이트 구조를 유지하기 때문에 스케일을 통해 로직 소자들의 성능이 향상될 수 있다. 더 나아가, 로직 소자들의 경우, 다양한 사이즈 및 구조의 finFET들이 이용될 수 있고, 그 기능상 I/O 소자와 유사하게 일정 전압 이상이 인가되어야 하는 finFET이 존재할 수 있다. 따라서, 이러한 기능을 하는 로직 소자의 finFET에도 더블-게이트 구조를 적용함으로써, 스케일링을 통해 성능을 향상시키면서도 누설 전류 및 신뢰성 문제를 해결할 수 있다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 1의 반도체 소자의 I-I'의 부분을 절단한 단면도에 대응하는 단면도들이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3을 참조하면, 본 실시예의 반도체 소자(100a)는 제2 게이트 구조체(170-2a)에서 도 1의 반도체 소자(100)와 다를 수 있다. 구체적으로, 제2 게이트 구조체(170-2a)는 제2 영역(A2) 상에 형성되고, 제2 유전막(174-2a), 캡핑 절연막(176) 및 제2 게이트 전극(172-2)을 포함할 수 있다. 제2 핀(130-2) 및 제2 게이트 전극(172-2)은 도 1의 반도체 소자(100)에서 설명한 바와 같다.
제2 유전막(174-2a)은 제1 유전막(174-1)과 유사하게 전체가 균일한 두께로 형성될 수 있다. 예컨대, 제2 유전막(174-2a)은 제2 핀(130-2)의 양 측면 부분과 상면 위쪽 부분의 두께가 동일할 수 있다. 다만, 제2 유전막(174-2a)은 제1 유전막(174-1)과는 달리, 제2 핀(130-2)과 캡핑 절연막(176)을 덮는 구조로 형성될 수 있다. 즉, 제2 유전막(174-2a)은 제2 핀(130-2)의 양 측면, 캡핑 절연막(176)의 양 측면과 상면을 덮을 수 있다. 제2 유전막(174-2a)의 재질은 도 1의 반도체 소자(100)에서 설명한 바와 같다.
본 실시예의 반도체 소자(100a)에서 제2 게이트 구조체(170-2a)는 도 1의 반도체 소자(100)의 제2 게이트 구조체(170-2)와 달리 캡핑 절연막(176)을 더 포함할 수 있다. 이러한 캡핑 절연막(176)은 제2 핀(130-2)의 상면 상에 형성되며, 제2 유전막(174-2a)과 유사하게 절연성 물질로 형성될 수 있다. 예컨대, 캡핑 절연막(176)은 실리콘옥사이드(SiO2)와 같은 산화물, 실리콘나이트라이드(SiNx)와 같은 질화물, 또는 산질화물 등의 절연성 물질로 형성될 수 있다. 또한, 캡핑 절연막(176)은 유전상수 값이 큰(high-k) 유전물질로 형성될 수도 있다. 캡핑 절연막(176)은 제2 유전막(174-2a)과 동일한 물질로 형성될 수도 있고, 다른 물질로 형성될 수도 있다.
캡핑 절연막(176)은 제3 두께(D3)로 형성될 수 있다. 제3 두께(D3)는 제2 유전막(174-2a)의 두께보다 두꺼울 수 있다. 제3 두께(D3)는 상부의 제2 유전막(174-2a)의 두께와 함께, 제2 finFET(FET2)이 더블-게이트 구조가 될 수 있는 두께를 가질 수 있다. 좀더 구체적으로, 제3 두께(D3)는 제2 유전막(174-2a)의 두께와 합쳐져, 상부의 제2 게이트 전극(172-2)에 동작 전압이 인가되었을 때, 제2 핀(130-2)의 상면 부분에 채널이 형성되지 않을 정도의 두께를 가질 수 있다.
결국, 본 실시예의 반도체 소자(100a)는 제2 게이트 구조체(170-2a)의 구조가 다를 뿐, I/O 소자가 형성되는 제2 영역(A2)에 더블-게이트 구조의 finFET이 형성된다는 점은 도 1의 반도체 소자(100)와 동일할 수 있다. 따라서, 본 실시예의 반도체 소자(100a)의 효과는 도 1의 반도체 소자(100)에서 전술한 바와 같다. 또한, 제2 게이트 구조체(170-2a)는 제2 영역(A2)뿐만 아니라 필요에 따라, 제1 영역(A1)에도 형성될 수 있음은 물론이다.
도 4를 참조하면, 본 실시예의 반도체 소자(100b)는 제2 핀(130-2a) 및 제2 게이트 구조체(170-2b)에서 도 1의 반도체 소자(100)와 다를 수 있다.
제2 핀(130-2a)의 수직 단면은 도시된 바와 같이 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진(tapared) 구조를 가질 수 있다. 즉, 도 1의 1의 반도체 소자(100)에서 제2 핀(130-2)의 수직 단면은 상변과 하변의 길이가 같은 직사각형 구조를 가졌으나 본 실시예의 반도체 소자(100b)에서 제2 핀(130-2a)의 수직 단면은 상부로 갈수록 제2 방향(y 방향) 폭이 좁아지는 경사진 구조를 가질 수 있다. 예컨대, 제2 핀(130-2a)은 상면에서 제2 폭(W2)을 가지며, 하면에서 제3 폭(W3)을 가지며, 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다. 이와 같이, 제2 핀(130-2a)이 경사진 구조로 형성되는 경우, 그 구조적인 특징에 기인하여 탑에서의 BTBT 증가와 필드 집중은 보다 완화될 수 있다.
이러한 경사진 구조의 제2 핀(130-2a)은, 기판(110)으로부터 제2 핀(130-2a)을 형성할 때, 식각 가스, 식각 공정 조건을 적절히 조절하여, 이방성 식각율을 조절하여 구현할 수 있다. 또한, 제1 핀(130-1)과 제2 핀(130-2a)을 별개로 식각함으로써, 제1 핀(130-1)은 직사각형 구조로 형성하고, 제2 핀(130-2a)은 경사진 구조로 형성할 수 있다. 또한, 제1 핀(130-1)과 제2 핀(130-2a)을 동시에 식각함으로써, 제1 핀(130-1)과 제2 핀(130-2a) 둘 다 경사진 구조로 형성할 수도 있다.
제2 유전막(174-2b)은 도 1의 반도체 소자(100)의 제2 유전막(174-2)과 유사하게 제2 핀(130-2a)의 양 측면과 상면을 둘러싸는 구조로 형성될 수 있다. 다만, 제2 핀(130-2a)의 측면이 경사진 구조로 형성됨에 따라, 제2 유전막(174-2b)은 제2 핀(130-2a)의 측면을 따라 경사진 형태로 형성될 수 있다. 제2 유전막(174-2b)은 또한, 제2 핀(130-2a)의 양 측면에 얇은 두께로 형성되고 상면에 두꺼운 두께로 형성될 수 있다. 제2 핀(130-2a)의 상면 상의 제2 유전막(174-2b)의 두께는 제2 핀(130-2a)의 상면 부분에 채널이 형성되지 않을 정도의 두께일 수 있다. 그에 따라, 본 실시예의 제2 finFET(FET2) 역시 더블-게이트 구조를 가질 수 있다.
도 5를 참조하면, 본 실시예의 반도체 소자(100c)는 제2 게이트 구조체(170-2c)에서 도 3의 반도체 소자(100a)와 다를 수 있다. 구체적으로, 제2 게이트 구조체(170-2c)는 제2 영역(A2) 상에 형성되고, 제2 유전막(174-2c), 캡핑 절연막(176) 및 제2 게이트 전극(172-2)을 포함할 수 있다. 제2 핀(130-2a)의 구조는 도 4의 반도체 소자(100b)에서 설명한 바와 같다.
제2 유전막(174-2c)은 도 3의 반도체 소자(100a)의 제2 유전막(174-2a)과 같이 전체가 균일한 두께로 형성되고, 제2 핀(130-2a)과 캡핑 절연막(176)을 덮는 구조로 형성될 수 있다. 다만, 제2 핀(130-2a)의 측면이 경사진 구조로 형성됨에 따라, 제2 유전막(174-2c)은 제2 핀(130-2a)의 측면을 따라 경사진 형태로 형성될 수 있다.
캡핑 절연막(176)은 제2 핀(130-2a)의 상면 상으로 형성되고 제3 두께(D3, 도 3 참조)를 가질 수 있다. 이러한 캡핑 절연막(176)의 재질이나 두께 등은 도 3의 반도체 소자(100a)에서 설명한 바와 같다.
본 실시예의 반도체 소자(100c) 역시, 제2 유전막(174-2c) 및 캡핑 절연막(176)을 통해 제2 영역(A2)에 제2 finFET(FET2)이 더블-게이트 구조로 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이고, 도 7은 도 6의 반도체 소자의 Ⅱ-Ⅱ'의 부분을 절단하여 보여주는 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 본 실시예의 반도체 소자(100d)는 기판(110-S)이 SOI 기판을 기반으로 한다는 점에서, 도 1의 반도체 소자(100)와 다를 수 있다.
좀더 구체적으로 설명하면, 기판(110-S)은 기저 기판(112)과 기저 기판(112) 상에 형성된 BOX층(114, Buried Oxide Layer)을 포함할 수 있다. 한편, 제1 핀(130-1a)과 제2 핀(130-2b)은 BOX층(114) 상에 형성될 수 있다. 이러한 BOX층(114)은 도 1에서 반도체 소자(100)에서의 소자 분리막(120)과 같은 기능을 할 수 있다. 한편, 경우에 따라, 제1 핀들(130-1a) 사이와 제2 핀들(130-2b) 사이의 BOX층(114) 상에 별개의 소자 분리막이 형성될 수도 있다.
제2 게이트 구조체(170-2d)는 제2 유전막(174-2)이 소자 분리막(120) 대신 BOX층(114) 상에 형성된다는 점을 제외하고는 도 1의 제2 게이트 구조체(170-2)와 동일한 구조를 가질 수 있다. 한편, 전술한 바와 같이, BOX층(114) 상에 별도의 소자 분리막(120)이 형성되는 경우에는 제2 유전막(174-2)은 소자 분리막 상에 형성될 수 있음은 물론이다.
제1 유전막(174-1)은 제1 핀(130-1a)을 둘러싸고 전체에 걸쳐 균일한 두께로 형성되고, 제2 유전막(174-2)은 제2 핀(130-2b)을 둘러싸되, 제2 핀(130-2b)의 양 측면보다 상면에서 두껍게 형성될 수 있다. 제1 유전막(174-1)과 제2 유전막(174-2)은 각각 제1 핀(130-1a)과 제2 핀(130-2b)의 측면에서 연장하여 BOX층(114) 상에 형성될 수 있다. 경우에 따라, 제1 유전막(174-1)과 제2 유전막(174-2)은 BOX층(114) 상에는 형성되지 않을 수 있다.
본 실시예의 반도체 소자(100d)에서도, 제2 유전막(174-2)을 구비한 제2 게이트 구조체(170-2d)가 형성됨으로써, 제2 영역(A2)의 제2 finFET(FET2)은 더블-게이트 구조를 가질 수 있다.
도 8 내지 도 10은 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 6의 반도체 소자의 Ⅱ-Ⅱ'의 부분을 절단한 단면도에 대응하는 단면도들이다. 설명의 편의를 위해 도 1 내지 도 6에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예의 반도체 소자(100e)는 제2 게이트 구조체(170-2e)에서 도 6의 반도체 소자(100d)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100e)에서 기판(110-S)은 도 6의 반도체 소자(100d)와 같이 SOI 기판을 기반으로 할 수 있다. 한편, 제1 핀(130-1a)과 제2 핀(130-2b)은 BOX층(114) 상에 형성될 수 있다.
제2 게이트 구조체(170-2e)는 도 3의 반도체 소자(100a)의 제2 게이트 구조체(170-2a)와 유사한 구조를 가질 수 있다. 즉, 제2 게이트 구조체(170-2e)는 제2 영역(A2) 상에 형성되고, 제2 유전막(174-2a), 캡핑 절연막(176) 및 제2 게이트 전극(172-2)을 포함할 수 있다. 제2 유전막(174-2a)은 전체에 걸쳐 균일한 두께로 형성되고 제2 핀(130-2b) 및 캡핑 절연막(176)을 덮을 수 있다. 다만, 제2 유전막(174-2a)은 소자 분리막(120) 대신 BOX층(114) 상으로 연장하여 형성될 수 있다.
도 9를 참조하면, 본 실시예의 반도체 소자(100f)는 제2 핀(130-2c) 및 제2 게이트 구조체(170-2f)에서 도 6의 반도체 소자(100d)와 다를 수 있다.
제2 핀(130-2c)은 도 4의 반도체 소자(100b)의 제2 핀(130-2a)과 유사한 구조를 가질 수 있다. 예컨대, 제2 핀(130-2c)의 수직 단면은 도시된 바와 같이 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진 구조를 가질 수 있다. 다만, 도 4의 반도체 소자(100b)의 제2 핀(130-2a)의 경우, 하면이 기판(110)에 일체로 연결되고, 양 측면에 소자 분리막(120)이 접하는 구조를 가지지만, 제2 핀(130-2c)은 BOX층(114) 상에 형성되므로, 제2 핀(130-2c)의 하면은 기저 기판(112)에 연결되지 않고, 또한, 양 측면이 BOX층(114)에 접하지 않을 수 있다.
제2 유전막(174-2b)은 도 4의 반도체 소자(100b)의 제2 유전막(174-2b)과 유사하게 제2 핀(130-2c)의 측면을 따라 경사진 형태로 형성될 수 있다. 또한, 제2 유전막(174-2b)은 제2 핀(130-2c)의 측면에서 연장되어 BOX층(114) 상에 형성될 수 있다. 경우에 따라, BOX층(114) 상에는 제2 유전막(174-2b)은 형성되지 않을 수 있다.
도 10을 참조하면, 본 실시예의 반도체 소자(100g)는 제2 게이트 구조체(170-2g)에서 도 8의 반도체 소자(100e)와 다를 수 있다. 구체적으로, 제2 게이트 구조체(170-2g)는 제2 영역(A2) 상에 형성되고, 제2 유전막(174-2c), 캡핑 절연막(176) 및 제2 게이트 전극(172-2)을 포함할 수 있다.
제2 핀(130-2c)의 구조는 도 9의 반도체 소자(100f)에서 설명한 바와 같다. 즉, 제2 핀(130-2c)의 수직 단면은 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진 구조를 가질 수 있다. 제2 핀(130-2c)은 BOX층(114) 상에 형성되고, 제2 핀(130-2c)의 하면은 기저 기판(112)에 연결되지 않을 수 있다.
제2 유전막(174-2c)은 도 8의 반도체 소자(100e)의 제2 유전막(174-2a)과 같이 전체가 균일한 두께로 형성되고, 제2 핀(130-2c)과 캡핑 절연막(176)을 덮는 구조로 형성될 수 있다. 다만, 제2 핀(130-2c)의 측면이 경사진 구조로 형성됨에 따라, 제2 유전막(174-2c)은 제2 핀(130-2c)의 측면을 따라 경사진 형태로 형성될 수 있다.
도 11은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이고, 도 12는 도 11의 반도체 소자의 Ⅲ-Ⅲ'의 부분을 절단하여 보여주는 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 본 실시예의 반도체 소자(100h)는 제2 핀(130-2d) 및 제2 게이트 구조체(170-2h)가 도 1의 반도체 소자(100)와 다를 수 있다.
본 실시예의 반도체 소자(100h)에서, 제2 핀(130-2d)은 제2 방향(y 방향으로) 제2 폭(W2)을 가지며, 소자 분리막(120)의 상면으로부터 제3 방향(z 방향)으로 제3 높이(H3)를 가질 수 있다. 제2 핀(130-2d)의 제2 폭(W2)은 제1 핀(130-1)의 제1 폭(W1)과 동일하거나 제1 폭(W1)보다 클 수 있다. 또한, 제2 핀(130-2d)의 제3 높이(H3)는 제1 핀(130-1)의 제1 높이(H1)와 동일할 수 있다. 또한, 경우에 따라 제3 높이(H3)는 제1 핀(130-1)의 제1 높이(H1)보다 작거나 클 수도 있다.
제2 게이트 구조체(170-2h)는 제2 유전막(174-2d)과 제2 게이트 전극(172-2a)을 포함할 수 있다. 제2 유전막(174-2d)은 도 1의 반도체 소자(100)의 제2 유전막(174-2)과 유사한 구조를 가질 수 있다. 예컨대, 제2 유전막(174-2d)은 제2 핀(130-2d)의 양 측면과 상면을 덮고, 제2 핀(130-2d)의 상면에서 두께가 제2 핀(130-2d)의 양 측면에서의 두께보다 두꺼울 수 있다. 다만, 제2 핀(130-2d)의 높이가 증가함에 따라, 제2 핀(130-2d)의 양 측면 상의 제2 유전막(174-2d)의 길이가 도 1의 반도체 소자(100)의 제2 유전막(174-2)의 길이보다 클 수 있다. 또한, 소자 분리막(120)의 상면으로부터 제2 유전막(174-2d)의 상면까지의 높이는 도 1의 반도체 소자(100)의 제2 유전막(174-2)의 높이보다 클 수 있다.
한편, 도시된 바와 같이 제2 유전막(174-2d)의 상면은 제2 게이트 전극(172-2a)의 상면과 실질적으로 동일 평면을 이룰 수 있다. 그에 따라, 제2 유전막(174-2d)의 상면은 제2 게이트 전극(172-2a)의 상면으로부터 노출될 수 있다.
제2 게이트 전극(172-2a)은 제2 유전막(174-2d)의 양 측면으로 형성되고, 제2 유전막(174-2d) 상면 상에는 형성되지 않을 수 있다. 제2 게이트 전극(172-2a)이 제2 유전막(174-2d) 상면에는 형성되지 않기 때문에, 제2 핀(130-2d)의 상면 부분에 BTBT 증가나 필드 집중 등의 문제가 전혀 발생하지 않을 수 있다. 또한, 제2 게이트 전극(172-2a)이 제2 유전막(174-2d) 상면에는 형성되지 않기 때문에, 제2 핀(130-2d) 상면 부분에는 채널이 형성되지 않을 수 있다. 즉, 본 실시예의 제2 게이트 전극(172-2a) 구조는 전형적인 더블-게이트 구조의 finFET을 구현하도록 할 수 있다.
한편, 본 실시예의 반도체 소자(100h)에서, 제2 유전막(174-2d)이 제2 핀(130-2d)의 상면 부분에서 두껍게 형성되고 있지만, 제2 게이트 전극(172-2a)이 제2 유전막(174-2d) 상면 상에는 형성되지 않기 때문에, 제2 유전막(174-2d)이 제2 핀(130-2d)의 상면 상에 두껍게 형성될 필요는 없다. 다만, 제조 공정상, 제2 게이트 전극(172-2a)이 제2 유전막(174-2d) 상면 상에 형성되지 않도록 하기 위해, 제2 유전막(174-2d)이 제2 핀(130-2d)의 상면 상에 두껍게 형성될 수 있다.
만약, 제2 핀(130-2d)의 높이가 제1 핀(130-1)보다 더 높게 형성되는 경우, 또는 제2 핀(130-2d) 상에 별도의 다른 물질층이 형성되는 경우에는 제2 유전막(174-2d)이 제2 핀(130-2d)의 상면 상에 두껍게 형성되지 않고 다른 부분과 동일하게 얇게 형성될 수도 있다.
도 13 내지 도 16은 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 11의 반도체 소자의 Ⅲ-Ⅲ'의 부분을 절단한 단면도에 대응하는 단면도들이다. 설명의 편의를 위해 도 1 내지 도 5, 및 도 11에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 13을 참조하면, 본 실시예의 반도체 소자(100i)는 제2 게이트 구조체(170-2i)에서 도 11의 반도체 소자(100h)와 다를 수 있다. 구체적으로, 제2 게이트 구조체(170-2i)는 제2 영역(A2) 상에 형성되고, 제2 유전막(174-2e), 캡핑 절연막(176) 및 제2 게이트 전극(172-2a)을 포함할 수 있다. 제2 핀(130-2d) 및 제2 게이트 전극(172-2a)은 도 11의 반도체 소자(100h)에서 설명한 바와 같다.
제2 유전막(174-2e)은 제2 핀(130-2d) 및 캡핑 절연막(176) 양 측면 상에 형성되고 균일한 두께로 형성될 수 있다. 제2 유전막(174-2e)은 캡핑 절연막(176)의 상면 상에는 형성되지 않을 수 있다. 그에 따라, 캡핑 절연막(176)의 상면이 제2 게이트 전극(172-2a)의 상면으로부터 노출되고 제2 게이트 전극(172-2a)의 상면과 실질적으로 동일 평면을 이룰 수 있다. 제2 유전막(174-2e)의 재질은 도 1의 반도체 소자(100)에서 설명한 바와 같고, 캡핑 절연막(176)의 구조나 재질 등은 도 3의 반도체 소자(100a)에서 설명한 바와 같다.
캡핑 절연막(176)의 두께와 관련하여, 캡핑 절연막(176) 상면 상으로는 제2 게이트 전극(172-2a)이 형성되지 않기 때문에, 캡핑 절연막(176)이 반드시 두껍게 유지될 필요는 없다. 다만, 앞서 도 11의 반도체 소자(100h)의 제2 유전막(174-2d)과 유사하게, 제조 공정상, 제2 게이트 전극(172-2a)이 캡핑 절연막(176) 상면 상에 형성되지 않도록 하기 위해, 캡핑 절연막(176)이 소정 두께로 두껍게 형성될 수 있다.
도 14를 참조하면, 본 실시예의 반도체 소자(100'i)는 제2 게이트 구조체(170-2'i)에서 도 13의 반도체 소자(100h)와 다를 수 있다. 예컨대, 제2 게이트 구조체(170-2'i)의 제2 유전막(174-2f)은 제2 핀(130-2d) 및 캡핑 절연막(176) 양 측면 그리고 캡핑 절연막(176)의 상면을 덮도록 형성되고 전체에 걸쳐 균일한 두께로 형성될 수 있다. 그에 따라, 제2 유전막(174-2f)의 상면이 제2 게이트 전극(172-2a)의 상면으로부터 노출되고 제2 게이트 전극(172-2a)의 상면과 실질적으로 동일 평면을 이룰 수 있다.
참고로, 캡핑 절연막(176)의 상면 상에 제2 유전막(174-2f)을 유지하느냐 제거하느냐는 제조 공정 상의 선택사항일 수 있다. 예컨대, 제2 게이트 전극(172-2a)의 평탄화 공정에서, 캡핑 절연막(176) 상의 제2 유전막(174-2f)을 식각 정지막으로 할 것인지 아니면 캡핑 절연막(176)을 식각 정지막으로 할 것인지에 따라, 캡핑 절연막(176) 상의 제2 유전막(174-2f)이 유지될 수도 있고 제거될 수도 있다.
도 15를 참조하면, 본 실시예의 반도체 소자(100j)는 제2 핀(130-2e) 및 제2 게이트 구조체(170-2j)에서 도 11의 반도체 소자(100h)와 다를 수 있다.
제2 핀(130-2e)의 구조는 도 4의 반도체 소자(100b)의 제2 핀(130-2a)의 구조와 유사할 수 있다. 예컨대, 제2 핀(130-2e)의 수직 단면은 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진 구조를 가질 수 있다. 다만, 제2 핀(130-2e)의 높이는 도 4의 반도체 소자(100b)의 제2 핀(130-2a)의 높이보다 높을 수 있다.
제2 유전막(174-2g)은 도 4의 반도체 소자(100b)의 제2 유전막(174-2b)과 유사하게 제2 핀(130-2e)의 양 측면과 상면을 둘러싸는 구조로 형성될 수 있다. 또한, 제2 핀(130-2e)의 측면이 경사진 구조로 형성됨에 따라, 제2 유전막(174-2g)은 제2 핀(130-2e)의 측면을 따라 경사진 형태로 형성될 수 있다. 다만, 제2 핀(130-2e)의 양 측면이 길어짐에 따라, 제2 핀(130-2e)의 양 측면에 대응하는 제2 유전막(174-2g)의 부분이 길어질 수 있다. 한편, 도 11의 반도체 소자(100h)의 제2 유전막(174-2d)과 유사하게 제2 유전막(174-2g)의 상면은 제2 게이트 전극(172-2a)의 상면과 동일 평면을 이루면서, 제2 게이트 전극(172-2a)의 상면으로부터 노출될 수 있다.
한편, 제2 유전막(174-2g)은 제2 핀(130-2e)의 양 측면에 얇은 두께로 형성되고 상면에는 두꺼운 두께로 형성될 수 있다. 그러나 도 11의 반도체 소자(100h)에서 설명한 바와 같이, 제2 유전막(174-2g)의 상면 상으로 제2 게이트 전극(172-2a)이 형성되지 않기 때문에, 제2 핀(130-2e)의 상면 상의 제2 유전막(174-2g)은 두껍게 형성되지 않을 수도 있다.
도 16을 참조하면, 본 실시예의 반도체 소자(100k)는 제2 핀(130-2e) 및 제2 게이트 구조체(170-2k)에서 도 13의 반도체 소자(100i)와 다를 수 있다.
제2 핀(130-2e)의 구조는 도 15의 반도체 소자(100j)의 제2 핀(130-2e)의 구조와 동일할 수 있다. 예컨대, 제2 핀(130-2e)의 수직 단면은 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진 구조를 가질 수 있다. 다만, 제2 핀(130-2e)의 높이는 도 4의 반도체 소자(100b)의 제2 핀(130-2a)의 높이보다 높을 수 있다.
제2 유전막(174-2h)은 도 13의 반도체 소자(100i)의 제2 유전막(174-2e)과 같이 전체가 균일한 두께로 형성되고, 제2 핀(130-2e)과 캡핑 절연막(176)의 양 측면을 덮을 수 있다. 또한, 제2 유전막(174-2h)은 캡핑 절연막(176)의 상면 상에 형성되지 않고, 그에 따라, 캡핑 절연막(176)의 상면이 제2 게이트 전극(172-2a)의 상면으로부터 노출될 수 있다. 다만, 제2 핀(130-2e)의 측면이 경사진 구조로 형성됨에 따라, 제2 유전막(174-2h)은 제2 핀(130-2e)의 측면을 따라 경사진 형태로 형성될 수 있다.
한편, 본 실시예의 반도체 소자(100k)에서, 제2 유전막(174-2h)이 캡핑 절연막(176)의 상면 상에 형성되지 않고 있지만, 도 14의 반도체 소자(100'i)에서와 같이 캡핑 절연막(176)의 상면 상에 제2 유전막(174-2h)이 형성되도록 할 수 있음은 물론이다.
도 17은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이고, 도 18은 도 17의 반도체 소자의 Ⅳ-Ⅳ'의 부분을 절단하여 보여주는 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 17 및 도 18을 참조하면, 본 실시예의 반도체 소자(100l)는 제1 게이트 구조체(170-1a) 및 제2 게이트 구조체(170-2l)가 도 1의 반도체 소자(100)와 다를 수 있다.
제1 게이트 구조체(170-1a)는 제1 유전막(174-1)과 제1 게이트 전극(172-1a)을 포함하고, 제2 게이트 구조체(170-2l)는 제2 유전막(174-2)과 제2 게이트 전극(172-2b)을 포함할 수 있다. 제1 유전막(174-1)과 제2 유전막(174-2)의 구조는 도 1의 반도체 소자(100)의 제1 유전막(174-1)과 제2 유전막(174-2)의 구조와 동일할 수 있다.
한편, 제1 게이트 전극(172-1a)과 제2 게이트 전극(172-2b)의 구조는 도 1의 반도체 소자(100)의 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)과 다를 수 있다. 예컨대, 제1 게이트 전극(172-1a)과 제2 게이트 전극(172-2b) 각각은 제1 유전막(174-1)과 제2 유전막(174-2)을 개재하여 제1 핀(130-1)과 제2 핀(130-2)을 덮되, 균일한 두께를 가질 수 있다. 다시 말해서, 제1 게이트 전극(172-1a)은 제1 핀(130-1)의 양 측면과 상면에서 동일한 두께를 유지할 수 있다. 예컨대, 제1 게이트 전극(172-1a)과 제2 게이트 전극(172-2b)은 전체에 걸쳐 제4 두께(D4)를 유지할 수 있다.
한편, 제1 게이트 전극(172-1a)과 제2 게이트 전극(172-2b)은 도 1의 반도체 소자(100)의 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)과 유사하게 제2 방향(y 방향)으로 연장될 수 있다. 그에 따라, 제1 게이트 전극(172-1a)과 제2 게이트 전극(172-2b)은 소자 분리막(120) 상의 제1 유전막(174-1)과 제2 유전막(174-2) 상에도 형성될 수 있다. 또한, 소자 분리막(120) 상의 제1 게이트 전극(172-1a)과 제2 게이트 전극(172-2b) 역시 제4 두께(D4)를 가질 수 있다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 반도체 소자에 대한 단면도들로서, 도 17의 반도체 소자의 Ⅳ-Ⅳ'의 부분을 절단한 단면도에 대응하는 단면도들이다. 설명의 편의를 위해 도 1 내지 도 5, 및 도 17에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 19를 참조하면, 본 실시예의 반도체 소자(100m)는 제2 게이트 구조체(170-2m)에서 도 17의 반도체 소자(100l)와 다를 수 있다. 구체적으로, 제2 게이트 구조체(170-2m)는 제2 영역(A2) 상에 형성되고, 제2 유전막(174-2a), 캡핑 절연막(176) 및 제2 게이트 전극(172-2b)을 포함할 수 있다. 제2 핀(130-2) 및 제2 게이트 전극(172-2b)은 도 17의 반도체 소자(100l)에서 설명한 바와 같다.
제2 유전막(174-2a)은 도 3의 반도체 소자(100a)의 제2 유전막(174-2a)과 동일한 구조를 가질 수 있다. 예컨대, 제2 유전막(174-2a)은 제2 핀(130-2) 및 캡핑 절연막(176)의 양 측면, 그리고 캡핑 절연막(176)의 상면 상에 형성되고, 균일한 두께로 형성될 수 있다. 제2 유전막(174-2a)의 재질은 도 1의 반도체 소자(100)에서 설명한 바와 같고, 캡핑 절연막(176)의 구조, 두께 또는 재질 등은 도 3의 반도체 소자(100a)에서 설명한 바와 같다.
도 20을 참조하면, 본 실시예의 반도체 소자(100n)는 제2 핀(130-2a) 및 제2 게이트 구조체(170-2n)에서 도 17의 반도체 소자(100l)와 다를 수 있다.
제2 핀(130-2a)의 구조는 도 4의 반도체 소자(100b)의 제2 핀(130-2a)의 구조와 동일할 수 있다. 예컨대, 제2 핀(130-2a)의 수직 단면은 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진 구조를 가질 수 있다.
제2 유전막(174-2b)은 도 4의 반도체 소자(100b)의 제2 유전막(174-2b)과 같이 제2 핀(130-2a)의 양 측면과 상면을 둘러싸는 구조로 형성될 수 있다. 제2 핀(130-2a)의 측면이 경사진 구조로 형성됨에 따라, 제2 유전막(174-2b)은 제2 핀(130-2a)의 측면을 따라 경사진 형태로 형성될 수 있다. 또한, 제2 유전막(174-2b)은 제2 핀(130-2a)의 양 측면에 얇은 두께로 형성되고 상면에는 두꺼운 두께로 형성될 수 있다.
제2 게이트 전극(172-2c)은 도 17의 반도체 소자(100l)의 제2 게이트 전극(172-2b)과 유사하게 전체에 걸쳐서 균일한 두께를 가질 수 있다. 다만, 제2 유전막(174-2b)이 경사진 제2 핀(130-2a)의 측면을 따라 경사진 형태로 형성됨에 따라, 제2 유전막(174-2b) 상으로 형성되는 제2 게이트 전극(172-2c) 역시 제2 핀(130-2a)의 측면을 따라 경사진 구조로 형성될 수 있다.
도 21을 참조하면, 본 실시예의 반도체 소자(100o)는 제2 핀(130-2a) 및 제2 게이트 구조체(170-2o)에서 도 19의 반도체 소자(100m)와 다를 수 있다.
제2 핀(130-2a)의 구조는 도 4의 반도체 소자(100b)의 제2 핀(130-2a)의 구조와 동일할 수 있다. 예컨대, 제2 핀(130-2a)의 수직 단면은 상변이 좁고 하변이 넓은 사다리꼴 구조 또는 경사진 구조를 가질 수 있다.
제2 유전막(174-2c)은 도 19의 반도체 소자(100m)의 제2 유전막(174-2a)과 같이 전체가 균일한 두께로 형성되고, 제2 핀(130-2a)과 캡핑 절연막(176)의 양 측면, 그리고 캡핑 절연막(176)의 상면을 덮을 수 있다. 다만, 제2 핀(130-2a)의 측면이 경사진 구조로 형성됨에 따라, 제2 핀(130-2a)의 측면에 대응하는 제2 유전막(174-2c) 부분은 제2 핀(130-2a)의 측면을 따라 경사진 형태로 형성될 수 있다.
제2 게이트 전극(172-2c)은 도 20의 반도체 소자(100n)의 제2 게이트 전극(172-2c)과 동일하게 전체에 걸쳐서 균일한 두께를 가질 수 있다. 또한, 제2 유전막(174-2c)이 경사진 제2 핀(130-2a)의 측면을 따라 경사진 형태로 형성됨에 따라, 제2 유전막(174-2c) 상으로 형성되는 제2 게이트 전극(172-2c) 역시 제2 핀(130-2a)의 측면을 따라 경사진 구조로 형성될 수 있다.
도 22를 참조하면, 본 실시예의 반도체 소자(100p)는 도 11의 반도체 소자(100h)와 도 17의 반도체 소자(100l)가 복합된 구조를 가질 수 있다. 구체적으로, 제1 게이트 구조체(170-1a)의 제1 게이트 전극(172-1a)과 제2 게이트 구조체(170-2p)의 제2 게이트 전극(172-2d)은 도 17의 반도체 소자(100l)에서와 같이 균일한 두께를 가질 수 있다.
한편, 제2 핀(130-2d)은 도 11의 반도체 소자(100h)에서와 같이 제1 핀(130-1)과 실질적으로 동일한 높이를 가질 수 있다. 또한, 제2 유전막(174-2d)은 제2 핀(130-2d)의 양 측면과 상면을 덮도록 형성되고, 제2 핀(130-2d)의 상면에서 더 두껍게 형성될 수 있다. 더 나아가, 제2 유전막(174-2d)의 상면은 제2 게이트 전극(172-2d)의 상면으로부터 노출되고, 제2 게이트 전극(172-2d)의 상면과 실질적으로 동일 평면을 이룰 수 있다. 그에 따라, 제2 유전막(174-2d)의 상면 상에는 제2 게이트 전극(172-2d)이 형성되지 않을 수 있다.
제2 게이트 전극(172-2d)은 제2 유전막(174-2d)의 측면 상으로만 형성되고 전체에 걸쳐 균일한 두께를 가질 수 있다. 물론, 제2 게이트 전극(172-2d)은 소자 분리막(120) 상의 제2 유전막(174-2d) 상에도 형성될 수 있다. 경우에 따라, 소자 분리막(120) 상에는 제2 게이트 전극(172-2d)이 형성되지 않을 수도 있다.
도 23은 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이고, 도 24는 도 23의 반도체 소자의 Ⅴ-Ⅴ'의 부분 및 Ⅵ-Ⅵ'을 절단하여 보여주는 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 23 및 도 24를 참조하면, 본 실시예의 반도체 소자(100q)는 제1 핀(130-1b), 제2 핀(130-2f), 제1 게이트 구조체(170-1b) 및 제2 게이트 구조체(170-2q)가 도 1의 반도체 소자(100)와 다를 수 있다. 구체적으로, 제1 핀(130-1b)은 제1 소스/드레인 영역(130-1sd)과 제1 채널 영역(130-1ch)을 포함하고, 제2 핀(130-2q)은 제2 소스/드레인 영역(130-2sd)과 제2 채널 영역(130-2ch)을 포함할 수 있다. 물론, 전술한 다른 실시예들의 제1 핀들과 제2 핀들도 역시 소스/드레인 영역과 채널 영역을 포함할 수 있다. 다만, 다른 실시예들의 제1 핀들과 제2 핀들의 경우, 소스/드레인 영역과 채널 영역의 구조가 동일하나, 본 실시예의 반도체 소자(100q)에서는 도시된 바와 같이 제1 핀(130-1b)과 제2 핀(130-2f)은 소스/드레인 영역과 채널 영역의 구조가 다를 수 있다.
제1 핀(130-1b)과 제2 핀(130-2f)의 소스/드레인 영역(130-1sd, 130-2sd)은 소자 분리막(120) 상부 부분의 단면이 육각형 구조를 가질 수 있다. 그러나 소스/드레인 영역(130-1sd, 130-2sd)의 구조가 그에 한정되는 것은 아니다. 좀더 구체적으로 설명하면, 소스/드레인 영역(130-1sd, 130-2sd)은 제1 게이트 구조체(170-1b) 및 제2 게이트 구조체(170-2q) 형성 후 에피택셜 성장을 통해 다시 형성될 수 있다. 그에 따라, 에피택셜 성장 조건에 기초하여 소스/드레인 영역(130-1sd, 130-2sd)은 소자 분리막(120) 상부 부분의 단면이 다각형이나 타원 또는 원형 등의 다양한 구조를 가질 수 있다. 또한, 소스/드레인 영역(130-1sd, 130-2sd)이 에피택셜 성장을 통해 다시 형성되기 때문에 소스/드레인 높이(Hsd)는 채널 영역(130-1ch, 130-2ch)의 채널 높이(Hch)보다 높을 수 있다. 경우에 따라, 소자 분리막(120) 사이의 소스/드레인 영역(130-1sd, 130-2sd)도 제2 방향(y 방향) 폭도 다른 실시예의 반도체 소자들에서보다 클 수 있다. 소스/드레인 영역(130-1sd, 130-2sd)의 구조와 관련하여 도 37에 대한 설명 부분에서 좀더 상세히 설명한다.
한편, 제1 게이트 구조체(170-1b)는 제1 유전막(174-1), 제1 게이트 전극(172-1) 및 제1 게이트 스페이서(178-1)를 포함하고, 제2 게이트 구조체(170-2q)는 제2 유전막(174-2), 제2 게이트 전극(172-2) 및 제2 게이트 스페이서(178-2)를 포함할 수 있다. 제1 유전막(174-1), 제2 유전막(174-2), 제1 게이트 전극(172-1) 및 제2 게이트 전극(172-2)은 도 1의 반도체 소자(100)에서 설명한 바와 같다. 따라서, 도 1의 반도체 소자의 I-I'의 부분을 절단한 단면도에 대응하는 본 실시예의 반도체 소자(100q)의 단면도는 도 2의 단면도 구조와 동일할 수 있다.
제1 게이트 스페이서(178-1)와 제2 게이트 스페이서(178-2) 각각은 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)의 양 측면을 덮은 구조로 형성될 수 있다. 이러한 제1 게이트 스페이서(178-1)와 제2 게이트 스페이서(178-2)는 제1 핀(130-1b)과 제2 핀(130-2f)을 에피택셜 공정을 통해 성장시킬 때, 게이트 전극들(172-1, 172-2)과 핀들(130-1b, 130-2f)이 콘택하는 것을 방지하기 위하여 형성될 수 있다. 또한, 제1 게이트 스페이서(178-1)와 제2 게이트 스페이서(178-2)는 차후에 제1 핀(130-1b)과 제2 핀(130-2f)들로 연결되는 콘택 전극들이 형성될 때, 콘택 전극들과 게이트 전극들(172-1, 172-2)이 콘택하는 것을 방지하는 기능을 할 수도 있다.
도 25는 본 발명의 일 실시예에 따른 이종 게이트 구조의 FET를 구비한 반도체 소자에 대한 사시도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 25를 참조하면, 본 실시예의 반도체 소자(100r)는 도 1의 반도체 소자(100)와 유사하나 제1 영역(A1)에 제3 finFET(FET3)이 더 배치될 수 있다. 제3 finFET(FET3)은 제2 finFET(FET2)과 동일한 구조를 가질 수 있다. 예컨대, 제3 finFET(FET3)은 제3 핀(130-3) 및 제3 게이트 구조체(170-3)를 포함하고, 제3 핀(130-3)은 제2 핀(130-2)과 동일한 구조를 가지며, 제3 게이트 구조체(170-3)는 제2 게이트 구조체(170-2)와 동일한 구조를 가질 수 있다.
좀더 구체적으로, 제3 핀(130-3)은 제1 핀(130-1)의 높이보다 작을 수 있다. 또한, 제3 게이트 구조체(170-3)는 제3 유전막(174-3)과 제3 전극(172-3)을 포함하고, 제3 유전막(174-3)은 제3 핀(130-3)의 양 측면으로는 얇게 형성되고 상면으로는 두껍게 형성될 수 있다. 이와 같은 구조로 제3 finFET(FET3)이 형성됨으로써, 제3 finFET(FET3)은 더블-게이트 구조를 가질 수 있다.
로직 소자가 형성되는 제1 영역(A1)에는 다양한 사이즈 및 기능을 갖는 finFET들이 배치될 수 있다. 그러한 finFET들 중 적어도 하나는 스케일링에도 불구하고 소정 전압 이상의 동작 전압이 요구될 수 있고, 그러한 경우에 전술한 BTBT 증가나 필드 집중에 따른 누설 전류 및 신뢰성 문제가 발생할 수 있다. 본 실시예의 반도체 소자(100r)는 로직 소자가 배치되는 제1 영역(A1)에도 로직 소자의 기능에 따라, 더블-게이트 구조를 갖는 finFET을 적용함으로써, 제1 영역(A1) 상의 전체 로직 소자의 성능을 향상을 도모할 수 있고, 또한 로직 소자와 I/O 소자의 누설 전류 및 신뢰성 문제를 해결할 수 있다.
한편, 본 실시예의 반도체 소자(100r)에서 도 1의 반도체 소자(100)의 제2 finFET(FET2)과 동일한 구조의 제3 finFET(FET3)이 제1 영역(A1) 상에 배치되는 것으로 예시되었다. 그러나 본 실시예의 반도체 소자(100r)의 구조가 그에 한정되는 것은 아니다. 예컨대, 도 3 내지 도 24에 예시된 다양한 제2 finFET(FET2) 구조가 제1 영역(A1) 상에 배치되는 제3 finFET(FET3) 구조로 채용될 수 있음은 물론이다.
도 26a 내지 도 32b는 본 발명의 일 실시예에 따른 도 3의 반도체 소자를 제조하는 과정을 보여주는 사시도들 및 단면도들이고, 도 26b, 도 27b, ..., 도 32b는 각각 도 26a, 도 27a, ..., 도 32a의 Ⅶ-Ⅶ'의 부분을 절단하여 보여주는 단면도들이다. 설명의 편의를 위해 도 1 및 도 3에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 26a 및 도 26b를 참조하면, 먼저, 제1 영역(A1)과 제2 영역(A2)이 정의된 벌크 기판을 준비한다. 벌크 기판은 실리콘 벌크 기판일 수 있다. 다음, 제1 영역(A1)의 기판 상면 상에 레지스트막을 형성하고, 레지스트막을 마스크로하여 제2 영역(A2)의 기판의 상부 부분을 이방성 식각에 의해 선택적으로 제거해 높이를 낮게 한다. 기판의 제거되는 높이는 차후에 핀의 상면으로 형성되는 유전막 또는 캡핑 절연막의 두께를 고려하여 결정될 수 있다. 예컨대, 차후에 핀의 상면으로 형성되는 유전막 또는 캡핑 절연막의 두께가 핀의 상면 부분에 채널이 형성되지 않을 정도의 두께가 되도록 기판의 제거되는 높이가 결정될 수 있다.
제2 영역(A2)의 기판 식각 후 레지스트막이 제거된다. 도 26a 및 도 26b는 레지스트막이 제거된 이후의 모습을 나타내고, 제1 영역(A1)의 기판(110a)의 높이가 제2 영역(A2)의 기판(110b)의 높이보다 높은 것을 확인할 수 있다.
도 27a 및 도 27b를 참조하면, 기판(110a, 110b) 상면 전면으로 절연 물질을 증착한 후, 제1 영역(A1)의 기판(110a)의 상면이 노출되도록 평탄화한다. 그에 따라, 제2 영역(A2)이 기판(110b) 상에 절연막(176a)이 형성될 수 있다. 절연막(176a)은 도 3의 반도체 소자(100a)에서 캡핑 절연막(176)에 대해 설명한 재질들로 형성될 수 있다.
절연막(176a) 형성 후, 제1 영역(A1)의 기판(110a)의 상면과 제2 영역(A2)의 절연막(176a)의 상면 상에 제1 방향(x 방향)으로 연장하는 마스크 패턴(210)을 형성한다. 마스크 패턴(210)은 하부의 제1 마스크 패턴(212)과 상부의 제2 마스크 패턴(214)을 포함할 수 있다. 제1 마스크 패턴(212) 및 제2 마스크 패턴(214)은 기판(110a, 100b)과 절연막(176a)에 대해서 식각 선택성을 가질 수 있다.
예컨대, 제1 마스크 패턴(212)은 산화막 또는 질화막 등의 하드마스크막으로 형성되고 제2 마스크 패턴(214)은 포토레지스트로 형성될 수 있다. 경우에 따라, 제1 마스크 패턴(212) 및 제2 마스크 패턴(214) 둘 다 하드마스크막으로 형성되고 서로에 대해 식각 선택성을 가질 수 있다. 한편, 제1 마스크 패턴(212)은 차후에 형성되는 소자 분리막을 형성하는 물질막에 대해서도 식각 선택성을 가질 수 있다.
도 28a 및 도 28b를 참조하면, 마스크 패턴(210)을 마스크로 하여, 제1 영역(A1)의 기판(110a)의 상부 부분을 식각하고, 제2 영역(A2)의 절연막(176a) 및 기판(110b)의 상부 부분을 식각 한다. 식각을 통해, 제1 영역(A1)의 기판(110) 상에 제1 핀(130-1)이 형성되고, 제2 영역(A2)의 기판(110) 상에 제2 핀(130-2) 및 제2 핀(130-2) 상에 캡핑 절연막(176)이 형성될 수 있다. 이후, 제2 마스크 패턴(214)은 제거하고 제1 마스크 패턴(212)만을 유지시킨다.
도 29a 및 도 29b를 참조하면, 이후 소자 분리막용 절연 물질을 기판(110) 결과물 전면으로 증착하고 평탄화한다. 평탄화는 CMP 공정, 및/또는 에치백 등의 식각 공정 등을 통해 수행할 수 있다. 제1 마스크 패턴(212)은 식각 정지막으로 작용할 수 있다. 평탄화에 의해 제1 핀들(130-1) 사이와 제2 핀들(130-2) 사이에 중간 절연막(120a)이 채워지고, 중간 절연막(120a)의 상면은 제1 마스크 패턴(212)의 상면과 실질적으로 동일 평면을 이룰 수 있다.
도 30a 및 도 30b를 참조하면, 제1 마스크 패턴(212)을 마스크로 하여 중간 절연막(120a)을 소정 깊이만큼 식각하여 제거함으로써, 소자 분리막(120)을 형성한다. 소자 분리막(120)은 소자 분리의 기능과 제1 핀(130-1)과 제2 핀(130-2)의 기능 등을 고려하여 적절한 두께로 유지시킬 수 있다. 소자 분리막(120) 형성 후, 제1 마스크 패턴(212)은 제거한다.
한편, 일반적으로 제1 핀들(130-1) 사이와 제2 핀들(130-2) 사이의 소자 분리막용 절연 물질의 식각 속도가 제1 마스크 패턴(212) 상부의 소자 분리막용 절연 물질보다 식각 속도보다 느리므로, 경우에 따라 앞서 평탄화 공정을 생략하고 바로 식각 공정을 진행할 수도 있다. 그러나 소자 분리막(120)의 두께를 균일하게 유지시키기 위하여, 여전히 평탄화 공정이 선행될 수 있다.
도 31a 및 도 31b를 참조하면, 소자 분리막(120) 형성 후, 기판(110) 결과물 전면을 덮은 유전막(174)을 소정 두께로 형성한다. 예컨대, 유전막(174)은 소자 분리막(120), 제1 핀(130-1)의 양 측면과 상면, 제2 핀(130-2)의 양 측면, 그리고 캡핑 절연막(176)의 양 측면과 상면을 덮을 수 있다.
도 32a 및 도 32b를 참조하면, 유전막(174) 형성 후, 기판(110) 결과물 전면을 덮는 도전막을 형성하고 평탄화한다. 도전막의 재질은 도 1의 반도체 소자(100)에서 제1 게이트 전극(172-1)과 제2 게이트 전극(172-2)에 대해 언급한 바와 같다. 이 후, 평탄화된 도전막(172p) 상에 도전막에 대해 식각 선택성을 갖는 마스크 패턴(220)을 형성한다. 마스크 패턴(220)은 제2 방향(y 방향)으로 연장하는 구조를 가질 수 있다.
이후, 마스크 패턴(220)을 마스크로 하여, 도전막(172p)을 식각하여, 제1 영역(A1)에 제1 게이트 전극(172-1)을 형성하고, 제2 영역(A2)에 제2 게이트 전극(172-2)을 형성한다. 도전막(172p)을 식각할 때, 도전막(172p) 하부의 유전막(174)도 함께 식각하여, 제1 유전막(174-1)과 제2 유전막(174-2)을 형성함으로써, 제1 영역(A1)에 제1 게이트 구조체(170-1)를 형성하고, 제2 영역(A2)에 제2 게이트 구조체(170-2a)를 형성할 수 있다. 이에 따라, 도 3과 같은 반도체 소자(100a)가 구현될 수 있다. 경우에 따라, 유전막(174)은 식각되지 않고 그대로 유지되어 제1 게이트 구조체(170-1)와 제2 게이트 구조체(170-2a)를 구성할 수도 있다.
도 33a 내지 도 33f는 본 발명의 일 실시예에 따른 도 1의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1, 및 도 26a 내지 도 32b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 33a를 참조하면, 도 26a에서와 같이 제2 영역(A2)의 기판의 상부 부분을 소정 두께만큼 제거한다. 그에 따라, 제1 영역(A1)의 기판(110a)의 높이가 제2 영역(A2)의 기판(110b)의 높이보다 높을 수 있다.
도 33b를 참조하면, 이후, 제1 영역(A1)의 기판(110a) 상면과 제2 영역(A2)의 기판(110b) 상면 상에 제1 방향으로 확장하는 마스크 패턴(210, 도 27a 참조)을 형성한다. 마스크 패턴(210)은 제1 마스크 패턴(212, 도 27a 참조) 및 제2 마스크 패턴(214, 도 27a 참조)을 포함할 수 있다. 마스크 패턴(210)을 마스크로 하여 제1 영역(A1)의 기판(110a)의 상부 부분과, 제2 영역(A2)의 기판(110b) 상부 부분을 식각을 통해 소정 깊이로 제거하여 제1 영역(A1)의 기판(110) 상에 제1 핀(130-1)을 형성하고, 제2 영역(A2)의 기판(110) 상에 제2 핀(130-2)을 형성한다. 제1 핀(130-1)과 제2 핀(130-2) 형성 후, 제2 마스크 패턴(214)은 제거되고 제1 마스크 패턴(212)은 그대로 유지된다.
도 33c를 참조하면, 소자 분리막용 절연 물질을 기판 결과물 전면으로 증착하고, 평탄화한 후, 제1 마스크 패턴(212)을 마스크로 하여 중간 절연막(120a, 도 29a 참조)을 식각하여 소자 분리막(120)을 형성한다. 소자 분리막(120) 형성 후, 제1 마스크 패턴(212)은 제거된다.
도 33d를 참조하면, 소자 분리막(120)을 형성 후, 기판 결과물 전면으로 유전막(174)을 소정 두께로 형성한다. 예컨대, 유전막(174)은 소자 분리막(120), 제1 핀(130-1)의 양 측면과 상면, 그리고 제2 핀(130-2)의 양 측면과 상면을 덮을 수 있다.
도 33e를 참조하면, 유전막(174) 형성 후, 제1 영역(A1)의 기판 결과물 전체를 덮는 마스크층(230)을 형성한다. 마스크층(230) 형성 후, 제2 영역(A2)의 기판 결과물 전면 상에 핀 스페이서용 절연막을 증착하고, 에치백 및/또는 이방성 식각 공정을 진행하여 제2 핀(130-2)의 상면 상의 유전막(174)을 노출하는 핀 스페이서(240)를 형성한다. 핀 스페이서(240)는 제2 핀(130-2)의 양 측면을 덮을 수 있다. 한편, 핀 스페이서(240)는 소자 분리막(120) 상에 얇은 두께로 존재할 수 있다. 이는 핀 스페이서용 절연막 식각 시에 제2 핀들(130-2) 사이에서 식각 속도가 제2 핀들(130-2) 상면 상의 식각 속도보다 느리기 때문이다. 즉, 핀 스페이서용 절연막에 대한 식각이 진행되면, 위치에 따른 식각 속도의 차이에 기인하여 제2 핀들(130-2) 상면 상의 유전막(174)이 노출될 때, 소자 분리막(120) 상의 핀 스페이서용 절연막은 얇은 두께로 잔존할 수 있다. 그에 따라, 소자 분리막(120) 상의 유전막(174)은 노출되지 않을 수 있다.
그러나 경우에 따라, 핀 스페이서용 절연막에 대한 식각 공정 시에, 소자 분리막(120) 상의 핀 스페이서용 절연막도 모두 제거되어, 소자 분리막(120) 상의 유전막(174)이 노출될 수도 있다.
도 33f를 참조하면, 이후, 플라즈마/이온 산화(plasma/ionic oxidation) 및/또는 열적 산화(thermal oxidation) 등을 통해 제2 핀(130-2)의 상면으로 노출된 유전막(174)을 두껍게 성장시킨다. 유전막 성장을 통해 제2 핀(130-2) 상에 제2 유전막(174-2)이 형성될 수 있다. 제2 유전막(174-2) 형성 후, 핀 스페이서(240)를 제거하고, 또한 제1 영역(A1) 상의 마스크층(230)을 제거한다.
이후, 도 32a 및 도 32b에서와 같이 도전막을 증착하고 마스크 패턴을 이용하여 패터닝함으로써, 게이트 구조체(170-1, 170-2)를 형성할 수 있다. 이와 같이 게이트 구조체(170-1, 170-2)가 형성됨으로써, 도 1의 반도체 소자(100)가 구현될 수 있다.
한편, 소자 분리막(120) 상의 유전막(174)이 노출된 경우에는, 유전막 성장 공정에서, 소자 분리막(120) 상의 유전막(174)도 함께 성장되어 두꺼워질 수 있다. 그러한 경우, 제2 핀(130-2)의 돌출 높이는 성장된 유전막의 두께만큼 낮아질 수 있다.
도 34a 내지 도 34d는 본 발명의 일 실시예에 따른 도 8의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1, 도 6, 도 8 및 도 26a 내지 도 32b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 34a를 참조하면, SOI 기판 구조의 기판(110-S)을 준비한다. 기판(110-S)은 기저 기판(112)과 기저 기판(112) 상의 BOX층(14)을 포함할 수 있다. 기판(110-S) 상에 반도체 층(130a)을 형성한다. 예컨대, 기판(110-S) 상에 실리콘으로 반도체 층(130a)을 형성할 수 있다. 반도체 층(130a)은 증착을 통해 형성되거나 또는 에피택셜 성장을 통해 형성될 수 있다. 반도체 층(130a)의 두께는, 예컨대 제1 영역(A1) 및/또는 제2 영역(A2)에 형성되는 복수의 finFET들, 가장 높은 핀이 요구되는 finFET에 따라 결정될 수 있다. 한편, 반도체 층(130a)은 불순물 이온을 포함할 수 있다. 반도체 층(130a)의 불순물 이온은 에피택셜 성장하면서 포함될 수도 있고, 성장 후에 별도의 이온 도핑 공정을 통해 포함될 수도 있다.
도 34b를 참조하면, 도 26에서와 유사하게, 제2 영역(A2)의 반도체 층(130a)의 상부 부분을 소정 두께만큼 제거한다. 그에 따라, 제1 영역(A1)의 반도체 층(130a)의 높이가 제2 영역(A2)의 반도체 층(130b)의 높이보다 높을 수 있다.
도 34c를 참조하면, 도 27a에서와 유사하게, 제2 영역(A2)의 반도체 층(130b) 상에 절연막(176a)을 형성하고, 제1 영역(A1)의 반도체 층(130a)의 상면과 제2 영역(A2)의 절연막(176a) 상에 제1 방향(x 방향)으로 연장하는 마스크 패턴(210)을 형성한다. 마스크 패턴(210)은 제1 마스크 패턴(212) 및 제2 마스크 패턴(214)을 포함할 수 있다.
도 34d를 참조하면, 마스크 패턴(210)을 마스크로 하여, 제1 영역(A1)의 반도체 층(130a)의 상부 부분을 식각하고, 제2 영역(A2)의 절연막(176a) 및 반도체 층(130b)의 상부 부분을 식각 한다. 식각을 통해, 제1 영역(A1)의 기판(110-S) 상에 제1 핀(130-1)이 형성되고, 제2 영역(A2)의 기판(110-S) 상에 제2 핀(130-2) 및 제2 핀(130-2) 상에 캡핑 절연막(176)이 형성될 수 있다. 이후, 제2 마스크 패턴(214)은 제거하고, 도 31a 내지 도 32b의 공정 등을 진행하여, 도 8의 반도체 소자(100e)를 구현할 수 있다.
참고로, SOI 기판을 기반으로 하는 경우, BOX층(114)이 소자 분리막 기능을 할 수 있으므로 별도의 소자 분리막 형성 공정이 진행되지 않을 수 있다. 예컨대, 도 29a 내지 도 30b의 공정이 생략될 수 있다. 경우에 따라, BOX층(114) 상에 별도의 소자 분리막이 더 형성될 수 있고, 그러한 경우에는 도 29a 내지 도 30b의 공정이 추가될 수 있다.
덧붙여, 본 실시예의 반도체 소자 제조 방법에서, SOI 기판을 이용하여, 도 33a 내지 도 33f와 유사하게 진행함으로써, 도 6의 반도체 소자(100d)를 구현할 수 있다. 다만, BOX층(114)의 존재로 인해 도 33c와 같은 소자 분리막 형성 공정은 생략될 수 있다.
도 35a 내지 도 35d는 본 발명의 일 실시예에 따른 도 13의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1, 도 11, 도 13 및 도 26a 내지 도 32b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 35a를 참조하면, 제2 영역(A2)의 기판(110a) 상에 소정 두께로 절연막(176a)을 형성한다. 절연막(176a)의 재질은 도 3의 반도체 소자(100a)에서 캡핑 절연막(176)에 대해 설명한 바와 같다. 한편, 절연막(176a)의 두께는 도 13의 캡핑 절연막(176)에 대해 설명한 바와 같다.
도 35b를 참조하면, 도 27a에서와 같이, 제1 영역(A1)의 기판(110a) 상면과 제2 영역(A2)의 절연막(176a) 상면 상에 마스크 패턴(210, 도 27a 참조)을 형성한다. 마스크 패턴(210)은 제1 마스크 패턴(212)과 제2 마스크 패턴(214)을 포함할 수 있다. 마스크 패턴(210)을 마스크로 하여 제1 영역(A1)의 기판(110a)의 상부 부분을 식각하고, 제2 영역(A2)의 절연막(176a) 및 기판(110a)의 상부 부분을 식각 한다. 식각을 통해, 제1 영역(A1)의 기판(110) 상에 제1 핀(130-1)이 형성되고, 제2 영역(A2)의 기판(110) 상에 제2 핀(130-2d) 및 제2 핀(130-2d) 상에 캡핑 절연막(176)이 형성될 수 있다. 도시된 바와 같이 제1 핀(130-1)과 제2 핀(130-2d)의 높이는 실질적으로 동일할 수 있다. 이후, 제2 마스크 패턴(214)은 제거하고, 제1 마스크 패턴(212)만을 유지시킨다.
도 35c를 참조하면, 도 29a 내지 도 30b 공정을 진행하여, 제1 핀들(130-1) 사이, 그리고 제2 핀들(130-2d) 사이의 기판(110) 상에 소자 분리막(120)을 형성한다. 소자 분리막(120) 형성 후, 제1 마스크 패턴(212)은 제거한다.
도 35d를 참조하면, 도 31a에서와 같이, 기판 결과물 전면 상으로 유전막(174, 도 31a 참조)을 형성한다. 예컨대, 유전막(174)은 소자 분리막(120), 제1 핀(130-1)의 양 측면과 상면, 제2 핀(130-2d)의 양 측면, 그리고 캡핑 절연막(176)의 양 측면과 상면을 덮을 수 있다.
이후, 기판 결과물 전면 상으로 도전막을 증착하고 평탄화한다. 평탄화에 의해 제2 영역(A2)의 캡핑 절연막(176)의 상면이 노출될 수 있다. 예컨대, 캡핑 절연막(176)의 상면은 평탄화된 도전막(172q)의 상면과 실질적으로 동일 평면을 이루며, 평탄화된 도전막(172q)의 상면으로부터 노출될 수 있다. 한편, 도전막의 식각 두께를 조절하여 캡핑 절연막(176)의 상면 대신 유전막(174)의 상면이 노출되도록 할 수도 있다.
도전막 평탄화 후, 도 32a에서와 같이 마스크 패턴(220, 도 32a 참조)을 이용하여 제1 게이트 구조체(170-1)와 제2 게이트 구조체(170-2i)를 형성함으로써, 도 13의 반도체 소자(100i)를 구현할 수 있다.
도 36a 및 도 36b는 본 발명의 일 실시예에 따른 도 19의 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1, 도 17, 도 19 및 도 26a 내지 도 32b에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 36a를 참조하면, 도 31a에서와 같이 기판 결과물 전면 상으로 유전막(174)을 형성한 후, 유전막(174) 상에 균일한 두께로 도전막(172b)을 형성한다. 예컨대, 도전막(172b)은 핀들(130-1, 130-2)의 측면과 상면에서 동일한 두께를 가질 수 있다. 또한, 소자 분리막(120) 상의 도전막(172b)의 두께도 핀들(130-1, 130-2) 상의 도전막(172b)의 두께와 실질적으로 동일할 수 있다.
도 36b를 참조하면, 도전막(172b) 형성 후, 기판 결과물 전면 상에 희생막(250)을 형성하고, 평탄화한다. 희생막(250)은 산화막이나 질화막 등의 절연막으로 형성될 수 있다. 이러한 희생막(250)은 도전막(172b)을 패터닝하기 위해 형성될 수 있다. 이후, 도 32a에서와 같이, 희생막(250) 상에 제2 방향(y 방향)으로 연장하는 마스크 패턴(220)을 형성하고, 마스크 패턴(220)을 이용하여 희생막(250)과 도전막(172b)을 패터닝 한다. 이후, 희생막(250)을 제거함으로써, 도 19의 반도체 소자(100m)를 구현할 수 있다.
도 37은 본 발명의 일 실시예에 따른 도 23의 반도체 소자를 제조하는 과정을 보여주는 단면도이다. 설명의 편의를 위해 도 1, 도 23 및 도 33a 내지 도 33f에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 37을 참조하면, 도 33a 내지 도 33f의 공정을 통해 도 1의 반도체 소자(100)와 같은 구조를 형성한 후, 게이트 전극(172)의 양 측면 상에 게이트 스페이서(178)를 형성하여 게이트 구조체(170)를 형성한다. 게이트 구조체(170)는 도 23의 반도체 소자(100q)와 같이 제1 게이트 구조체(170-1b) 및 제2 게이트 구조체(170-2q)를 포함할 수 있다.
이후, 게이트 스페이서(178) 양 측면의 핀들(130-1, 130-2)을 에피택셜 성장시켜 도 23과 같은 제1 핀(130-1b)과 제2 핀(130-2f)을 형성한다. 핀들((130-1, 130-2)의 에피택셜 성장은 돌출된 형태의 핀들(130-1, 130-2)을 그대로 에피택셜 성장시킬 수도 있지만, 그와 달리, 게이트 구조체(170)를 마스크로 하여 돌출된 핀들(130-1, 130-2)을 제거하고 하부의 소자 분리막(120) 사이에 남은 핀들 부분을 기반으로 에피택셜 성장시킬 수도 있다. 또한, 소자 분리막(120) 사이의 핀들과 소자 분리막(120)의 일부분도 제거하고 하부의 기판(110)을 기반으로 에피택셜 성장시킬 수도 있다. 이러한 경우에는 소자 분리막(120) 사이의 핀들의 제2 방향(y 방향) 폭이 증가할 수 있다.
도 38은 본 발명의 일 실시예에 따른 반도체 소자의 디바이스 영역들을 개략적으로 보여주는 개념도이다.
도 38을 참조하면, 본 실시예의 반도체 소자(1000)는 로직 코어 영역(1100), 메모리 영역(1200), I/O 영역(1300), 아날로그 영역(1400), 및 더미 영역(1500)을 포함할 수 있다. 로직 코어 영역(1100)은 도 1 등의 반도체 소자(100)에서, 로직 소자들이 형성되는 제1 영역(A1)에 해당할 수 있다. I/O 영역(1300)은 도 1 등의 반도체 소자(100)에서, I/O 소자들이 형성되는 제2 영역(A2)에 해당할 수 있다. I/O 영역(1300)은 주변 장치 영역으로 불리기도 한다. 메모리 영역(1200)에는 정적 RAM(Static RAM: SRAM)과 같은 메모리 소자가 배치될 수 있다. 한편, 더미 영역(1500)에는 더미 패턴들이 형성될 수 있다.
본 실시예의 반도체 소자(1000)에서, 로직 코어 영역(1100)이나 메모리 영역(1200)에 트리플-게이트 구조의 finFET이 배치되고, I/O 영역(1300)이나 아날로그 영역(1400)에는 더블-게이트 구조의 finFET이 배치될 수 있다. 또한, 로직 코어 영역(1100)이나 메모리 영역(1200)에는 트리플-게이트 구조의 finFET뿐만 아니라 더블-게이트 구조의 finFET도 배치될 수 있다. 이와 같이 더블-게이트 구조의 finFET이 트리플-게이트 구조의 finFET과 적절히 조합하여 배치됨으로써, 반도체 소자(1000)의 전체 성능을 향상시키고, 또한 누설 전류 및 신뢰성 문제를 효과적으로 해결할 수 있다.
도 39는 본 발명의 일 실시예에 따른 이종 게이트 구조의 FinFET를 포함하는 SRAM를 보여주는 회로도이다.
도 39를 참조하면, SRAM(1200)은 6개의 finFET를 포함할 수 있다. 6개의 finFET 중 2개는 p형 finFET(160)이고, 4개는 n형 finFET(260)일 수 있다. 이러한 SRAM(1200) 구조에서, p형 finFET(160)는 풀업(pull-up) 트랜지스터일 수 있고, n형 finFET(260)는 풀다운(pull-down) 트랜지스터일 수가 있다. 한편,본 실시예의 SRAM(1200) 구조에서 p형 finFET(160)은 트리플-게이트 구조로 형성되고 n형 finFET(260)은 더블-게이트 구조로 형성될 수 있다. 이와 같이 p형 finFET(160)은 트리플-게이트 구조로 형성되고 n형 finFET(260)은 더블-게이트 구조로 형성됨으로써, n형 finFET(260)의 높은 전자 이동도에 비해 p형 finFET(160)의 낮은 정공 이동도를 보상할 수 있다. 따라서, p형 finFET(160)의 성능과 n형 finFET(260)의 성능의 균형을 맞출 수가 있다.
도 40은 본 발명의 일 실시예에 따른, 이종 게이트 구조의 FET를 포함하는 전자 시스템들을 개략적으로 보여주는 블록 구성도이다.
도 40을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(2000)은 컨트롤러(2100), 입출력 장치(2200, I/O), 메모리 장치(2300), 인터페이스(2400) 및 버스(2500)를 포함할 수 있다. 컨트롤러(2100), 입출력 장치(2200), 메모리 장치(2300) 및/또는 인터페이스(2400)는 버스(2500)를 통하여 서로 결합될 수 있다. 버스(2500)는 구성요소들 간에 데이터들이 이동되는 통로에 해당할 수 있다.
컨트롤러(2100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 컨트롤러(2100)는 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, ...,100r) 중에서 제1 영역(A1)에 형성된 로직 소자들을 포함할 수 있다. 입출력 장치(2200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 입출력 장치(2200)는 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, ...,100r) 중에서 제2 영역(A2)에 형성된 I/O 소자들을 포함할 수 있다. 메모리 장치(2300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 또한, 메모리 장치(2300)는 다른 형태의 반도체 메모리 소자, 예컨대 비휘발성 메모리 장치 및/또는 SRAM 장치 등을 더 포함할 수 있다. 이러한 메모리 장치(2300)에도 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, ...,100r)의 이종 게이트 구조의 finFET이 적용될 수 있다. 인터페이스(2400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 인터페이스(2400)는 본 발명의 실시예들에 따른 반도체 소자들(100, 100a, ...,100r)의 제2 영역(A2)에 형성된 더블-게이트 구조의 finFET 을 포함할 수 있다.
전자 시스템(2000)은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, ..., 100r: 반도체 소자, 110, 110a, 110b, 110-S: 기판, 112: 기저 기판, 114: BOX층, 120: 소자 분리막, 120a: 중간 절연막, 130, 130a, 130b: 반도체 층, 130-1, 130-1a, 130-1b: 제 1핀, 130-2, 130-2a, ..., 130-2f: 제2 핀, 174: 유전막, 174-1: 제1 유전막, 172: 게이트 전극, 172b, 172p, 172q: 도전막, 172-1, 172-1a: 제1 게이트 전극, 172-2, 172-2a, 172-2b, 172-2c, 172-2d: 제2 게이트 전극, 174-2, 174-2a, ..., 174-2h: 제2 유전막, 170: 게이트 구조체, 170-1, 170-1a, 170-1b: 제1 게이트 구조체, 170-2, 170-2a, ..., 170-2q: 제2 게이트 구조체, 176a:절연막, 176: 캡핑 절연막, 178: 게이트 스페이서, 210: 마스크 패턴, 212: 제1 마스크 패턴, 214: 제2 마스크 패턴, 220: 마스크 패턴, 230: 마스크층, 240: 핀 스페이서, 160: p형 finFET, 260: n형 finFET

Claims (20)

  1. 기판;
    상기 기판 상에 형성된 트리플(triple)-게이트 구조의 제1 핀 전계 효과 트랜지스터(fin Field Effect Transistor: finFET); 및
    상기 기판 상에 형성된 더블(double)-게이트 구조의 제2 finFET;를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 finFET은 로직 소자가 형성되는 제1 영역에 배치되고,
    상기 제2 finFET은 입출력(input/output: I/O) 소자가 형성되는 제2 영역에 배치되는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 finFET 및 제2 finFET은 로직 소자가 형성되는 제1 영역에 배치되는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 finFET 및 제2 finFET은 로직 소자가 형성되는 제1 영역에 배치되며,
    상기 제2 finFET은 I/O 소자가 형성되는 제2 영역에 배치되는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 finFET의 제1 핀은 상기 기판으로부터 제1 높이를 가지고 제1 방향으로 연장하고, 상기 제1 방향에 수직하는 제2 방향으로 제1 폭을 가지며,
    상기 제2 finFET의 제2 핀은 상기 기판으로부터 제2 높이를 가지고 제1 방향으로 연장하고 상기 제2 방향으로 제2 폭을 가지며,
    상기 제2 높이는 상기 제1 높이 이하인 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제2 핀의 단면은 직사각형 구조를 갖는 것을 특징으로 하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제2 핀의 단면은 하부 변이 상부 변보다 긴 사다리꼴 구조를 갖는 것을 특징으로 하는 반도체 소자.
  8. 제5 항에 있어서,
    상기 제1 finFET은 상기 제1 핀의 양 측면과 상면에 채널이 형성되고,
    상기 제2 finFET은 상기 제2 핀의 양 측면에 채널이 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 finFET은 상기 제2 핀의 양 측면과 상면을 둘러싸는 게이트 전극을 포함하고,
    상기 게이트 전극과 상기 제2 핀 사이에 유전막이 배치되되, 상기 상면 상의 상면 유전막이 상기 양 측면 상의 측면 유전막보다 두꺼운 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 상면 유전막은 상기 상면 상의 캡핑 절연막, 및 상기 측면 유전막으로부터 연장하여 상기 캡핑 절연막을 덮는 외곽 유전막을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제8 항에 있어서,
    상기 제2 finFET은 상기 제2 핀의 양 측면 상에 형성된 게이트 전극, 그리고 상기 제2 핀의 상면 상에 형성된 캡핑 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 기판은 실리콘 벌크 기판 또는 SOI(Silicon-On-Insulator) 기판인 것을 특징으로 하는 반도체 소자.
  13. 기판;
    상기 기판 상의 제1 영역 상에 형성된 트리플-게이트 구조의 제1 finFET; 및
    상기 기판 상의 제2 영역 상에 형성된 더블-게이트 구조의 제2 finFET;를 포함하고,
    상기 제1 영역은 로직 소자가 배치되는 영역이고 상기 제2 영역은 I/O 소자가 배치되는 영역이며,
    상기 기판으로부터 상기 제1 finFET의 제1 핀의 높이는 상기 제2 finFET의 제2 핀의 높이 이상인 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제1 핀의 상면 상의 제1 유전막은 상기 제2 핀의 상면 상의 제2 유전막보다 얇은 것을 특징으로 하는 반도체 소자.
  15. 제13 항에 있어서,
    상기 제1 finFET은 유전막을 개재하여 상기 제1 핀의 양 측면과 상면을 둘러싸는 제1 게이트 전극을 포함하고,
    상기 제2 finFET은 유전막을 개재하여 상기 제2 핀의 양 측면 상에 형성된 제2 게이트 전극 및 상기 제2 핀의 상면 상에 형성된 캡핑 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제1 영역 및 제2 영역이 정의된 기판을 준비하는 단계;
    상기 제1 영역 및 제2 영역 상에 핀을 형성하는 단계; 및
    상기 핀을 덮는 게이트 전극을 형성하여 finFET을 형성하는 단계;를 포함하고,
    상기 핀을 형성하는 단계에서, 상기 제1 영역 상에 제1 방향으로 연장하고 제1 높이를 갖는 제1 핀을 형성하고, 상기 제2 영역 상에 상기 제1 방향으로 연장하고 제2 높이를 갖는 제2 핀을 형성하며,
    상기 finFET을 형성하는 단계에서, 상기 제1 핀의 양 측면과 상면을 덮는 트리플-게이트 구조의 제1 게이트 전극을 형성하여 제1 finFET을 형성하고, 상기 제2 영역 상에 상기 제2 핀의 양 측면을 덮은 더블-게이트 구조의 제2 게이트 전극을 형성하여 제2 finFET를 형성하는 반도체 소자 제조방법.
  17. 제16 항에 있어서,
    상기 핀을 형성하는 단계는,
    상기 제2 영역의 상기 기판의 상부 부분을 소정 두께만큼 제거하고 절연 물질로 채워 절연막을 형성하는 단계;
    상기 제1 영역의 상기 기판 및 상기 제2 영역의 상기 절연막 상에 상기 제1 방향으로 연장하는 제1 마스크 패턴을 각각 형성하는 단계;
    상기 제1 마스크 패턴을 이용하여 상기 제1 영역의 상기 기판의 상부 일부를 식각하여 상기 제1 핀을 형성하고, 상기 제2 영역의 절연막과 상기 기판의 상부 일부를 식각하여 상기 제2 핀과 상기 제2 핀 상의 절연막 패턴을 형성하는 단계; 및
    상기 제1 핀들 사이 및 상기 제2 핀들 사이를 절연 물질로 채워 소자 분리막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제17 항에 있어서,
    상기 finFET을 형성하는 단계는
    상기 소자 분리막, 제1 핀, 제2 핀 및 절연막 패턴을 덮는 유전막을 형성하는 단계;
    상기 유전막 상에 도전막을 형성하고 평탄화하는 단계; 및
    상기 도전막 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 이용하여 상기 도전막을 식각하여 상기 제1 영역에 상기 제1 게이트 전극을 형성하고 상기 제2 영역에 상기 제2 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제18 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽을 덮은 게이트 스페이서를 형성하는 단계; 및
    상기 제1 핀 및 제2 핀을 에피택셜 성장시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  20. 기판을 준비하는 단계;
    상기 기판 상에 제1 방향으로 연장하고 제1 높이를 갖는 제1 핀과 상기 제1 방향으로 연장하고 제2 높이를 갖는 제2 핀을 형성하는 단계; 및
    상기 제1 핀의 양 측면과 상면을 덮는 트리플-게이트 구조의 제1 게이트 전극을 형성하여 제1 finFET을 형성하고, 상기 제2 핀의 양 측면을 덮은 더블-게이트 구조의 제2 게이트 전극을 형성하여 제2 finFET를 형성하는 단계;를 포함하는 반도체 소자 제조방법.
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