KR102271195B1 - 마이크로전자 트랜지스터들에서 누설을 감소시키기 위해 버퍼를 생성하는 장치 및 방법 - Google Patents

마이크로전자 트랜지스터들에서 누설을 감소시키기 위해 버퍼를 생성하는 장치 및 방법 Download PDF

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Abstract

활성 채널과 기판 사이에 버퍼를 갖는 트랜지스터 디바이스들이 개시되어 있는데, 이는 기판과 활성 채널 사이의 서브구조체, 예를 들어 버퍼 상에 저 밴드갭 재료를 포함하는 활성 채널을 포함할 수 있다. 서브구조체는, 활성 채널 내의 전자 이동도에 상당한 영향을 미치지 않고 누설이 저지될 수 있도록 원하는 전도대 오프셋을 갖는 고 밴드갭 재료를 포함할 수 있다. 실시예에서, 활성 채널 및 서브구조체는 좁은 트렌치에 형성될 수 있고, 그에 의해 활성 채널과 서브구조체 사이의 격자 부정합으로 인한 결함들은 서브구조체에서 종단된다. 추가 실시예에서, 서브구조체는 활성 채널과 기판 사이에 보이드를 형성하기 위해 제거될 수 있거나, 또는 활성 채널과 기판 사이에 절연성 재료가 배치될 수 있고, 그에 의해 보이드 또는 절연성 재료는 절연성 버퍼를 형성한다.

Description

마이크로전자 트랜지스터들에서 누설을 감소시키기 위해 버퍼를 생성하는 장치 및 방법{APPARATUS AND METHODS TO CREATE A BUFFER TO REDUCE LEAKAGE IN MICROELECTRONIC TRANSISTORS}
본 설명의 실시예들은 일반적으로 마이크로전자 디바이스들의 분야에 관한 것이며, 더 구체적으로는 전류 누설을 감소시키기 위해 마이크로전자 트랜지스터에서 활성 채널에 인접하여 버퍼를 형성하는 것에 관한 것이다.
집적 회로들의 더 큰 패키징 밀도, 집적 회로 컴포넌트들의 증가된 소형화, 더 낮은 비용 및 더 높은 성능이 마이크로전자 디바이스들의 제조를 위한 마이크로전자 산업의 진행 중인 목표들이다. 이러한 목표들을 달성하기 위해서, 마이크로전자 디바이스들 내의 트랜지스터들은 스케일 다운, 즉 더 작아져야 한다. 트랜지스터들의 크기에서의 감소와 함께, 그들의 설계들, 이용되는 재료들 및/또는 그들의 제조 프로세스들에서의 개선으로 그들의 효율을 개선하려는 욕구가 또한 있어 왔다. 이러한 설계 개선들은, 트라이-게이트 트랜지스터들, FinFET들, TFET들, 오메가-FET들 및 더블-게이트 트랜지스터들을 포함한 비평면 트랜지스터들과 같은 고유 구조체들의 개발을 포함한다.
본 개시내용의 발명 대상은 본 명세서의 결론 부분에서 구체적으로 지적되며 명백하게 청구된다. 본 개시내용의 전술한 특징들 및 다른 특징들은 첨부 도면들과 함께 취해지는 경우에 다음의 설명 및 첨부 청구항들로부터 더 충분히 명백해질 것이다. 첨부 도면들은 본 개시내용에 따른 수개의 실시예만을 도시하므로, 그것의 범위를 제한하는 것으로 고려되어서는 안 된다는 점이 이해된다. 본 개시내용은 본 개시내용의 이점들이 더 손쉽게 확인될 수 있도록 첨부 도면들을 이용하여 추가로 구체적이며 상세하게 설명될 것이다.
도 1 내지 도 8은 본 설명의 실시예에 따른, 비평면 트랜지스터를 위한 고 밴드갭 버퍼를 형성하는 제조의 사시 단면도들(oblique sectional views)이다.
도 9 내지 도 16은 본 설명의 실시예에 따른, 비평면 트랜지스터를 위한 절연성 버퍼를 형성하는 사시 단면도들 및 측단면도들이다.
도 17은 본 설명의 일 구현예에 따른 컴퓨팅 디바이스를 예시한다.
다음의 상세한 설명에서, 청구 발명 대상이 실시될 수 있는 구체적인 실시예들을 예시로서 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 본 기술분야의 통상의 기술자가 본 발명 대상을 실시하는 것을 가능하게 하도록 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하지만, 반드시 상호 배타적이지는 않다는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여, 본 명세서에 설명된 특정 특징, 구조 또는 특성은 청구 발명 대상의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서 내에서의 "일 실시예(one embodiment)" 또는 "실시예(an embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 설명 내에 포함된 적어도 하나의 구현예에 포함되는 것을 의미한다. 그러므로, "일 실시예" 또는 "실시예에서"라는 구문의 이용은 반드시 동일한 실시예를 지칭하지는 않는다. 추가로, 각각의 개시된 실시예 내의 개별 요소들의 위치 또는 배열은 청구 발명 대상의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한의 의미로 취해져서는 안 되며, 본 발명 대상의 범위는, 첨부 청구항들에 부여되는 등가물들의 전체 범위와 함께, 적절하게 해석되는 첨부 청구항들에 의해서만 정의된다. 도면들에서, 유사한 번호들은 수개의 도면들 전체에 걸쳐 동일하거나 유사한 요소 또는 기능성을 지칭하고, 거기에 도시된 요소들은 반드시 서로 일정한 비율로 이루어지는 않으며, 오히려 개별 요소들은 본 설명의 컨텍스트에서 요소들을 더 용이하게 이해하기 위해서 확대되거나 축소될 수 있다.
본 명세서에서 이용되는 바와 같은 "위에(over)", "에(to)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 층의 다른 층들에 대한 상대적인 위치를 지칭할 수 있다. 다른 층 "위에" 또는 "상에" 있거나 다른 층"에" 본딩된 하나의 층은 다른 층과 직접 접촉할 수도 있고 하나 이상의 개재 층을 가질 수도 있다. 층들 "사이에" 있는 하나의 층은 이러한 층들과 직접 접촉할 수도 있고 하나 이상의 개재 층을 가질 수도 있다.
본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 활성 채널들 아래의 서브구조체들을 통해 소스 대 드레인 누설을 제어하는 것은 임의의 트랜지스터 설계에서 중요한 고려사항이다. III-V NMOS TFET 디바이스들과 같은 비평면 트랜지스터 디바이스들에서, 서브구조체 누설은 더 많은 도전과제를 제시한다. 이러한 도전과제는 고 전자 이동도를 달성하기 위해 활성 채널의 형성에 요구되는 고 이동도 재료들로부터 기인하는데, 이는 저 밴드갭 및 그에 따른 고 전도율을 본질적으로 갖는다. 비평면 트랜지스터들은, 활성 채널들이 위에 형성되는 전형적인 실리콘 기판보다 낮은 밴드갭을 갖는 인듐 갈륨 비화물과 같은 저 밴드갭 재료들을 활성 채널들의 형성에서 이용할 수 있다. 서브구조체가 이러한 고 전도율 재료들로 구성되는 경우, 누설이 상당할 것인데, 그 이유는 서브구조체 재료가 소스와 드레인 사이에 전도성 경로를 형성할 것이기 때문이다.
본 설명의 실시예들은 활성 채널과 기판 사이에 버퍼를 갖는 트랜지스터 디바이스들의 제조에 관한 것이다. 본 설명의 적어도 하나의 실시예에서, 저 밴드갭 III-V 재료를 포함하는 활성 채널이 기판과 활성 채널 사이의 서브구조체, 예를 들어 버퍼 상에 에피택셜 성장될 수 있다. 서브구조체는, 활성 채널 내의 전자 이동도에 상당한 영향을 미치지 않고 누설이 저지될 수 있도록 원하는 전도대 오프셋(conduction band offset)을 가질 수 있는 고 밴드갭 III-V 재료를 포함할 수 있다. 본 설명의 실시예들에 있어서, 누설은 이러한 버퍼 없이 활성 채널을 형성하는 것과 비교하여 적어도 세 자릿수만큼 감소될 수 있다. 본 설명의 실시예에서, 활성 채널 및 서브구조체는 좁은 트렌치에 형성될 수 있고, 그에 의해 활성 채널과 서브구조체 사이의 격자 부정합으로 인한 결함들은 활성 채널 영역 아래의 서브구조체에서 결함 트래핑에 의해 종단된다. 추가 실시예에서, 서브구조체는 활성 채널과 기판 사이에 보이드를 형성하기 위해 제거될 수 있거나, 또는 활성 채널과 기판 사이에 절연성 재료가 배치될 수 있고, 그에 의해 보이드 또는 절연성 재료는 절연성 버퍼를 형성한다.
도 1에 도시된 바와 같이, 적어도 하나의 핀(fin)(112)이 기판(102) 상에 형성될 수 있고, 핀들(112)은, 기판(102)의 제1 표면(104)으로부터 연장되며 상부 표면(116)에서 종단되는 대향 측벽들(114)을 포함할 수 있다. 명료성 및 간결성을 위해, 2개의 핀(112)만이 도 1에 예시되어 있지만; 임의의 적절한 개수의 핀(112)이 제조될 수 있다고 이해된다. 일 실시예에서, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 에칭 마스크(도시되지 않음)가 기판(102) 상에 패터닝되고, 그 다음에 기판(102)의 에칭이 이어질 수 있는데, 여기서 에칭 마스크(도시되지 않음)에 의해 보호되는 기판(102)의 부분들은 핀들(112)이 되고, 에칭 마스크(도시되지 않음)는 그 이후에 제거될 수 있다. 본 개시내용의 실시예에서, 기판(102) 및 핀들(112)은, 단결정질 실리콘과 같은 실리콘-함유 재료를 포함하지만 이에 제한되지는 않는 임의의 적절한 재료일 수 있다. 그러나, 기판(102) 및 핀들(112)은 반드시 실리콘-함유 재료로 제조될 필요는 없고, 본 기술분야에 알려진 다른 타입의 재료들일 수 있다. 추가 실시예에서, 기판(102)은 SOI(silicon-on-insulator) 기판, SON(silicon-on-nothing), 게르마늄 기판, GeOI(germanium-on-insulator) 기판 또는 GeON(germanium-on-nothing)을 포함할 수 있다.
도 2에 도시된 바와 같이, 기판(102) 및 핀들(112) 위에는 임의의 적절한 퇴적 프로세스에 의해 유전체 재료가 퇴적될 수 있고, 유전체 재료는 핀 상부 표면(116)을 노출시키기 위해 평탄화될 수 있고, 그에 의해 대향하는 핀 측벽들(114)에 접하는, 얕은 트렌치 격리 구조체들로서 알려진 격리 구조체들(122)을 형성할 수 있다. 격리 구조체들(122)은, 실리콘 산화물(SiO2)을 포함하지만 이에 제한되지는 않는 임의의 적절한 유전체 재료로 형성될 수 있다.
도 3에 도시된 바와 같이, 핀들(112)은 제거되고, 그에 의해 트렌치(124)를 형성할 수 있다. 핀들(112)은, 건식 에칭, 습식 에칭 또는 이들의 조합을 포함하지만 이에 제한되지는 않는 임의의 알려진 에칭 기술들에 의해 제거될 수 있다. 일 실시예에서, 각각의 트렌치(124)의 부분은 핀들(112)의 제거 동안에 또는 그 이후에 기판(102) 내로 연장되도록 형성될 수 있다. 이하, 트렌치(124)의 이러한 부분은 핵형성 트렌치(132)로 지칭될 것이다. 일 실시예에서, 핵형성 트렌치(132)는 논의되는 바와 같이 III-V 재료들의 성장을 용이하게 할 수 있는 (111) 패싯팅(faceting)을 가질 수 있다. 핵형성 트렌치(132)의 대안적인 기하형상들이 이용될 수 있다는 점이 이해된다.
도 4에 도시된 바와 같이, 핵형성 층(142)이 핵형성 트렌치(132)에 형성될 수 있다. 핵형성 층(142)은 임의의 형성 프로세스에 의해 형성될 수 있고, 인듐 인화물, 갈륨 인화물, 갈륨 비화물 등을 포함하지만 이에 제한되지는 않는 III-V 에피택셜 재료와 같은 임의의 적절한 재료일 수 있다.
도 4에 추가로 도시된 바와 같이, 트렌치(124)(도 3 참조) 내의 핵형성 층(142) 상에 서브구조체(144)가 형성될 수 있다. 서브구조체(144)는 임의의 알려진 형성 프로세스에 의해 형성될 수 있고, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물(gallium arsenide antimonide), 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물, 알루미늄 갈륨 비화물 등을 포함하지만 이에 제한되지는 않는 고 밴드갭 III-V 재료와 같은 임의의 적절한 재료일 수 있다. 본 설명의 목적을 위해, 고 밴드갭 재료는 실리콘보다 큰 밴드갭을 갖는 재료인 것으로 정의될 수 있다. 일 실시예에서, 서브구조체(144)는 핵형성 층(142)과 동일한 재료일 수 있다. 다른 실시예들에서, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 핵형성 층(142)은 서브구조체(144) 내로 그레이딩될(graded) 수 있거나 또는 그것의 재료 조성들은 하나에서 다른 하나로 농도에 있어서 계단형일 수 있다.
도 4에 더 추가로 도시된 바와 같이, 활성 채널(146)이 트렌치(124)(도 3 참조) 내의 서브구조체(144) 상에 형성될 수 있다. 활성 채널(146)은 임의의 알려진 형성 프로세스에 의해 형성될 수 있고, 인듐 갈륨 비화물, 인듐 비화물, 인듐 안티몬화물 등을 포함하지만 이에 제한되지는 않는 저 밴드갭 III-V 에피택셜 재료와 같은 임의의 적절한 재료일 수 있다. 본 설명의 목적을 위해, 저 밴드갭 재료는 실리콘보다 작은 밴드갭을 갖는 재료인 것으로 정의될 수 있다. 일 실시예에서, 활성 채널(146)은 도핑되지 않을 수 있다(전기적으로 중성(electrically neutral)이거나 p형 도펀트들 또는 n형 도펀트들 중 어느 하나의 5E17 미만의 캐리어들로 도핑됨).
일부 예시적인 실시예들에서, 핵형성 층(142), 서브구조체(144) 및/또는 활성 채널(146)은 에피택셜 퇴적될 수 있다. 서브구조체(144)(도 5 참조)의 두께(Ts)(도 5 참조) 및 활성 채널(146)의 두께(Ta)는 일부 구체적인 예시적인 실시예들에 따라 예를 들어 약 500 내지 5000 Å의 범위에 있을 수 있지만, 본 개시내용에 비추어 명백한 바와 같이 다른 실시예들은 다른 층 두께들을 가질 수 있다. 구체적으로, 트렌치-충전 실시예들은 이러한 두께 범위에 있는 한편, 블랭킷 퇴적 및 후속 패터닝 실시예들은 최대 100배 더 높은 두께 값들을 가질 수 있다. 일부 실시예들에서, 핵형성 층(142), 서브구조체(144) 및/또는 활성 채널을 퇴적하거나 다른 방식으로 형성하기 위해 화학 기상 증착(CVD) 프로세스 또는 다른 적합한 퇴적 기술이 이용될 수 있다. 예를 들어, 퇴적은, 인듐, 알루미늄, 비소, 인, 갈륨, 안티몬 및/또는 이들의 프리커서들의 조합들과 같은 III-V 재료 화합물들을 이용하여, CVD, 또는 급속 열 CVD(RT-CVD), 또는 저압 CVD(LP-CVD), 또는 초고진공 CVD(UHV-CVD), 또는 가스 소스 분자 빔 에피택시(GS-MBE) 툴에 의해 수행될 수 있다. 하나의 구체적인 이러한 예시적인 실시예에서, 활성 채널(146)은 인듐 갈륨 비화물일 수 있고, 핵형성 층(142) 및 서브구조체(144)는 인듐 인화물일 수 있다. 임의의 이러한 실시예들에서, 예를 들어 수소, 질소 또는 희가스(noble gas)와 같은 캐리어 가스를 갖는 프리커서 버블러(precursor bubbler)가 존재할 수 있다(예를 들어, 프리커서는 약 0.1-20% 농도로 희석될 수 있고, 나머지는 캐리어 가스임). 일부 예시적인 경우에, 아르신 또는 3급 부틸 아르신(tertiary butyl arsine)과 같은 비소 프리커서, 3급 부틸포스핀(tertiary butylphosphine)과 같은 인 프리커서, 트리메틸갈륨과 같은 갈륨 프리커서, 및/또는 트리메틸인듐과 같은 인듐 프리커서가 존재할 수 있다. 예를 들어 염화 수소(HCl), 염소(Cl) 또는 브롬화 수소(HBr)와 같은 할로겐계 가스와 같은 에천트 가스가 또한 존재할 수 있다. 핵형성 층(142), 서브구조체(144) 및/또는 활성 채널(146)의 기본 퇴적은, 예를 들어 약 300℃ 내지 650℃, 또는 더 구체적인 예에서는 약 400 내지 500℃의 범위의 퇴적 온도, 및 예를 들어 약 1 Torr 내지 760 Torr의 범위의 반응기 압력을 이용하여 넓은 범위의 조건들에서 가능할 수 있다. 캐리어 및 에천트 각각은 약 10 내지 300 SCCM의 범위의 유동을 가질 수 있다(전형적으로, 100 SCCM 이하의 유동이 요구되지만, 일부 실시예들은 더 높은 유량으로부터 혜택을 얻을 수 있다). 하나의 구체적인 예시적인 실시예에서, 핵형성 층(142), 서브구조체(144) 및/또는 활성 채널(146)의 퇴적은 약 100 내지 1000 SCCM의 범위의 유량에서 수행될 수 있다.
서브구조체(144)에 이용되는 재료는 활성 채널(146)에 대해 원하는 전도대 오프셋을 갖도록 선택될 수 있고, 이는 서브구조체(144)로부터 전자들을 배제시키는데 효과적이어서, 그에 의해 누설을 감소시킬 것이다. 또한, 핵형성 층(142), 서브구조체(144) 및 활성 채널(146)의 형성은 상대적으로 좁은 트렌치(124)에서 발생한다. 일 실시예에서, 좁은 트렌치(124)는 약 50 내지 500nm의 범위의 높이 H(도 3 참조), 및 약 25nm 미만(바람직하게는 10nm 미만)의 폭 W(도 3 참조)를 가질 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 핵형성 층(142)/서브구조체(144)가 결함들, 예컨대 적층 결함들, 전위들 등을 활성 채널(146)로부터 멀리 트래핑하기에 충분한 깊이 D를 갖도록 형성될 수 있으므로, 기판(102)과 핵형성 층(142)/서브구조체(144) 사이의 격자 부정합은 실질적으로 무결함 형성을 허용하는 것보다 클 수 있다. 따라서, 활성 채널(146)에서의 전자 이동도는 그에 의해 크게 손상되지는 않을 수 있다. 활성 채널(146)은 이론적인 최대 이동도 값들을 달성하지 못할 수 있지만, 그럼에도 불구하고 이는 실리콘 기반 n-MOS 트랜지스터들에 비해 강력한 성능 이점을 제공한다. 일 실시예에서, 서브구조체(144)는 약 50nm 초과의 깊이 D(예를 들어, 기판(102)과 활성 채널(146) 사이의 거리), 및 약 25nm 미만의 폭(즉, 트렌치 폭 W)을 가질 수 있다.
도 4에 더 추가로 도시된 바와 같이, 활성 채널(146)의 부분(148)은 특히 에피택셜 성장 프로세스들이 이용될 때 트렌치(도 3 참조) 밖으로 연장될 수 있다. 따라서, 도 5에 도시된 바와 같이, 활성 채널(146)의 부분(148)은 예컨대 화학 기계적 평탄화에 의해 제거될 수 있다. 도 6에 도시된 바와 같이, 격리 구조체들(122)은 예컨대 에칭 프로세스에 의해 리세싱될 수 있고, 그에 의해 활성 채널(146)의 적어도 부분은 격리 구조체들(122)의 상부 평면(126) 위로 연장된다. 일 실시예에서, 격리 구조체 상부 평면(126) 주위에 연장되는 활성 채널(146)의 높이 Fh는 약 45nm일 수 있다. 활성 채널(146)과 서브구조체(144) 사이의 교차부(I)는 격리 구조체 상부 평면(126)에 대해 깊이 Fd에서 발생할 수 있다. 실시예에서, 교차부(I)는 격리 구조체 상부 평면(126) 약간 위에 또는 약간 아래에, 예컨대 약 10nm 위에 또는 아래에 있을 수 있다.
도 7에 도시된 바와 같이, 격리 구조체들(122) 위로 연장되는 활성 채널(146)의 부분 위에 적어도 하나의 게이트(150)가 형성될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 게이트(150)는, 핀 상부 표면(116) 상에 또는 핀 상부 표면에 인접하여 그리고 측방향으로 대향하는 핀 측벽들(114)의 쌍 상에 또는 이러한 쌍에 인접하여 게이트 유전체 층(152)을 형성하는 것, 게이트 우선 또는 게이트 최종 프로세스 흐름(gate first or a gate last process flow)에 의해, 게이트 유전체 층(152) 상에 또는 게이트 유전체 층에 인접하여 게이트 전극(154)을 형성하는 것에 의해 제조될 수 있다.
게이트 유전체 층(152)은, 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하이-k 유전체 재료, 예컨대 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 및 납 아연 니오베이트를 포함하지만 이에 제한되지는 않는 임의의 잘 알려진 게이트 유전체 재료로 형성될 수 있다. 게이트 유전체 층(152)은, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 잘 알려진 기술들에 의해, 예컨대 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자 층 퇴적("ALD")과 같이 게이트 전극 재료를 퇴적한 다음, 잘 알려진 포토리소그래피 및 에칭 기술들을 이용하여 게이트 전극 재료를 패터닝하는 것에 의해 형성될 수 있다.
게이트 전극(154)은 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 개시내용의 실시예에서, 게이트 전극(154)은, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 티타늄 탄화물, 지르코늄 탄화물, 탄탈룸 탄화물, 하프늄 탄화물, 알루미늄 탄화물, 다른 금속 탄화물들, 금속 질화물들 및 금속 산화물들을 포함하지만 이에 제한되지는 않는 재료들로 형성될 수 있다. 게이트 전극(154)은, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 잘 알려진 기술들에 의해, 예컨대 게이트 전극 재료를 블랭킷 퇴적한 다음, 잘 알려진 포토리소그래피 및 에칭 기술들을 이용하여 게이트 전극 재료를 패터닝하는 것에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 잘 알려진 퇴적 및 에칭 기술들을 이용하여 게이트 전극(154) 상에 게이트 스페이서(156)가 퇴적되고 패터닝될 수 있다. 게이트 스페이서(156)는, 실리콘 산화물, 실리콘 질화물 등을 포함하지만 이에 제한되지는 않는 임의의 적절한 유전체 재료로 형성될 수 있다.
소스 영역 및 드레인 영역(도시되지 않음)이 게이트(150)의 대향 측면들 상에서 활성 채널(146)에 형성될 수 있거나, 또는 활성 채널(146)의 부분들은 게이트(150)의 대향 측면들 상에서 제거되고 소스 영역 및 드레인 영역이 그것을 대신하여 형성될 수 있다고 이해된다. 소스 및 드레인 영역은 p형 전도성과 같이 동일한 전도형으로 형성될 수 있다. 본 개시내용의 실시예의 일부 구현예들에서, 소스 및 드레인 영역은 실질적으로 동일한 도핑 농도 및 프로파일을 가질 수 있는 한편, 다른 구현예들에서는 달라질 수 있다. n-MOS만이 도시되어 있고, p-MOS 영역들은 별개로 패터닝 및 처리될 것이라고 이해된다.
도 9 내지 도 15는 본 설명의 추가적인 실시예들을 예시한다. 도 7에서 시작하여, 대체 게이트 프로세스가 이어질 수 있는데, 여기서 게이트 유전체(152) 및 게이트 전극(154)은 희생 재료들로 형성될 수 있다. 도 9에 도시된 바와 같이, 유전체 층(162)이 도 8의 구조체 위에 퇴적되고, 평탄화되어, 희생 게이트 전극(154)을 노출시킬 수 있다. 희생 게이트 전극(154) 및 게이트 유전체(152)는, 도 10 및 도 11(도 10의 라인 11-11을 따른 단면도로서, 단면 구조체들만이 도시되어 있음)에 도시된 바와 같이, 게이트 스페이서(156)의 나머지 부분들 사이에 활성 채널(146)을 노출시켜 노출된 활성 채널 영역(146)을 형성하기 위해 제거될 수 있다.
도 12에 도시된 바와 같이, 격리 구조체들(122)은 서브구조체(144)의 부분을 노출시키기 위해 노출된 활성 채널 영역(146) 내에서 예컨대 에칭에 의해 리세싱될 수 있고, 그에 의해 도 13에 도시된 바와 같이 선택적 에칭(예를 들어, 습식 에칭, 건식 에칭 또는 이들의 조합)이 서브구조체(144) 내로 침투하고, 핵형성 층(142)을 포함하여 이러한 서브구조체를 제거할 수 있다.
도 14에 도시된 바와 같이 서브구조체(144)(도 12 참조) 및 핵형성 층(142)(도 12 참조)에 대한 제거로부터 남겨지는 공간을 채우기 위해 또는 도 15에 도시된 바와 같이 보이드(168)를 형성하기 위해 유전체 재료(166)가 퇴적될 수 있다. 그 이후에, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 트랜지스터의 나머지 컴포넌트들이 트라이-게이트 처리 흐름과 같은 알려진 처리 흐름을 따라 형성될 수 있다. 다른 실시예에서, 도 16에 도시된 바와 같이, 노출된 활성 채널(146)을 둘러싸도록 게이트 산화물 층(172)이 형성될 수 있고, 게이트 산화물 층(172)을 둘러싸도록 게이트 전극 층(174)이 형성될 수 있고, 트랜지스터의 나머지 컴포넌트들은 본 기술분야의 통상의 기술자에게 또한 이해되는 바와 같이 단일 또는 다중 와이어 구성으로 알려진 게이트 올-어라운드 처리 흐름을 따를 수 있다.
상세한 설명은 비평면 트랜지스터들을 설명하지만, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 본 발명 대상은 비평면 트랜지스터들에서 구현될 수 있다는 점에 유의한다.
도 17은 본 설명의 일 구현예에 따른 컴퓨팅 디바이스(200)를 예시한다. 컴퓨팅 디바이스(200)는 보드(202)를 하우징한다. 보드(202)는, 프로세서(204) 및 적어도 하나의 통신 칩(206A, 206B)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(204)는 보드(202)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(206A, 206B)도 또한 보드(202)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현예들에서, 통신 칩(206A, 206B)은 프로세서(204)의 일부이다.
그 애플리케이션들에 종속하여, 컴퓨팅 디바이스(200)는, 보드(202)에 물리적으로 그리고 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(206A, 206B)은 컴퓨팅 디바이스(200)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(206)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(200)는 복수의 통신 칩(206A, 206B)을 포함할 수 있다. 예를 들어, 제1 통신 칩(206A)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(206B)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(200)의 프로세서(204)는 위에서 설명된 바와 같은 마이크로전자 트랜지스터들을 포함할 수 있다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 또한, 통신 칩(206A, 206B)은 위에서 설명된 바와 같이 제조된 마이크로전자 트랜지스터들을 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(200)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현예들에서, 컴퓨팅 디바이스(200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 발명 대상은 반드시 도 1 내지 도 17에 예시된 구체적인 애플리케이션들에 제한되지는 않는다고 이해된다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 본 발명 대상은 다른 마이크로전자 디바이스 및 어셈블리 애플리케이션들뿐만 아니라 임의의 다른 적절한 트랜지스터 애플리케이션들에 적용될 수 있다.
다음의 예들은 추가 실시예들에 관한 것인데, 여기서 예 1은 마이크로전자 구조체이며, 이 마이크로전자 구조체는 기판; 저 밴드갭 활성 채널; 및 기판과 저 밴드갭 활성 채널 사이에 배치된 고 밴드갭 서브구조체를 포함하고, 고 밴드갭 서브구조체는 저 밴드갭 활성 채널에 접한다.
예 2에서, 예 1의 발명 대상은, 고 밴드갭 서브구조체가, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예 1 및 예 2 중 어느 하나의 발명 대상은, 저 밴드갭 활성 채널이, 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 4에서, 예 1 내지 예 3 중 어느 하나의 발명 대상은 기판 내로 연장되는 핵형성 트렌치, 및 핵형성 트렌치에 접하는 핵형성 층을 선택적으로 포함할 수 있다.
예 5에서, 예 4의 발명 대상은, 핵형성 트렌치가 (111) 패싯팅을 갖는 핵형성 트렌치를 포함하는 것을 선택적으로 포함할 수 있다.
예 6에서, 예 4 및 예 5 중 어느 하나의 발명 대상은, 핵형성 층이, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 7에서, 예 1 내지 예 6 중 어느 하나의 발명 대상은 격리 구조체들 위로 연장되는 활성 채널의 부분, 및 격리 구조체들 위로 연장되는 활성 채널의 부분 위에 형성된 게이트를 선택적으로 포함할 수 있다.
예 8에서, 예 1 내지 예 7 중 어느 하나의 발명 대상은, 고 밴드갭 서브구조체가 약 50nm 초과의 깊이 및 약 25nm 미만의 폭을 갖는 것을 선택적으로 포함할 수 있다.
다음의 예들은 추가 실시예들에 관한 것인데, 여기서 예 9는 마이크로전자 구조체이며, 이 마이크로전자 구조체는 핵형성 트렌치를 내부에 포함하는 기판; 핵형성 트렌치 위의 저 밴드갭 활성 채널; 및 핵형성 트렌치와 저 밴드갭 활성 채널 사이에 배치된 절연성 버퍼를 포함한다.
예 10에서, 예 9의 발명 대상은, 절연성 버퍼가 절연성 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 11에서, 예 9의 발명 대상은, 절연성 버퍼가 보이드를 포함하는 것을 선택적으로 포함할 수 있다.
예 12에서, 예 9 내지 예 11 중 어느 하나의 발명 대상은, 저 밴드갭 활성 채널이, 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 것을 선택적으로 포함할 수 있다.
예 13에서, 예 12의 발명 대상은, 핵형성 트렌치가 (111) 패싯팅을 갖는 핵형성 트렌치를 포함하는 것을 선택적으로 포함할 수 있다.
예 14에서, 예 9 내지 예 13 중 어느 하나의 발명 대상은 활성 채널을 둘러싸는 게이트를 선택적으로 포함할 수 있다.
다음의 예들은 추가 실시예들에 관한 것인데, 여기서 예 15는 마이크로전자 구조체를 제조하는 방법이며, 이 방법은 기판 상에 적어도 하나의 핀을 형성하는 단계 - 적어도 하나의 핀은 기판으로부터 연장되는 한 쌍의 대향 측벽을 포함함 -; 핀의 측벽들 각각에 접하는 격리 구조체들을 형성하는 단계; 적어도 하나의 핀을 제거함으로써 트렌치를 형성하는 단계; 고 밴드갭 서브구조체를 트렌치에 형성하는 단계; 및 고 밴드갭 서브구조체에 접하는 저 밴드갭 활성 채널을 트렌치에 형성하는 단계를 포함한다.
예 16에서, 예 15의 발명 대상은, 고 밴드갭 서브구조체를 형성하는 단계가, 약 50nm 초과의 깊이 및 약 25nm 미만의 폭을 갖는 고 밴드갭 서브구조체를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 17에서, 예 15 및 예 16 중 어느 하나의 발명 대상은, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료로 고 밴드갭 서브구조체를 형성하는 단계를 선택적으로 포함할 수 있다.
예 18에서, 예 15 내지 예 17 중 어느 하나의 발명 대상은, 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료로 저 밴드갭 활성 채널을 형성하는 단계를 선택적으로 포함할 수 있다.
예 19에서, 예 15 내지 예 18 중 어느 하나의 발명 대상은 기판 내로 연장되는 핵형성 트렌치를 형성하는 단계를 선택적으로 포함할 수 있다.
예 20에서, 예 19의 발명 대상은, 핵형성 트렌치를 형성하는 단계가 (111) 패싯팅을 갖는 핵형성 트렌치를 형성하는 단계를 포함하는 것을 선택적으로 포함할 수 있다.
예 21에서, 예 15 내지 예 19 중 어느 하나의 발명 대상은, 핵형성 트렌치에 접하는 핵형성 층을 형성하는 단계를 선택적으로 포함할 수 있다.
예 22에서, 예 21의 발명 대상은, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료로 핵형성 층을 형성하는 단계를 선택적으로 포함할 수 있다.
예 23에서, 예 15 내지 예 22 중 어느 하나의 발명 대상은, 격리 구조체를 리세싱하여, 활성 채널의 적어도 부분이 격리 구조체들 위로 연장되게 하는 단계를 선택적으로 포함할 수 있다.
예 24에서, 예 15 내지 예 23 중 어느 하나의 발명 대상은 격리 구조체들 위로 연장되는 활성 채널의 부분 위에 게이트를 형성하는 단계를 선택적으로 포함할 수 있다.
예 25에서, 예 15 내지 예 24 중 어느 하나의 발명 대상은, 고 밴드갭 서브구조체를 제거하여, 저 밴드갭 활성 채널과 기판 사이에 보이드를 형성하는 단계를 선택적으로 포함할 수 있다.
예 26에서, 예 25의 발명 대상은 저 밴드갭 활성 채널을 둘러싸도록 게이트를 형성하는 단계를 선택적으로 포함할 수 있다.
예 27에서, 예 25 및 예 26 중 어느 하나의 발명 대상은 보이드 내에 절연성 재료를 퇴적하는 단계를 선택적으로 포함할 수 있다.
이와 같이 본 설명의 실시예들이 상세하게 설명되었지만, 그것의 사상 또는 범위로부터 벗어나지 않고 그것의 많은 명백한 변형들이 가능하므로, 첨부 청구항들에 의해 정의된 본 설명은 전술한 설명에 제시된 특정 상세들에 의해 제한되지는 않는다고 이해된다.

Claims (25)

  1. 마이크로전자 구조체로서,
    기판;
    저 밴드갭 활성 채널;
    상기 기판과 상기 저 밴드갭 활성 채널 사이에 배치된 고 밴드갭 서브구조체 - 상기 고 밴드갭 서브구조체는 상기 저 밴드갭 활성 채널에 접함(abut) -;
    상기 기판 상의 격리 구조체들 - 상기 격리 구조체들은 상기 저 밴드갭 활성 채널 및 상기 고 밴드갭 서브구조체에 접함 -; 및
    상기 격리 구조체들 위로 연장되는 상기 저 밴드갭 활성 채널의 일부분과, 상기 격리 구조체들 위로 연장되는 상기 저 밴드갭 활성 채널의 상기 일부분 위에 형성되는 게이트
    를 포함하고,
    상기 격리 구조체들은 제1 상면과, 상기 제1 상면보다 높고 상기 제1 상면을 사이에 둔 제2 상면을 갖도록, 상기 게이트의 하방에서 리세싱되어 있는, 마이크로전자 구조체.
  2. 제1항에 있어서,
    상기 고 밴드갭 서브구조체의 상면은 상기 격리 구조체들의 상기 제1 상면보다 높고, 상기 격리 구조체들의 상기 제2 상면보다 낮은, 마이크로전자 구조체.
  3. 제1항에 있어서,
    상기 고 밴드갭 서브구조체는, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물(gallium arsenide antimonide), 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는, 마이크로전자 구조체.
  4. 제1항에 있어서,
    상기 저 밴드갭 활성 채널은, 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료를 포함하는, 마이크로전자 구조체.
  5. 제1항에 있어서,
    상기 기판 내로 연장되는 핵형성 트렌치, 및 상기 핵형성 트렌치에 접하는 핵형성 층을 더 포함하는 마이크로전자 구조체.
  6. 제5항에 있어서,
    상기 핵형성 트렌치는 (111) 패싯팅(faceting)을 갖는 핵형성 트렌치를 포함하는, 마이크로전자 구조체.
  7. 제5항에 있어서,
    상기 핵형성 층은, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는, 마이크로전자 구조체.
  8. 제1항에 있어서,
    상기 고 밴드갭 서브구조체는, 상기 저 밴드갭 활성 채널의 하방 및 상기 게이트의 하방의 영역들 내에 절연성 물질 또는 보이드를 포함하고,
    상기 고 밴드갭 서브구조체는, 상기 저 밴드갭 활성 채널의 하방에서 상기 게이트의 하방을 제외한 영역 내에 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료를 포함하는, 마이크로전자 구조체.
  9. 제1항에 있어서,
    상기 고 밴드갭 서브구조체는 50nm 초과의 깊이 및 25nm 미만의 폭을 갖는 마이크로전자 구조체.
  10. 마이크로전자 구조체로서,
    핵형성 트렌치를 내부에 포함하는 기판;
    상기 핵형성 트렌치 위의 저 밴드갭 활성 채널;
    상기 핵형성 트렌치와 상기 저 밴드갭 활성 채널 사이에 배치된 절연성 버퍼(insulative buffer);
    상기 기판 상의 격리 구조체들 - 상기 격리 구조체들은 상기 저 밴드갭 활성 채널 및 상기 절연성 버퍼에 접함 -; 및
    상기 저 밴드갭 활성 채널을 둘러싸는 게이트
    를 포함하고,
    상기 격리 구조체들은 제1 상면과, 상기 제1 상면보다 높고 상기 제1 상면을 사이에 둔 제2 상면을 갖도록, 상기 게이트의 하방에서 리세싱되어 있는, 마이크로전자 구조체.
  11. 제10항에 있어서,
    상기 절연성 버퍼의 상면은 상기 격리 구조체들의 상기 제1 상면보다 높고, 상기 격리 구조체들의 상기 제2 상면보다 낮은, 마이크로전자 구조체.
  12. 제10항에 있어서,
    상기 절연성 버퍼는 절연성 재료를 포함하는 마이크로전자 구조체.
  13. 제10항에 있어서,
    상기 절연성 버퍼는 보이드를 포함하는 마이크로전자 구조체.
  14. 제10항에 있어서,
    상기 저 밴드갭 활성 채널은, 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료를 포함하는 마이크로전자 구조체.
  15. 마이크로전자 구조체를 제조하는 방법으로서,
    기판 상에 적어도 하나의 핀(fin)을 형성하는 단계 - 상기 적어도 하나의 핀은 상기 기판으로부터 연장되는 한 쌍의 대향 측벽을 포함함 -;
    상기 핀의 측벽들 각각에 접하는 격리 구조체들을 형성하는 단계;
    상기 적어도 하나의 핀을 제거함으로써 트렌치를 형성하는 단계;
    고 밴드갭 서브구조체를 상기 트렌치에 형성하는 단계;
    상기 고 밴드갭 서브구조체에 접하는 저 밴드갭 활성 채널을 상기 트렌치에 형성하는 단계;
    상기 저 밴드갭 활성 채널의 적어도 일부분이 상기 격리 구조체들 위로 연장되도록 상기 격리 구조체들을 리세싱하는 단계;
    상기 격리 구조체들 위로 연장되는 상기 저 밴드갭 활성 채널의 상기 일부분 상에 희생 게이트 전극 및 게이트 스페이서들을 형성하는 단계 - 상기 희생 게이트 전극은 상기 게이트 스페이서들의 대향하는 부분들 사이에 끼워짐 -;
    상기 희생 게이트 전극을 제거하는 단계; 및
    상기 격리 구조체들이 제1 상면과, 상기 제1 상면보다 높고 상기 제1 상면을 사이에 둔 제2 상면을 갖도록, 상기 게이트 스페이서들의 상기 대향하는 부분들 사이에서 상기 격리 구조체들을 추가로 리세싱하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 고 밴드갭 서브구조체의 상면은 상기 격리 구조체들의 상기 제1 상면보다 높고, 상기 격리 구조체들의 상기 제2 상면보다 낮은, 방법.
  17. 제15항에 있어서,
    상기 고 밴드갭 서브구조체를 형성하는 단계는, 50nm 초과의 깊이 및 25nm 미만의 폭을 갖는 고 밴드갭 서브구조체를 형성하는 단계를 포함하는, 방법.
  18. 제15항에 있어서,
    상기 고 밴드갭 서브구조체를 형성하는 단계는, 인듐 알루미늄 비화물, 인듐 인화물, 갈륨 인화물, 갈륨 비화물, 갈륨 비화물 안티몬화물, 알루미늄 비화물 안티몬화물, 인듐 알루미늄 갈륨 비화물, 인듐 알루미늄 갈륨 인화물 및 알루미늄 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료로 상기 고 밴드갭 서브구조체를 형성하는 단계를 포함하는, 방법.
  19. 제15항에 있어서,
    상기 저 밴드갭 활성 채널을 형성하는 단계는, 인듐 갈륨 비화물, 인듐 비화물 및 인듐 안티몬화물로 구성되는 그룹으로부터 선택된 재료로 상기 저 밴드갭 활성 채널을 형성하는 단계를 포함하는, 방법.
  20. 제15항에 있어서,
    상기 트렌치를 형성하는 단계는 상기 기판 내로 연장되는 핵형성 트렌치를 형성하는 단계를 더 포함하는 방법.
  21. 제20항에 있어서,
    상기 핵형성 트렌치를 형성하는 단계는 (111) 패싯팅을 갖는 핵형성 트렌치를 형성하는 단계를 포함하는 방법.
  22. 제20항 또는 제21항에 있어서,
    상기 핵형성 트렌치에 접하는 핵형성 층을 형성하는 단계를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 핵형성 층을 형성하는 단계는, 인듐 인화물, 갈륨 인화물 및 갈륨 비화물로 구성되는 그룹으로부터 선택된 재료로 상기 핵형성 층을 형성하는 단계를 포함하는 방법.
  24. 제15항에 있어서,
    상기 게이트 스페이서들의 상기 대향하는 부분들 사이에서 상기 고 밴드갭 서브구조체를 제거하여, 상기 저 밴드갭 활성 채널과 상기 기판 사이에 보이드를 형성하는 단계를 더 포함하는 방법.
  25. 제24항에 있어서,
    상기 보이드 내에 절연성 재료를 퇴적하는 단계를 더 포함하는 방법.
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