KR101582623B1 - 실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법 - Google Patents

실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 실리콘 기판 상에서 에피텍셜로 소스 영역을 실리콘보다 0.4 eV 이상 밴드갭이 작은 물질로 형성하여 급격한 밴드 경사로 터널링 효율을 높임은 물론, 소스 영역과 격자 상수 차이가 거의 없도록 하며 실리콘보다 5배 이상 전자 이동도를 갖는 물질로 채널 영역을 형성하여 구동전류(ON 전류)를 크게 하고, 동시에 채널 영역 물질의 밴드갭보다 크거나 같은 물질로 드레인 영역을 형성하여 OFF 전류를 최대한 억제할 수 있게 되어 ON/OFF 전류비를 획기적으로 높이고, 나아가, 채널 영역 형성시 소스 영역의 물질보다 전자친화도가 의도적으로 작아지도록 특정 물질(예컨대, 알루미늄)을 추가하여, 회로 설계에 따라 다양한 문턱전압을 갖도록 할 수 있는 실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법을 제공한다.

Description

실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법{COMPOUND TUNNELING FIELD EFFECT TRANSISTOR INTEGRATED ON SILICON SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 터널링 전계효과 트랜지스터(TFET: Tunneling Field Effect Transistor)에 관한 것으로, 더욱 상세하게는 실리콘 기판 상에 화합물 반도체로 형성된 터널링 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
최근 스위칭 소자뿐만 아니라 다양한 광소자들도 경제성 등을 이유로 실리콘 기판 상에서 구현하는 것을 목표로 하고 있다.
그런데, 지금까지 광소자는 주로 직접 밴드갭 물질인 화합물 반도체를 기반으로 제조되나, 이를 동작하기 위한 주변 회로의 각종 스위칭 소자는 실리콘 기판 상에서 제작된 것이어서, 광집적 시스템을 구현하기 위해서는 복잡한 공정을 거쳐야 하는 문제점이 있다.
즉, 광집적 시스템을 구현하기 위해 광소자 형성 영역과 주변회로 형성 영역을 분리하여, 별개의 공정으로 진행해야 하는 문제점이 있어 왔다.
상기와 같은 문제점을 해결하기 위하여, 광소자 형성 공정 중에 주변회로도 동시에 형성할 수 있도록 하는 새로운 스위칭 소자 및 공정 개발이 요구되고 있다.
또한, 상기와 같은 광집적 시스템에서 뿐만 아니라 전자회로가 들어가는 각종 시스템 구현시 핵심적으로 필요한 스위칭 소자는, 지금까지 MOSFET이 일반적으로 이용되고 있으나, 고효율소자의 요구와 함께 집적도가 높아지면서 소자의 크기는 점점 작아질 것이 요구됨에 따라, 그 한계에 이르렀고, 이를 대체할 소자가 요구되어 왔다.
즉, 한국특허 제10-1058370호에서 언급되어 있는 바와 같이, 기존의 MOSFET은 문턱전압이하 기울기(Subthreshold Swing: SS)가 상온에서 60mV/dec 이하로 낮아질 수 없는 물리적 한계가 있어, 구동전압이 낮아지면 상당한 성능 저하가 발생하는 근본적인 문제점이 있다.
하지만 터널링 전계효과 트랜지스터는 기존 MOSFET의 열전자 방출 (thermionic emission)과는 상이한 터널링 방식으로 전자나 홀의 흐름을 제어하므로 입력전압(구동전압)의 미세한 변화가 출력전류의 큰 변화로 이어질 수 있다.
이는 ON/OFF 상태의 변화가 게이트 전압의 변화에 따라 매우 급격하게 일어남을 시사하며, 낮은 문턱전압이하 기울기(SS)가 가능함을 의미한다.
따라서, 터널링 전계효과 트랜지스터는 1V 이하의 매우 낮은 구동전압 조건에서도 정상적인 동작이 가능할 것이 예상되므로, 전력을 적게 소모하면서 기존의 MOSFET과 유사한 성능을 얻을 수 있게 되어 고에너지 효율을 갖는 스위칭 소자로, 종래 MOSFET를 대체할 수 있는 반도체 소자로 기대되고 있다.
이러한 터널링 전계효과 트랜지스터는 기본적으로, 도 1과 같이, 통상의 MOSFET과 달리 채널 영역(300) 양측으로 서로 반대극성을 갖는 불순물로 소스 영역(200)/드레인 영역(400)을 형성하는 비대칭 구조를 갖는다.
예컨대, n채널 TFET인 경우, 매몰산화막(100) 상의 P형 또는 진성(intrinsic) SOI(Silicon-On-Insulator) 기판에 채널 영역(300) 양측으로 소스 영역(200)는 P+ 영역, 드레인 영역(400)은 N+ 영역으로 형성된다. 여기서, P+ 영역은 P형 불순물 고농도층을, N+ 영역은 N형 불순물 고농도층을 각각 말한다(이하, 동일함).
상기와 같은 구조에서, 게이트 절연막(500) 상의 게이트 전극(600)에 + 구동전압이 인가되고, 소스 영역(200) 및 드레인 영역(400)에 역바이어스 전압이 각각 인가하게 되면, 도 2와 같이, 채널 영역(300)과 소스 영역(200) 사이에 급격한 에너지 밴드 경사를 갖는 접합(abrupt junction)이 형성되어 양자역학적 터널링에 의한 구동전류(ION)가 흐르게 된다.
그러나, 터널링 전계효과 트랜지스터의 구동전류는 터널링 현상에 의한 것이므로, MOSFET의 구동전류에 비하여 낮은 전류값을 갖는 문제점이 있어 왔다.
따라서, 터널링 전계효과 트랜지스터로 MOSFET을 완전히 대체하기 위한 제 1 기술적 과제는 구동전류(ION)를 MOSFET의 구동전류에 버금갈 정도의 크기로 높이는데 있다.
또한, 터널링 전계효과 트랜지스터는 게이트가 있는 p-i-n 다이오드에 역바이어스 전압을 인가하여 동작시키는 구조이어서, 누설전류가 기본적으로 MOSFET보다 낮지만, ambipolar 동작이 가능하여, 도 3과 같이, 게이트 구동전압을 양에서 음으로 이동할 때(즉, OFF 전압 인가시), 터널링이 일어나는 부분이 P+ 영역에서 N+ 영역으로 바뀌게 되어, 의도하지 않은 영역에서의 터널링으로 누설전류 증가를 가져오게 되고, 이는 ON/OFF 전류비를 떨어뜨리는 문제점으로 지적되어 왔다.
이는 특히 휴대용 전자기기에서 대기 전력의 소모를 증가하게 되므로, MOSFET 완전 대체를 위해, 어떻게 하면 OFF 전류를 최대한 억제할지가 시급히 해결되어야 할 제 2 기술적 과제이다.
그리고, 회로 설계에 따라 다양한 문턱전압을 갖는 트랜지스터가 요구되는데, 종래 터널링 전계효과 트랜지스터는, 도 1과 같이, SOI 기판에 구현되어, 벌크 MOSFET에서와 같이 붕소 이온 주입으로 용이하게 문턱전압을 조절하기 어려운 문제점이 있다.
이것이 터널링 전계효과 트랜지스터가 MOSFET를 완전 대체하기 위해 요구되는 제 3 기술적 과제이다.
상기 제 1 기술적 과제를 해결하기 위해, 미국특허 제7,947,557호와 국제공개번호 WO2010/078054호에서 소스 영역(P+ 영역)의 물질을 밴드갭이 실리콘보다 작은 물질로 하거나, 한국공개특허 제10-2011-0024328호에서 고유전율막에 의하여 급격한 밴드 경사를 갖는 접합(abrupt junction)이 형성되도록 하는 기술이 개시되어 있다. 또한, 한국특허 제10-1058370호에서는 채널 영역과 소스 영역 사이에 별도의 트랩층을 두어 구동전류를 높이려는 시도를 하고 있다.
그러나, 한국공개특허 제10-2011-0024328호 및 한국특허 제10-1058370호에서는 모두 실리콘으로 제조되는 것이어서, 화합물 반도체를 기반으로 제조되는 광소자와 동시에 제조되기 어려운 문제점이 있다.
미국특허 제7,947,557호에서는 화합물 반도체 기판으로 형성할 수도 있다고 개시되어 있으나, 이에 의할 경우에는 화합물 반도체 기판이 실리콘 기판보다 고가인 문제점이 있다.
그리고, 국제공개번호 WO2010/078054호에서는 실리콘보다 밴드갭이 훨씬 작은 InAs 계열의 물질로 소스물질로 하면 터널링 전류를 크게 할 수 있다는 것과, Ⅲ-Ⅴ족 화합물의 구체적 실시예(InGaAs, GaAsSb)가 개시되어 있으나, InAs계열 물질의 격자상수는 6.06Å이고, 구체적 실시예로 제시된 InGaAs, GaAsSb는 모두 InP와 유사한 격자 상수 5.87Å를 갖는 것으로, 모두 실리콘 격자 상수 5.43Å에 비하여 상당한 차이가 있어, 실리콘 기판 상에서 이들을 성장시켜 소자를 만들 수 없는 문제점이 있으므로, 미국특허 제7,947,557호와 같이 고가의 화합물 반도체 기판을 이용할 수 밖에 없다.
상기 제 2 기술적 과제를 해결하기 위해, 미국공개특허 제20080224224호 및 한국공개특허 제10-2011-0024328호에서 P+ 영역과 N+ 영역 중 어느 하나를 게이트와 겹치지 않도록 격리하는 방법을 개시하고 있으나, 이 또한 이격에 따른 면적손실이 크다는 문제점이 있어, 바람직한 해결책으로 채용하기 어렵다.
그리고, 상기 제 3 기술적 과제를 해결하기 위해, 현재로서는 주로 게이트 물질을 바꾸며 게이트 물질의 일함수 조절로 이를 달성하고 있다.
이에 의할 경우, 하나의 기판에 문턱전압을 얻고자 하는 가지 수 만큼 서로 다른 게이트 물질을 이용해야 하기 때문에 공정이 매우 복잡해지고, 원하는 일함수를 갖는 게이트 물질이 존재한다는 보장도 없다는 문제점이 있다.
특히 상기에서 언급한 광소자 형성 공정과 함께 주변회로도 동시에 형성하려고 할 경우에는 공정이 너무 복잡해지는 문제가 있으므로, 소자별로 용이하게 문턱전압을 시프트 시킬 수 있는 새로운 방법이 요구되고 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 특히 실리콘 기판상에서 광소자 형성 공정 중에 주변회로도 동시에 형성할 수 있도록 하며, 기존 MOSFET를 완전 대체하기 위해 요구되는 상기 제 1 내지 3 기술적 과제를 해결하기 위한 실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 화합물 터널링 전계효과 트랜지스터는 제 1 태양으로 실리콘 기판; 상기 실리콘 기판 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0.4 eV 이상 밴드갭이 작은 제 1 도전형을 갖는 제 1 반도체 물질로 형성된 소스 영역; 상기 소스 영역 상에 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 채널 영역; 상기 채널 영역 상에 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 드레인 영역; 상기 채널 영역의 측면 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하여 수직채널을 갖는 것을 특징으로 한다.
여기서, 상기 소스 영역의 일부, 상기 채널 영역 및 상기 드레인 영역은 상기 실리콘 기판 상에서 기둥형상으로 돌출되고, 상기 게이트 절연막은 상기 기둥형상을 감싸며 형성되고, 상기 게이트 전극은 상기 게이트 절연막 상에서 상기 기둥형상의 일측, 양측 또는 전 측면을 감싸며 형성될 수 있다.
또는 상기 소스 영역의 일부, 상기 채널 영역 및 상기 드레인 영역은 상기 실리콘 기판 상에서 메사(mesa) 구조로 돌출되고, 상기 게이트 절연막은 상기 메사 구조 상에 형성되고, 상기 게이트 전극은 상기 게이트 절연막 상에서 상기 메사 구조의 측벽에 형성될 수 있다.
본 발명에 의한 화합물 터널링 전계효과 트랜지스터는 제 2 태양으로 실리콘 기판; 상기 실리콘 기판 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0.4 eV 이상 밴드갭이 작은 제 1 도전형을 갖는 제 1 반도체 물질로 형성된 소스 영역; 상기 소스 영역과 접하며 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 채널 영역; 상기 채널 영역과 접하며 상기 소스 영역과 수평으로 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 드레인 영역; 상기 채널 영역 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하여 수평 채널을 갖는 것을 특징으로 한다.
여기서, 상기 소스 영역은 상기 실리콘 기판 상에서 메사(mesa) 구조로 돌출되고, 상기 채널 영역은 상기 실리콘 기판 상에서 상기 메사 구조의 하부 측벽에 형성되고, 상기 드레인 영역은 상기 채널 영역 상에 형성되고, 상기 게이트 전극은 상기 소스 영역 및 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 상부 측벽에 형성될 수 있다.
본 발명에 의한 화합물 터널링 전계효과 트랜지스터는 제 3 태양으로 상기 제 1, 2 태양의 화합물 터널링 전계효과 트랜지스터에서, 상기 실리콘 기판과 상기 소스 영역 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층이 더 형성되고, 상기 제 1 반도체 물질은 게르마늄(Ge)이고, 상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 한다.
그리고, 상기 채널 영역은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성될 수 있다.
그리고, 상기 알루미늄의 함량(x)는 0<x≤0.45일 수 있다.
본 발명에 의한 화합물 터널링 전계효과 트랜지스터는 제 4 태양으로 소정의 기판 상에 제 1 도전형을 갖는 제 1 반도체 물질로 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성된 공통 소스 영역; 상기 공통 소스 영역의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 공통 채널 영역; 상기 공통 채널 영역 상에 상기 공통 소스 영역의 수직면과 수평면으로부터 각각 일정거리 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 공통 드레인 영역; 상기 공통 소스 영역의 수직면 상부와 상기 공통 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극; 및 상기 공통 드레인 영역 및 상기 공통 채널 영역의 측벽과 상기 공통 소스 영역의 수평면 일측 상에 제 2 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극을 포함하여 수평 및 수직 채널을 갖는 것을 특징으로 한다.
여기서, 상기 기판은 실리콘 기판이고, 상기 기판과 상기 공통 소스 영역 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층이 더 형성되고, 상기 제 1 반도체 물질은 게르마늄(Ge)이고, 상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)일 수 있다.
그리고, 상기 공통 채널 영역은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성될 수 있다.
그리고, 상기 알루미늄의 함량(x)는 0<x≤0.45일 수 있다.
한편, 본 발명에 의한 화합물 터널링 전계효과 트랜지스터의 제조방법은 제 1 태양으로 실리콘 기판에 제 1 도전형을 갖는 불순물로 인시츄 도핑(in situ doping)하며 상기 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층을 에피 성장시키는 제 1 단계; 상기 제 1 반도체층 상에 상기 제 1 반도체층의 밴드갭보다 크고, 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시키는 제 2 단계; 상기 제 2 반도체층 상에 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층의 밴드갭보다 크거나 같은 제 3 반도체층을 에피 성장시키는 제 3 단계; 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층을 식각하여 각각 드레인 영역, 채널 영역 및 소스 영역을 형성하는 제 4 단계; 상기 드레인 영역, 상기 채널 영역 및 상기 소스 영역 상에 게이트 절연막을 형성하는 제 5 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제 4 단계의 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층의 식각은 상기 제 1 반도체층이 일부 식각된 상태에서 기둥형상으로 돌출되어 위로부터 드레인 영역, 채널 영역 및 소스 영역이 형성되도록 하고, 상기 제 6 단계의 상기 게이트 물질의 식각은 상기 게이트 절연막을 사이에 두고 상기 기둥형상의 일측, 양측 또는 전 측면을 감싸며 상기 게이트 전극이 형성되도록 할 수 있다.
또는 상기 제 4 단계의 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층의 식각은 상기 제 1 반도체층이 일부 식각된 상태에서 일측에 측벽을 갖는 메사(mesa) 구조로 돌출되어 위로부터 드레인 영역, 채널 영역 및 소스 영역이 형성되도록 하고, 상기 제 6 단계의 상기 게이트 물질의 식각은 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 측벽에 상기 게이트 전극이 형성되도록 할 수 있다.
본 발명에 의한 화합물 터널링 전계효과 트랜지스터의 제조방법은 제 2 태양으로 실리콘 기판 상에 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시켜 채널 영역을 형성하는 제 1 단계; 상기 제 2 반도체층 상에 제 1 마스크를 형성하고, 상기 제 1 마스크를 이용하여 상기 제 2 반도체층의 일측을 식각하고, 제 1 도전형을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층을 에피 성장시켜 소스 영역을 형성하는 제 2 단계; 상기 제 1 반도체층 및 상기 제 2 반도체층 상에 제 2 마스크를 형성하고, 상기 제 2 마스크를 이용하여 상기 제 2 반도체층의 타측을 식각하고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층의 밴드갭보다 크거나 같은 제 3 반도체층을 에피 성장시켜 드레인 영역을 형성하는 제 3 단계; 상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역 상에 게이트 절연막을 형성하는 제 4 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 화합물 터널링 전계효과 트랜지스터의 제조방법은 제 3 태양으로 실리콘 기판 상에 제 1 도전형을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층을 에피 성장시키고 식각하여 메사(mesa) 구조로 돌출된 소스 영역을 형성하는 제 1 단계; 상기 돌출된 소스 영역 상에 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시키고, 상기 제 2 반도체층 상에 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층의 밴드갭보다 크거나 같은 제 3 반도체층을 에피 성장시킨 다음, 상기 제 3 반도체층 및 상기 제 2 반도체층을 비등방 식각하여 각각 드레인 영역 및 채널 영역을 형성하는 제 2 단계; 상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역 상에 게이트 절연막을 형성하는 제 3 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제 2 단계의 상기 제 3 반도체층 및 상기 제 2 반도체층의 비등방 식각은 상기 채널 영역이 상기 메사 구조의 하부 측벽에 형성되고, 상기 드레인 영역이 상기 채널 영역 상에 형성되도록 하고, 상기 제 4 단계의 상기 게이트 물질의 식각은 비등방성으로 하여 상기 게이트 전극이 상기 소스 영역 및 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 상부 측벽에 형성되도록 할 수 있다.
또는 상기 제 1 단계의 상기 제 1 반도체층의 식각은 적어도 일측에 수직면과 수평면을 갖도록 단차지게 하여 상기 소스 영역을 형성하고, 상기 제 2 단계의 상기 제 3 반도체층 및 상기 제 2 반도체층의 비등방 식각은 상기 소스 영역의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 채널 영역이, 상기 채널 영역 상에 상기 소스 영역의 수직면과 수평면으로부터 각각 일정거리 이격되도록 상기 드레인 영역이 형성되도록 하고, 상기 제 4 단계의 상기 게이트 물질의 식각은 비등방성으로 하여 상기 소스 영역의 수직면 상부와 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 제 1 게이트 전극이 형성되도록 하고, 상기 드레인 영역 및 상기 채널 영역의 측벽과 상기 소스 영역의 수평면 일측 상에 상기 게이트 절연막을 사이에 두고 제 2 게이트 전극이 형성되도록 할 수 있다.
본 발명에 의한 화합물 터널링 전계효과 트랜지스터의 제조방법은 제 4 태양으로 상기 제 1 내지 제 3 태양의 화합물 터널링 전계효과 트랜지스터의 제조방법에서, 상기 제 1 단계 이전에 상기 실리콘 기판 상에 완충층으로 실리콘게르마늄(SiGe)을 에피 성장시키는 단계를 더 포함하고, 상기 제 1 반도체층은 게르마늄(Ge)으로 에피 성장시킨 것이고, 상기 제 2 반도체층 및 상기 제 3 반도체층은 갈륨비소(GaAs)로 에피 성장시킨 것을 특징으로 한다.
여기서, 상기 제 2 반도체층은 상기 갈륨비소(GaAs)로 에피 성장시킬 때 알루미늄을 추가하여 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성되도록 할 수 있다.
그리고, 상기 알루미늄의 함량(x)는 0<x≤0.45일 수 있다.
본 발명은 종래 고가인 화합물 반도체 기판 대신 실리콘 기판으로 구현하여 제조비용을 현저히 낮출 수 있으며, 최근 광소자들도 실리콘 기판 상에서 구현하고자 하는 목표를 함께 함과 동시에 광소자 제조공정 중에 본 발명에 의한 공정을 진행 할 수 있게 되어 종래 별개의 공정으로 진행하여야 하는 문제점을 해소 하게 된 효과가 있다.
또한, 본 발명은 소스 영역을 실리콘보다 0.4 eV 이상 밴드갭이 작은 물질로 형성하여 급격한 밴드 경사로 터널링 효율을 높임은 물론, 소스 영역과 격자 상수 차이가 거의 없도록 하며 실리콘보다 5배 이상 전자 이동도를 갖는 물질로 채널 영역을 형성하여 종래 낮은 구동전류(ION)로 문제되었던 것을 MOSFET의 구동전류에 버금갈 정도의 크기로 높일 수 있게 되었고, 동시에 채널 영역 물질의 밴드갭보다 크거나 같은 물질로 드레인 영역을 형성하여 OFF 전류를 최대한 억제할 수 있게 되어 ON/OFF 전류비를 획기적으로 높일 수 있게 된 효과가 있다.
나아가, 본 발명은 채널 영역 형성시 소스 영역의 물질보다 전자친화도가 의도적으로 작아지도록 특정 물질(예컨대, 알루미늄)을 추가하여, 즉 특정 물질의 함량을 조절하며 문턱전압을 시프트(shift)시킬 수 있게 되어, 회로 설계에 따라 다양한 문턱전압을 갖는 터널링 전계효과 트랜지스터도 용이하게 구현할 수 있는 효과가 있다.
도 1은 종래 터널링 전계효과 트랜지스터의 기본 구조를 보여주는 단면도이다.
도 2는 도 1에서 게이트 전극에 + 구동전압이 인가되고, 소스 영역 및 드레인 영역에 역바이어스 전압이 각각 인가될 때, 채널 영역과 소스 영역 사이에 급격한 에너지 밴드 경사를 갖는 접합(abrupt junction)이 형성되어 양자역학적 터널링에 의한 구동전류(ION)가 흐르게 되는 원리를 설명하기 위한 에너지 밴드도이다.
도 3은 도 1에서 게이트 전극의 구동전압이 양에서 음으로 이동할 때(즉, OFF 전압 인가시), 터널링이 일어나는 부분이 P+ 영역에서 N+ 영역으로 바뀌게 되어, 의도하지 않은 영역에서의 터널링으로 누설전류(OFF 전류) 증가를 가져오게 되는 원리를 설명하기 위한 에너지 밴드도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 11 및 도 12는 도 10의 상측에서 내려다 볼 경우 형성될 수 있는 컨택 구조의 실시예를 각각 보여준다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 17 내지 도 21은 본 발명의 다른 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 22 내지 도 27은 본 발명의 다른 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 28 내지 도 33은 본 발명의 다른 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 34 내지 도 39는 본 발명의 다른 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 40은 본 발명의 다른 실시예에 따른 화합물 터널링 전계효과 트랜지스터의 구조 및 제조공정을 보여주는 공정 단면도이다.
도 41은 여러가지 물질을 기반으로 한 터널링 전계효과 트랜지스터에 대하여 ON 전류와 OFF 전류의 크기를 비교한 전기적 특성도이다.
도 42는 게르마늄(Ge)을 소스 영역으로 하고 이와 다양한 이종접합으로 형성된 화합물 터널링 전계효과 트랜지스터에 대하여 ON 전류와 OFF 전류의 크기를 비교한 전기적 특성도이다.
도 43은 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성된 채널 영역에 알루미늄 함량(x)을 증가시킬 때 화합물 터널링 전계효과 트랜지스터의 문턱전압이 증가하는 방향으로 시프트(shift)됨을 보여주는 전기적 특성도이다.
도 44는 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성된 채널 영역에 알루미늄 함량(x)을 증가시킬 때 홀 이동도(μh)의 크기를 보여주는 전기적 특성도이다.
도 45는 소스 영역/채널 영역/드레인 영역이 게르마늄(Ge)/게르마늄(Ge)/게르마늄(Ge)의 동종접합으로 형성된 터널링 전계효과 트랜지스터와 게르마늄(Ge)/갈륨비소(GaAs)/갈륨비소(GaAs)의 이종접합으로 형성된 터널링 전계효과 트랜지스터의 (a) Off 상태, (b) On 상태, (c) 게이트 전극에 음(-)의 전압이 인가된 상태에서의 에너지 밴드 변화를 대비한 시뮬레이션 결과도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
[소자 구조에 관한 실시예 1]
본 발명의 실시예 1에 따른 화합물 터널링 전계효과 트랜지스터는 기본적으로, 도 8 및 도 16에 공통적으로 도시된 바와 같이, 실리콘 기판(10); 상기 실리콘 기판(10) 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0.4 eV 이상 밴드갭이 작은 제 1 도전형을 갖는 제 1 반도체 물질로 형성된 소스 영역(31, 32); 상기 소스 영역(31, 32) 상에 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 채널 영역(41, 42); 상기 채널 영역(41, 42) 상에 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 드레인 영역(51, 52); 상기 채널 영역(41, 42)의 측면 상에 형성된 게이트 절연막(60, 62); 및 상기 게이트 절연막(60, 62) 상에 형성된 게이트 전극(71, 72, 74)을 포함하여 수직채널을 갖는 것을 특징으로 한다.
상기와 같이 구성됨으로써, 본 실시예 1은 다음과 같은 효과가 있다.
상기 소스 영역(31, 32)은 실리콘 기판(10) 상에 제 1 도전형(예컨대, P형)을 갖는 제 1 반도체 물질로 형성되는데, 실리콘 기판과 5% 이내의 격자 상수 차이를 갖는 반도체 물질로 형성함으로써, 실리콘 기판으로부터 에피 성장으로 광소자에 이용되는 반도체 물질(예컨대, Ge 등)도 소스 영역(31, 32)으로 형성할 수 있게 된다.
여기서, 상기 제 1 반도체 물질이 실리콘 기판과 5% 초과하여 격자 상수 차이를 갖게 되면, 실리콘 기판에 바로 에피텍셜로 성장시키기 어려우므로, 복수개의 완충층을 형성해야 하는 문제점이 있다.
도 8 및 도 16에서는 실리콘 기판(10)과 소스 영역(31, 32) 사이에 하나의 완충층(20)이 사용된 것으로 도시되어 있으나, 본 실시예 1에서와 같이 실리콘 기판과 5% 이내의 격자 상수 차이를 갖는 반도체 물질로 소스 영역(31, 32)을 형성할 경우에는, 상기 완충층(20) 없이 바로 에피텍셜로 성장시킬 수 있다.
이는 실리콘 기판(10) 상에서 액티브 영역, 즉 소스 영역(31, 32)/채널 영역(41, 42)/드레인 영역(51, 52)을 수직으로 적층시킨 구조에서, 소스 영역(31, 32)을 수 마이크로 두께로 성장시키면, 실리콘 기판과 소스 영역(31, 32)의 접합 부위에는 격자 차이로 계면 상태가 좋지 못하더라도 채널 영역(41, 42)과 접하게 되는 소스 영역(31, 32) 상부쪽에는 균일한 격자 크기를 갖게 되기 때문이다.
또한, 상기 제 1 반도체 물질은 실리콘 기판에서 바로 에피텍셜이 가능하고 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 것이어야 하는데, 이렇게 함으로써, 실리콘 기판에 바로 소스 영역을 형성하는 것보다 채널 영역과의 접합에서 급격한 에너지 밴드 경사를 갖게 되어 양자역학적 터널링 효율을 높여 구동전류(ION)도 1차적으로 크게 할 수 있게 된다.
여기서, 상기 제 1 반도체 물질이 실리콘 기판보다 0.4 eV 미만으로 밴드갭이 작을 경우에는 채널 영역과의 접합에서 급격한 밴드 경사를 형성할 수 없게 되어, 구동전류(ION)를 크게 할 수 없는 문제점이 있다. 한편, 구동전류(ION)를 높이기 위해서는 밴드갭이 최대한 작을수록 터널링 효율을 높일 수 있어 좋으나, 실리콘 기판에서 바로 에피텍셜로 성장시키기 어려운 것은 배제함이 바람직하다.
상기 채널 영역(41, 42)은 상기 소스 영역(31, 32) 상에 진성(intrinsic)이거나 P형 또는 N형 불순물이 약하게 도핑된 제 2 반도체 물질로 형성되는데, 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 큰 반도체 물질로 형성함으로써, 소스 영역(31, 32)과의 계면에서 격자 불일치로 인한 반송자(carrier: 전자 또는 홀)의 포획을 최소화 하고, 동시에 에피텍셜로 광소자에 이용되는 반도체 물질(예컨대, GaAs 등)도 채널 영역(31, 32)으로 형성할 수 있게 된다.
여기서, 상기 채널 영역(41, 42)이 상기 제 1 반도체 물질과 2% 초과의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 작거나 같은 반도체 물질로 형성하게 되면, 소스 영역(31, 32)과 채널 영역(41, 42)의 접합 계면에서 격자 불일치로 인한 구동시 반송자(carrier: 전자 또는 홀)의 포획이 증가되고, 급격한 밴드 경사를 형성할 수 없게 되어, 구동전류(ION)를 크게 할 수 없는 문제점이 있다.
또한, 상기 채널 영역(41, 42)은 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 가지면서 동시에 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성됨으로써, 소스 영역(31, 32)과 채널 영역(41, 42) 사이 접합에서의 반송자 포획을 최소화 하면서 동시에 터널링된 반송자의 이동 속도(drift velocity)를 실리콘 소자보다 5배 이상 크게 할 수 있게 되어 구동전류(ION)를 2차적으로 크게 할 수 있게 된다.
여기서, 상기 채널 영역(41, 42)이 실리콘보다 5배 미만의 전자 이동도를 갖는 반도체 물질로 형성될 경우에는, 터널링 효율을 높여 터널링된 반송자의 수가 많더라도 채널 영역(41, 42)에서의 이동 속도가 낮을 경우에는 종래 기술의 문제점인 구동전류(ION)를 크게 할 수 없어, 기존 MOSFET를 대체하기 어려운 문제점이 있다.
한편, 구동전류(ION)를 높이기 위해서는 상기 채널 영역(41, 42)을 전자 이동도가 최대한 큰 물질로 형성함이 좋으나, 소스 영역(31, 32)의 물질인 제 1 반도체 물질과 2% 초과의 격자 상수 차이를 가지게 되면, 상술한 바와 같이, 격자 불일치로 인한 계면에서의 반송자 포획으로 구동전류(ION)를 높일 수 없게 되므로, 제 2 반도체 물질의 격자 상수도 함께 고려되어야 한다.
상기 드레인 영역(51, 52)은 상기 채널 영역(41, 42) 상에 상기 제 1 도전형과 반대인 제 2 도전형(예컨대, N형)을 갖는 제 3 반도체 물질로 형성되는데, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖도록 에피텍셜로 성장시킴으로써, 채널 영역(41, 42)을 지나 드레인 영역(51, 52)으로 들어오는 반송자가 거의 격자 차이를 경험하지 못하고, 접합에서의 반송자 포획이 거의 이루어 지지 않도록 하여 결과적으로 구동전류(ION)를 크게 할 수 있게 된다.
또한, 상기 드레인 영역(51, 52)은 상기 제 2 반도체 물질의 밴드갭보다 크거나 같은 반도체 물질로 형성함으로써, Off시 즉, 게이트 전극(71, 72, 74)에 구동 전압을 인가하지 않거나 구동시와 반대 극성의 전압(예컨대, 음의 전압)이 인가될 때, 도 3과 같이, 채널 영역(41, 42)과 드레인 영역(51, 52)의 계면에서 원하지 않는 터널링이 발생되는 것을 최대한 억제하여 Off 전류(누설전류)를 줄일 수 있게 된다.
이는 특히, 도 8 및 도 16과 같이, 게이트 전극(71, 72, 74)이 드레인 영역(51, 52)과 겹치게(overlap) 형성되고, n채널 TFET에서 게이트 전극(71, 72, 74)에 음의 전압이 인가될 경우, 게이트에 유도된 드레인의 누설전류(GIDL: Gate Induced Drain Leckage)로 나타나게 된다.
Off시 게이트에 유도된 드레인의 누설전류(GIDL)를 줄이기 위해 게이트 전극(71, 72, 74)을 드레인 영역(51, 52)과 겹치지 않게(underlap), 즉, 게이트 전극(71, 72, 74)을 드레인 영역(51, 52)으로부터 떨어지도록 형성할 수도 있으나, 이렇게 되면 구동전압이 높아지게 되므로, 저전력 구동이 가능한 터널링 전계효과 트랜지스터의 장점을 살리지 못하게 되는 문제점이 있다.
도 8 및 도 16과 같이, 게이트 전극(71, 72, 74)이 드레인 영역(51, 52)과 겹치게(overlap) 형성된 구조에서, Off 전류(누설전류)를 최대한 줄이기 위해서는 드레인 영역(51, 52)을 제 2 반도체 물질의 밴드갭보다 되도록 큰 물질로 형성함이 바람직하나, 이 경우 제 2 반도체 물질과 1% 초과한 격자 상수 차이를 갖게 되면, 상술한 바와 같이, 접합에서의 반송자 포획으로 구동전류(ION)를 떨어뜨리게 되는 문제점이 있게 된다.
그리고, 본 실시예 1의 다른 특징은, 도 8 및 도 16에 공통적으로 도시된 바와 같이, 실리콘 기판(10) 상에서 소스 영역(31, 32)으로부터 드레인 영역(51, 52)을 수직하게 이격시키는 채널 영역(41, 42)의 측면 상에 게이트 절연막(60, 62)이 형성되고, 상기 게이트 절연막(60, 62) 상에 게이트 전극(71, 72, 74)이 형성되어, 수직채널을 갖는 터널링 전계효과 트랜지스터를 구현함에 있다.
상기와 같이 수직채널을 갖는 터널링 전계효과 트랜지스터를 구현함으로써, 면적의 증가 없이 채널 길이를 얼마든지 길게 형성할 수 있다.
상술한 본 실시예 1의 기술적 사상을 구체화하기 위한 소자의 구조는 다양할 수 있으나, 도 8 또는 도 16에 도시된 구조로 구체화 될 수 있다.
도 8은 실리콘 기판(10) 상에서 소스 영역(31)의 일부, 채널 영역(41) 및 드레인 영역(51)이 기둥형상으로 돌출되고, 상기 기둥형상을 감싸며 게이트 절연막(60)이 형성되고, 상기 게이트 절연막(60) 상에 게이트 전극(71, 72)이 형성된 구조를 보여준다.
도 8에서 상기 게이트 전극(71, 72)이 상기 기둥형상의 양측에 형성된 것으로 도시되어 있으나, 상기 기둥형상의 어느 일측에만 형성될 수도 있고, 전 측면을 감싸며 형성될 수 있다.
따라서, 본 발명이 속한 기술분야의 통상의 기술자라면, 도 8로부터 돌출된 기둥형상의 일측에 단일 게이트 전극을 갖는 터널링 전계효과 트랜지스터, 돌출된 기둥형상의 양측에 이중 게이트 전극을 갖는 터널링 전계효과 트랜지스터 및 돌출된 기둥형상의 전 측면을 감싸며 형성된 GAA(Gate-All-Around) 구조의 터널링 전계효과 트랜지스터를 구현할 수 있을 것이다.
도 9는 도 8의 구조에 절연막(80)을 덮고 평탄화시킨 모습이며, 도 10은 소스 영역(31)/채널 영역(41)/드레인 영역(51)을 컨택하기 위한 컨택홀을 형성한 다음 도전성 물질을 채워 컨택 플러그(92, 94, 96, 98)를 형성한 모습을 보여준다.
도 11 및 도 12는 도 10의 상측에서 내려다 볼 경우 형성될 수 있는 컨택 구조의 실시예를 각각 도시한 것이다.
도 11은 도 8의 게이트 전극(71, 72)이 돌출된 기둥형상의 전 측면을 감싸며 형성된 GAA(Gate-All-Around) 구조일 경우에 가질 수 있는 컨택 구조로, 도면부호 92는 소스 영역 컨택 플러그, 94는 게이트 전극 컨택 플러그, 98은 드레인 영역 컨택 플러그를 각각 나타낸다.
한편, 도 12는 도 8의 게이트 전극(71, 72)이 돌출된 기둥형상의 양측에 이중 게이트 전극 구조일 경우에 가질 수 있는 컨택 구조로, 도면부호 92는 소스 영역 컨택 플러그, 94와 96은 게이트 전극 컨택 플러그, 98은 드레인 영역 컨택 플러그를 각각 나타낸다.
도 16은 실리콘 기판(10) 상에서 소스 영역(32)의 일부, 채널 영역(42) 및 드레인 영역(52)을 적어도 일측에 측벽을 갖는 메사(mesa) 구조로 돌출시키고, 상기 메사 구조 상에 게이트 절연막(62)을 형성하고, 상기 게이트 절연막(62) 상의 상기 메사 구조의 측벽에 게이트 전극(74)이 형성된 구조를 보여준다.
여기서, 상기 소스 영역(32)의 일부는 돌출시킬 필요없이 소스 영역(32) 상에서 채널 영역(42) 및 드레인 영역(52)만 돌출시켜 메사(mesa) 구조로 형성할 수도 있음은 물론이다.
[소자 구조에 관한 실시예 2]
본 발명의 실시예 2에 따른 화합물 터널링 전계효과 트랜지스터는 기본적으로, 도 21, 도 27 및 도 33에 공통적으로 도시된 바와 같이, 실리콘 기판(10); 상기 실리콘 기판(10) 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0.4 eV 이상 밴드갭이 작은 제 1 도전형을 갖는 제 1 반도체 물질로 형성된 소스 영역(33, 34); 상기 소스 영역(33, 34)과 접하며 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 채널 영역(43, 45); 상기 채널 영역(43, 45)과 접하며 상기 소스 영역(33, 34)과 수평으로 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 드레인 영역(53, 55); 상기 채널 영역(43, 45) 상에 형성된 게이트 절연막(63, 64); 및 상기 게이트 절연(63, 64) 상에 형성된 게이트 전극(75, 77)을 포함하여 수평채널을 갖는 것을 특징으로 한다.
상기와 같이, 상기 소스 영역(33, 34), 상기 채널 영역(43, 45) 및 상기 드레인 영역(53, 55)을 각각 구성하는 물질 특성이 상기 실시예 1에 따른 화합물 터널링 전계효과 트랜지스터와 동일하므로, 상술한 바와 같은 동일한 효과가 있다.
따라서, 본 실시예 2는 상기 실시예 1과는, 도 21, 도 27 및 도 33에 공통적으로 도시된 바와 같이, 실리콘 기판(10) 상에서 소스 영역(33, 34)과 드레인 영역(53, 55)이 채널 영역(43, 45)을 사이에 두고 수평하게 이격된 점에만 차이점이 있다.
본 실시예 2에서도, 도 21 및 도 27에서는 실리콘 기판(10)과 소스 영역(33, 34) 사이에 하나의 완충층(20)이 사용된 것으로 도시되어 있으나, 상술한 바와 같이 그리고 도 33과 같이, 실리콘 기판(10)과 5% 이내의 격자 상수 차이를 갖는 반도체 물질로 소스 영역(33, 34)을 형성할 경우에는, 상기 완충층(20) 없이 바로 에피텍셜로 성장시킬 수 있다.
상술한 본 실시예 2의 기술적 사상을 구체화하기 위한 소자의 구조는 다양할 수 있으나, 도 21, 도 27 또는 도 33에 도시된 구조로 구체화 될 수 있다.
도 21은 통상의 터널링 전계효과 트랜지스터 구조를 가질 수 있음을 보여주는데, 이 경우에도 상술한 바와 같이 소스 영역(33), 채널 영역(43) 및 드레인 영역(53)을 구성하는 각 물질에 그 특징이 있으므로, 상술한 효과를 가지게 된다.
도 27은 실리콘 기판(10) 상에 소스 영역(34)을 메사(mesa) 구조로 돌출시키고, 상기 소스 영역(34)과 접하며 상기 메사 구조의 하부 측벽 상에 'ㄴ' 형상의 채널 영역(45)을 형성하고, 상기 채널 영역(45) 상에서 접하며 상기 채널 영역(45)을 사이에 두고 상기 소스 영역(34)과 수평으로 이격되도록 드레인 영역(55)을 형성하고, 상기 채널 영역(45) 상부를 포함한 상기 소스 영역(34) 상에 게이트 절연막(64)을 형성하고, 상기 게이트 절연(64) 상의 상기 메사 구조의 상부 측벽 상에 게이트 전극(77)이 형성된 구조(A)를 보여준다.
그리고, 도 33은 도 27에 도시된 구조에서, 완충층(20)이 없는 점에만 차이가 나는 것으로, 상기 완충층(20) 없이 실리콘 기판(10)에서 바로 에피텍셜로 소스 영역(34)을 형성할 수 있음은 이미 상술한 바와 같다.
[소자 구조에 관한 실시예 3]
본 발명의 실시예 3에 따른 화합물 터널링 전계효과 트랜지스터는, 상기 실시예 1, 2에 따른 화합물 터널링 전계효과 트랜지스터에서, 도 8, 도 16, 도 21 및 도 27에 공통적으로 도시된 바와 같이, 상기 실리콘 기판(10)과 상기 소스 영역(31, 32, 33, 34) 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층(20)이 더 형성되고, 상기 제 1 반도체 물질은 게르마늄(Ge)이고, 상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 한다.
상기와 같이 구성됨으로써, 본 실시예 3은 상기 실시예 1, 2에 따른 효과 이외에 다음과 같은 효과가 있다.
상기 실리콘 기판(10)과 상기 소스 영역(31, 32, 33, 34) 사이에 실리콘게르마늄(SiGe)으로 구성된 완충층(20)을 더 형성함으로써, 실리콘 기판(10) 상에서 소스 영역(31, 32, 33, 34)을 형성하는 제 1 반도체 물질인 게르마늄(Ge)과의 격자 상수 차이를 극복하며 균질의 소스 영역(31, 32, 33, 34)을 형성할 수 있다.
따라서, 통상보다 소스 영역을 얇게 형성하거나, 도 16 및 도 27과 같이, 소스 영역(32, 34)의 상부 표면 이외의 부분을 액티브 영역으로 이용하고자 할 경우에는, 본 실시예 3과 같이, 실리콘 기판(10)과 소스 영역(31, 32, 33, 34) 사이에 실리콘게르마늄(SiGe)으로 구성된 완충층(20)을 더 형성함이 바람직하다.
여기서, 게르마늄(Ge)의 격자 상수는 5.65Å으로 실리콘(Si)의 격자 상수 5.43Å보다 약 4% 더 크므로, 상기 실시예 1, 2에서와 같이, 상기 실리콘 기판(10) 상에서 바로 에피텍셜로 소스 영역(31, 32, 33, 34)을 형성시킬 수도 있다.
또한, 갈륨비소(GaAs)의 격자 상수는 5.65Å으로 게르마늄(Ge)과 동일하여, 상기 실시예 1, 2의 조건을 만족하므로, 소스 영역(31, 32, 33, 34) 상에서 에피텍셜로 균질의 채널 영역(41, 42, 43, 45)을 형성시킬 수 있다.
상기 제 1 반도체 물질은 게르마늄(Ge)으로, 상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)로 하여 이종접합으로 화합물 터널링 전계효과 트랜지스터를 구현함으로써, 도 41 및 도 42로부터 알 수 있는 바와 같이, 그렇지 않은 경우에 비하여 우수한 전기적 특성을 얻을 수 있다.
도 41은 여러가지 물질을 기반으로 한 터널링 전계효과 트랜지스터에 대하여 ON 전류와 OFF 전류의 크기를 비교한 전기적 특성도이고, 도 42는 게르마늄(Ge)을 소스 영역으로 하고 이와 다양한 이종접합으로 형성된 화합물 터널링 전계효과 트랜지스터에 대하여 ON 전류와 OFF 전류의 크기를 비교한 전기적 특성도이다.
여기서, ON 전류란 게이트 전극에 문턱전압 이상의 전압이 인가된 때의 드레인 전류를 말하고, OFF 전류란 문턱전압 미만의 음의 전압이 인가된 때의 드레인 전류를 말한다.
도 41로부터, 동일한 물질로 즉 동종접합으로 터널링 전계효과 트랜지스터를 구현할 경우, 밴드갭이 작은 게르마늄(Ge)이 실리콘(Si)보다 터널링 효율이 좋아 ON 전류가 큼을 알 수 있다(Eg , Ge=0.67eV, Eg , Si=1.11eV).
그런데, 갈륨비소(GaAs)는 실리콘(Si)보다 밴드갭이 커서(Eg , GaAs=1.43eV), ON 전류가 실리콘(Si)보다 작을 것으로 예상되었지만, 도 41의 시뮬레이션 결과에서 보여준 바와 같이, 양자의 ON 전류는 거의 비슷한 값을 가졌다.
그 원인을 분석해본 결과, n형 TFET에서 반송자인 전자가 소스 영역에서 채널 영역으로 터널링 한 이후에 채널 영역의 전자 이동도에 따라 ON 전류의 크기에 영향을 줄 수 있음을 알게 되었다.
즉, 실리콘(Si) 소자는 갈륨비소(GaAs) 소자에 비하여 소스 영역에서 채널 영역으로 터널링 되는 전자의 수는 많을지라도, 실리콘(Si) 채널 영역의 전자 이동도(μe)가 1350㎠/Vs인 반면, 갈륨비소(GaAs) 채널 영역의 전자 이동도(μe)는 8500㎠/Vs로 6.3배 차이가 나서, 결국 양자의 ON 전류는 거의 같은 값을 가지게 된 것임을 알게 되었다.
또한, 도 41로부터, 소스 영역/채널 영역/드레인 영역을 Ge/SiGe/Si의 이종접합으로 터널링 전계효과 트랜지스터를 형성할 경우, 게르마늄(Ge) 동종접합 터널링 전계효과 트랜지스터보다도 큰 ON 전류를 얻을 수 있음을 알 수 있다.
한편, 도 41로부터, OFF 전류 측면에서는, 밴드갭이 상대적으로 큰 갈륨비소(GaAs) 소자가 가장 작고, 밴드갭이 상대적으로 작은 게르마늄(Ge) 소자가 가장 큼을 알 수 있다.
도 42는 게르마늄(Ge)을 소스 영역으로 하고 이와 다양한 이종접합으로 형성된 화합물 터널링 전계효과 트랜지스터에 대하여 ON 전류와 OFF 전류의 크기를 비교한 전기적 특성도인데, 이로부터 본 실시예 3과 같이, 소스 영역/채널 영역/드레인 영역을 Ge/GaAs/GaAs의 이종접합으로 터널링 전계효과 트랜지스터를 형성하는 것이 ON 전류를 최대로 하면서, 동시에 OFF 전류를 최소화하여, ON/OFF 전류비를 가장 크게 할 수 있음을 알 수 있다.
도 41에서, 문턱전압을 드레인 전류의 크기가 10-6A/㎛일 때로 정의하여, 이를 도 42에서 적용하여 본 실시예 3인 Ge/GaAs/GaAs 소자에서 ON 전류와 ON/OFF 전류비를 구하면, 각각 12.77x10-3A/㎛, 4.96x1015이다.
본 실시예 3인 Ge/GaAs/GaAs 소자의 ON 전류는 실리콘(Si) 소자의 그것보다 103배 큰 것으로, 최근 스위칭 소자 기술의 로드맵에서 제시한 요구조건을 만족시키고 있다.
또한, 도 42로부터, 본 실시예 3에서 채널 영역을 갈륨비소(GaAs)인 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlGaAs)로 형성할 경우에는 문턱전압이 우측으로 이동(shift)됨을 알 수 있다.
이렇게 문턱전압이 이동되는 가장 큰 이유는 알루미늄 갈륨비소(AlGaAs)의 전자친화도가 갈륨비소(GaAs)의 그것보다 작아, 소스 영역에서 터널링되어 채널 영역으로 들어온 전자가 채널 방향으로 봤을 때 갈륨비소(GaAs)를 보는 경우보다 알루미늄 갈륨비소(AlGaAs)를 보게 될 때 에너지 장벽을 더 크게 느끼게 되기 때문이다.
그러나, 도 42로부터, 드레인 영역에만 알루미늄을 추가한 Ge/GaAs/AlGaAs 소자는 Ge/AlGaAs/GaAs 소자보다 문턱전압이 이동(shift)이 크지 않음을 알 수 있다.
상기와 같이, 채널 영역에 알루미늄 추가로 인한 문턱전압의 이동을 보다 정량적으로 파악하기 위하여, 채널 길이가 30nm이고 반지름이 10nm인 수직채널을 갖는 나노 와이어 TFET 구조에서 추가되어 갈륨(Ga)과 치환되는 알루미늄의 비율을 0부터 40%까지 변화시키며 시뮬레이션하여 도 43과 같은 결과를 얻었다.
도 43에서 알 수 있는 바와 같이, 추가되는 알루미늄 비율을 5%씩 높여줄 때마다 문턱전압이 일정한 간격으로 우측으로 이동됨을 알 수 있다.
이는, 도 44에서 보여주는 알루미늄의 함량(x) 추가에 따른 알루미늄 갈륨비소(AlxGa1 - xAs)의 홀 이동도(μh)를 함께 고려하면, 알루미늄의 함량(x)이 0.45가 될때까지 문턱전압이 우측으로 이동할 것을 예측할 수 있다.
그리고, 상기 알루미늄의 함량(x)이 0.45를 초과하게 되면, 갈륨(Ga) 보다는 금속인 알루미늄(Al)의 특성을 따르게 되어 3원자 화합물(ternary compound)의 성질이 잃게 되므로, 알루미늄 갈륨비소(AlxGa1 - xAs)에서 알루미늄의 함량(x) 추가는 0.45 이하로 함이 바람직하다.
도 45는 소스 영역/채널 영역/드레인 영역이 게르마늄(Ge)/게르마늄(Ge)/게르마늄(Ge)의 동종접합으로 형성된 터널링 전계효과 트랜지스터와 본 실시예 3에 따라 게르마늄(Ge)/갈륨비소(GaAs)/갈륨비소(GaAs)의 이종접합으로 형성된 터널링 전계효과 트랜지스터의 (a) Off 상태, (b) On 상태, (c) 게이트 전극에 음(-)의 전압이 인가된 상태에서의 에너지 밴드 변화를 대비한 시뮬레이션 결과도이다.
도 45에서 알 수 있는 바와 같이, 소스 영역과 드레인 영역에 각각 역바이어스 전압이 인가된 상태(예컨대, P+ 소스 영역에 음의 전압, N+ 드레인 영역에 양의 전압이 인가된 상태)에서 게이트 전극에 문턱전압 이상의 양의 전압이 인가될 때(a) Off 상태에 있다가 (b) On 상태로 된다.
도 45(b)와 같이, 게이트 전극에 문턱전압 이상의 양의 전압이 인가될 때, 본 실시예 3에 따른 소스 영역인 게르마늄(Ge)과 드레인 영역인 갈륨비소(GaAs)의 이종접합에 급격한 밴드 경사로 소스 영역의 가전자대(VB)에 있는 전자가 채널 영역의 전도대(CB)로 터널링 되며 구동전류로 ON 전류(4)가 흐르게 된다.
한편, 도 45(c)와 같이, 게이트 전극에 음의 전압이 인가될 때, 채널 영역에서의 전자의 포텐셜 에너지(Electron potential energy)가 높아지면서, 채널 영역과 드레인 영역의 접합 부위에는 밴드 경사가 생기게 된다.
이때, 본 실시예 3에 따른 갈륨비소(GaAs)/갈륨비소(GaAs)의 접합이 게르마늄(Ge) 소자의 접합에서 보다 밴드 폭이 커서 본 실시예 3에 따른 소자의 채널 영역의 가전자대(VB; 1)에 있는 전자가 드레인 영역의 전도대(CB; 3)로 터널링 될 확률이 게르마늄(Ge) 소자의 채널 영역의 가전자대(VB; 2)에 있는 전자가 드레인 영역의 전도대(CB; 3)로 터널링 될 확률보다 작게 되므로, 이로부터 본 실시예 3에 따른 소자가 게르마늄(Ge) 소자보다 누설전류(5, 6)를 줄일 수 있음을 알 수 있다.
따라서, Off시 즉, 게이트 전극에 구동 전압을 인가하지 않거나, 상기와 같이, 구동시와 반대 극성의 전압(예컨대, 음의 전압)이 인가될 때, 채널 영역과 드레인 영역의 계면에서 원하지 않는 터널링이 발생되는 것을 최대한 억제하기 위해서는, 본 실시예 3과 같이, 드레인 영역을 채널 영역과 같은 물질로 소스 영역에 비하여 밴드갭이 큰 물질로 형성하거나, 채널 영역을 형성하는 제 2 반도체 물질의 밴드갭보다 큰 물질로 형성하는 것이 바람직하다.
[소자 구조에 관한 실시예 4]
본 발명의 실시예 4에 따른 화합물 터널링 전계효과 트랜지스터는 기본적으로, 도 39 및 도 40에 공통적으로 도시된 바와 같이, 소정의 기판(10) 상에 제 1 도전형을 갖는 제 1 반도체 물질로 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성된 공통 소스 영역(36); 상기 공통 소스 영역(36)의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 공통 채널 영역(45A, 45B); 상기 공통 채널 영역(45A, 45B) 상에 상기 공통 소스 영역(36)의 수직면과 수평면으로부터 각각 일정거리 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 공통 드레인 영역(55); 상기 공통 소스 영역(36)의 수직면 상부와 상기 공통 채널 영역(45A) 상에 제 1 게이트 절연막(64)을 사이에 두고 형성된 제 1 게이트 전극(77A); 및 상기 공통 드레인 영역(55) 및 상기 공통 채널 영역(45B)의 측벽과 상기 공통 소스 영역(36)의 수평면 일측 상에 제 2 게이트 절연막(64)을 사이에 두고 형성된 제 2 게이트 전극(77B)을 포함하여, 상기 공통 채널 영역의 양단(45A, 45B)에 각각 수평채널 및 수직채널을 갖는 것을 특징으로 한다.
즉, 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성된 공통 소스 영역(36) 상의 모서리에 공통 채널 영역(45A, 45B) 및 공통 드레인 영역(55)을 형성하고, 공통 채널 영역의 양단(45A, 45B) 각각에 게이트 절연막(64)을 사이에 두고 제 1, 2 게이트 전극(77A)(77B)이 형성되어, 수평채널을 갖는 소자(A)와 수직채널을 갖는 소자(B)가 동시에 구현된 것을 특징으로 한다.
상기와 같이 구성됨으로써, 드레인의 구동 전류는 제 1 게이트 전극(77A)과 제 2 게이트 전극(77B)으로 제어 되므로, 복수 기능을 갖는 소자로 이용될 수 있다.
또한, 상기 공통 소스 영역(36), 상기 공통 채널 영역(45A, 45B) 및 상기 공통 드레인 영역(55)을 각각 구성하는 물질 특성은 상기 실시예 1에 따른 화합물 터널링 전계효과 트랜지스터와 동일하므로, 상술한 바와 같은 동일한 효과가 있다.
그리고, 상기 기판(10)은 실리콘 기판이고, 상기 기판(10)과 상기 공통 소스 영역(36) 사이에는, 도 39와 같이, 실리콘게르마늄(SiGe)으로 형성된 완충층(20)이 더 형성되고, 상기 제 1 반도체 물질은 게르마늄(Ge)이고, 상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)일 수 있는데, 이에 따른 효과는 상기 실시예 3에 따른 화합물 터널링 전계효과 트랜지스터에서 기술한 바와 동일하다.
물론, 본 실시예 4에서도 상기 공통 채널 영역(45A, 45B)은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성함으로써, 수평채널을 갖는 소자(A) 및 수직채널을 갖는 소자(B)의 문턱전압을 동시에 이동시킬 수 있다. 이때, 상기 알루미늄의 함량(x)는 0<x≤0.45일 수 있다.
[소자의 제조방법에 관한 실시예 5]
본 발명의 실시예 5에 따른 제조방법은 수직채널을 갖는 화합물 터널링 전계효과 트랜지스터를 제조하는 방법에 관한 것으로, 도 4 내지 도 16을 참조하며 설명한다.
먼저, 도 5와 같이, 실리콘 기판(10)에 제 1 도전형(예컨대, P형)을 갖는 불순물로 인시츄 도핑(in situ doping)하며 상기 실리콘 기판(10)보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층(30)을 에피텍셜로 성장시킨다(제 1 단계).
여기서, 상기 제 1 반도체층(30)은 상기 실리콘 기판(10)에서 에피텍셜로 성장시킬 수 있고, 상기 실리콘 기판(10)보다 0.4 eV 이상 밴드갭이 작은 물질로 형성되어야 하므로, 게르마늄(Ge)으로 형성함이 바람직하다.
이때, 게르마늄(Ge)을 상기 제 1 반도체층(30)으로 상기 실리콘 기판(10) 상에서 바로 에피텍셜로 성장시킬 수도 있으나, 도 4와 같이, 먼저 완충층(20)으로 실리콘게르마늄(SiGe)을 에피 성장시키고, 상기 완충층(20) 상에 게르마늄(Ge)을 에피 성장시켜 균질의 상기 제 1 반도체층(30)을 형성시키는 것이 바람직하다.
다음, 도 5와 같이, 상기 제 1 반도체층(30) 상에 상기 제 1 반도체층의 밴드갭보다 크고, 상기 실리콘 기판(10)보다 5배 이상 전자 이동도가 큰 제 2 반도체층(40)을 에피 성장시킨다(제 2 단계).
여기서, 상기 제 2 반도체층(40)은 상기 제 1 반도체층(30)에서 에피텍셜로 성장시킬 수 있고, 상기 제 1 반도체층(30)의 밴드갭보다 크고, 상기 실리콘 기판(10)보다 5배 이상 전자 이동도가 클 것이 요구되므로, 상기 제 1 반도체층(30)을 게르마늄(Ge)으로 형성할 경우에는 갈륨비소(GaAs)로 형성함이 바람직하다.
이는 상기 실시예 3에서 설명한 바와 같이, 갈륨비소(GaAs)는 격자 상수가 5.65Å으로 게르마늄(Ge)과 동일하여 균질의 에피텍셜층을 형성할 수 있고, 갈륨비소(GaAs)의 밴드갭(Eg, GaAs=1.43eV)은 게르마늄(Ge)의 밴드갭(Eg, Ge=0.67eV)보다 크며, 갈륨비소(GaAs)의 전자 이동도는 8500㎠/Vs로 실리콘(Si)의 전자 이동도 1350㎠/Vs보다 6.3배 크기 때문이다.
또한, 상기 제 2 반도체층(40)은 차후 채널 영역을 형성하게 되므로, 상기 갈륨비소(GaAs)로 에피 성장시킬 때 알루미늄을 일부 추가하여 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성함으로써, 문턱전압을 이동시킬 수 있다.
이때, 이동되는 문턱전압의 크기는 추가되는 알루미늄의 함량(x)에 비례하므로, 도 43 및 도 44를 고려하여, 상기 알루미늄의 함량(x)을 0<x≤0.45 범위내에서 조절함이 바람직하다.
따라서, 본 실시예 5에 의하면 추가되는 알루미늄의 함량(x)의 조절만으로, 광소자 제조 공정 속에서, 다양한 문턱전압을 갖는 TFET 스위칭 소자도 용이하게 제조할 수 있게 된다.
이어, 도 5와 같이, 상기 제 2 반도체층(40) 상에 상기 제 1 도전형과 반대인 제 2 도전형(예컨대, N형)을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층(40)의 밴드갭보다 크거나 같은 제 3 반도체층(50)을 에피 성장시킨다(제 3 단계).
여기서, 상기 제 3 반도체층(50)은 상기 제 2 반도체층(40)에서 에피텍셜로 성장시킬 수 있고, 상기 제 2 반도체층(40)의 밴드갭보다 크거나 같아야 하므로, 상기 제 2 반도체층(40)을 갈륨비소(GaAs)로 형성할 경우에는 동일한 갈륨비소(GaAs)로 형성함이 바람직하다. 문턱전압의 이동(shift)을 위하여, 상기 제 2 반도체층(40)을 알루미늄 갈륨비소(AlGaAs)로 형성할 경우에도, 상기 제 3 반도체층(50)은 갈륨비소(GaAs)로 형성함이 바람직하다.
다음, 도 6 또는 도 13과 같이, 상기 제 3 반도체층(50), 상기 제 2 반도체층(40) 및 상기 제 1 반도체층(30)을 식각하여 각각 드레인 영역(51, 52), 채널 영역(41, 42) 및 소스 영역(31, 32)을 형성한다(제 4 단계).
여기서, 상기 제 3 반도체층(50), 상기 제 2 반도체층(40) 및 상기 제 1 반도체층(30)의 식각은, 도 6과 같이, 상기 제 1 반도체층(30)이 일부 식각된 상태에서 기둥형상으로 돌출되어 위로부터 드레인 영역(51), 채널 영역(41) 및 소스 영역(31)이 형성되도록 할 수도 있고, 도 13과 같이, 상기 제 1 반도체층(30)이 일부 식각된 상태에서 일측에 측벽을 갖는 메사(mesa) 구조로 돌출되어 위로부터 드레인 영역(52), 채널 영역(42) 및 소스 영역(32)이 형성되도록 할 수도 있다.
이어, 도 7 또는 도 14와 같이, 상기 드레인 영역(51, 52), 상기 채널 영역(41, 42) 및 상기 소스 영역(31, 32) 상에 게이트 절연막(60, 62)을 형성하고(제 5 단계), 상기 게이트 절연막(60, 62) 상에 게이트 물질(70, 73)을 증착하고 식각하여, 도 8 또는 도 16과 같이, 게이트 전극(71, 72, 74)을 형성한다(제 6 단계).
이때, 상기 게이트 물질(70, 73)의 식각은, 도 16과 같이, 상기 게이트 절연막(62)을 사이에 두고 상기 메사 구조의 측벽에 상기 게이트 전극(74)이 형성되도록 할 수도 있으나, 도 8과 같이, 상기 게이트 절연막(60)을 사이에 두고 상기 기둥형상의 양측에 2개의 게이트 전극 즉, 이중 게이트 전극(71, 72)이 형성되도록 할 수 있으나, 상기 기둥형상의 일측 또는 전 측면을 감싸며 하나의 게이트 전극이 형성되도록 할 수도 있다.
도 9는 도 8의 구조에 절연막(80)을 덮고 평탄화시킨 모습이며, 도 10은 소스 영역(31)/채널 영역(41)/드레인 영역(51)을 컨택하기 위한 컨택홀을 형성한 다음 도전성 물질을 채워 컨택 플러그(92, 94, 96, 98)를 형성한 모습을 보여준다.
도 11 및 도 12는 도 10의 상측에서 내려다 볼 경우 형성될 수 있는 컨택 구조의 실시예를 각각 도시한 것이다.
도 11은 도 8의 게이트 전극(71, 72)이 돌출된 기둥형상의 전 측면을 감싸며 형성된 GAA(Gate-All-Around) 구조일 경우에 가질 수 있는 컨택 구조로, 도면부호 92는 소스 영역 컨택 플러그, 94는 게이트 전극 컨택 플러그, 98은 드레인 영역 컨택 플러그를 각각 나타낸다.
한편, 도 12는 도 8의 게이트 전극(71, 72)이 돌출된 기둥형상의 양측에 이중 게이트 전극 구조일 경우에 가질 수 있는 컨택 구조로, 도면부호 92는 소스 영역 컨택 플러그, 94와 96은 게이트 전극 컨택 플러그, 98은 드레인 영역 컨택 플러그를 각각 나타낸다.
[소자의 제조방법에 관한 실시예 6]
본 발명의 실시예 6에 따른 제조방법은 수평채널을 갖는 화합물 터널링 전계효과 트랜지스터를 제조하는 방법에 관한 것으로, 도 17 내지 도 21을 참조하며 설명한다.
먼저, 도 17과 같이, 실리콘 기판(10) 상에 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층(40)을 에피 성장시켜 채널 영역을 형성한다(제 1 단계).
여기서, 상기 제 2 반도체층(40)은 상기 실리콘 기판(10)에서 에피텍셜로 성장시킬 수 있고, 상기 실리콘 기판(10)보다 5배 이상 전자 이동도가 클 것이 요구되므로, 갈륨비소(GaAs)로 형성함이 바람직하다.
이는 상기 실시예 3에서 설명한 바와 같이, 갈륨비소(GaAs)는 격자 상수가 5.65Å으로 게르마늄(Ge)과 마찬가지로 상기 실리콘 기판(10)에서 바로 에피텍셜로 성장시킬 수 있고, 갈륨비소(GaAs)의 전자 이동도는 8500㎠/Vs로 실리콘(Si)의 전자 이동도 1350㎠/Vs보다 6.3배 크기 때문이다.
이때, 갈륨비소(GaAs)를 상기 실리콘 기판(10) 상에서 바로 에피텍셜로 성장시킬 수도 있으나, 도 17과 같이, 먼저 완충층(20)으로 실리콘게르마늄(SiGe)을 에피 성장시키고, 상기 완충층(20) 상에 갈륨비소(GaAs)를 에피 성장시켜 균질의 상기 제 2 반도체층(40)을 형성시키는 것이 바람직하다.
또한, 상기 제 2 반도체층(40)은 채널 영역으로 기능하게 되므로, 상기 갈륨비소(GaAs)로 에피 성장시킬 때 알루미늄을 일부 추가하여 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성함으로써, 문턱전압을 이동시킬 수 있다.
이때, 이동되는 문턱전압의 크기는 추가되는 알루미늄의 함량(x)에 비례하므로, 도 43 및 도 44를 고려하여, 상기 알루미늄의 함량(x)을 0<x≤0.45 범위내에서 조절함이 바람직하다.
따라서, 추가되는 알루미늄의 함량(x)의 조절만으로, 광소자 제조 공정 속에서, 다양한 문턱전압을 갖는 TFET 스위칭 소자도 용이하게 제조할 수 있게 된다.
다음, 도 17과 같이, 상기 제 2 반도체층(40) 상에 제 1 마스크(81)를 형성하고, 도 18과 같이, 상기 제 1 마스크(81)를 이용하여 상기 제 2 반도체층(40)의 일측을 식각하고, 제 1 도전형(예컨대, P형)을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판(10)보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층(33)을 에피 성장시켜 소스 영역을 형성한다(제 2 단계).
여기서, 상기 제 1 반도체층(33)은 상기 실리콘 기판(10)에서 에피텍셜로 성장시킬 수 있고, 상기 실리콘 기판(10)보다 0.4 eV 이상 밴드갭이 작은 물질로 형성되어야 하므로, 게르마늄(Ge)으로 형성함이 바람직하다.
이때, 상기 실리콘 기판(10) 상에 실리콘게르마늄(SiGe)으로 완충층(20)을 형성한 경우에는 상기 완충층(20) 상에 게르마늄(Ge)을 에피 성장시켜 균질의 상기 제 1 반도체층(33)을 형성시킨다.
물론, 상기 제 1 마스크(81)를 채널 영역과 소스 영역 측에 가리도록 형성하고, 상기 제 2 반도체층(40)을 식각하여, 후술하는 드레인 영역을 먼저 형성할 수도 있다.
이어, 도 19와 같이, 상기 제 1 반도체층(33) 및 상기 제 2 반도체층(40A) 상에 제 2 마스크(82)를 형성하고, 도 20과 같이, 상기 제 2 마스크(82)를 이용하여 상기 제 2 반도체층(40A)의 타측을 식각하고, 상기 제 1 도전형과 반대인 제 2 도전형(예컨대, N형)을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층(40A)의 밴드갭보다 크거나 같은 제 3 반도체층(53)을 에피 성장시켜 드레인 영역을 형성한다(제 3 단계).
여기서, 상기 제 3 반도체층(53)은 상기 실리콘 기판(10)에서 에피텍셜로 성장시킬 수 있고, 상기 제 2 반도체층(40A)의 밴드갭보다 크거나 같아야 하므로, 상기 제 2 반도체층(40A)을 갈륨비소(GaAs)로 형성한 경우에는 동일한 갈륨비소(GaAs)로 형성함이 바람직하다.
또한, 상기 실리콘 기판(10) 상에 실리콘게르마늄(SiGe)으로 완충층(20)을 형성한 경우에는 상기 완충층(20) 상에 갈륨비소(GaAs)를 에피 성장시켜 균질의 상기 제 3 반도체층(53)을 형성시킨다.
다음, 도 19와 같이, 상기 소스 영역(33), 상기 채널 영역(43) 및 상기 드레인 영역(53) 상에 게이트 절연막(63)을 형성하고(제 4 단계), 도 21과 같이, 상기 게이트 절연막(63) 상에 게이트 물질을 증착하고 식각하여 게이트 전극(75)을 형성한다(제 6 단계).
[소자의 제조방법에 관한 실시예 7]
본 발명의 실시예 7에 따른 제조방법은 소스 영역의 측벽을 이용한 화합물 터널링 전계효과 트랜지스터를 제조하는 방법에 관한 것으로, 도 22 내지 도 40을 참조하며 설명한다.
먼저, 도 22, 도 28 또는 34와 같이, 실리콘 기판(10) 상에 제 1 도전형(예컨대, P형)을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판(10)보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층(30, 35)을 에피 성장시키고, 도 23, 도 29 또는 35와 같이, 식각하여 메사(mesa) 구조로 돌출된 소스 영역(34, 36)을 형성한다(제 1 단계).
여기서, 상기 제 1 반도체층(30, 35)은 상기 실리콘 기판(10)에서 에피텍셜로 성장시킬 수 있고, 상기 실리콘 기판(10)보다 0.4 eV 이상 밴드갭이 작은 물질로 형성되어야 하므로, 게르마늄(Ge)으로 형성함이 바람직하다.
이때, 도 28 및 도 40과 같이, 게르마늄(Ge)을 상기 제 1 반도체층(30, 35)으로 상기 실리콘 기판(10) 상에서 바로 에피텍셜로 성장시킬 수도 있으나, 도 22 및 도 34와 같이, 먼저 완충층(20)으로 실리콘게르마늄(SiGe)을 에피 성장시키고, 상기 완충층(20) 상에 게르마늄(Ge)을 에피 성장시켜 균질의 상기 제 1 반도체층(30, 35)을 형성시키는 것이 바람직하다.
도 23, 도 29 또는 도 35와 같이, 상기 제 1 반도체층(30, 35)의 일측을 식각하여, 결과적으로 상기 실리콘 기판(10) 또는 상기 완충층(20) 상에 평탄한 상부면과 적어도 일측에 수직한 측벽을 갖는 메사(mesa) 구조로 상기 제 1 반도체층(30, 35)의 타측을 돌출시켜, 이를 소스 영역(34)으로 한다.
여기서, 상기 제 1 반도체층(30, 35)의 식각 정도에 따라, 도 23 또는 도 29와 같이, 상기 메사(mesa) 구조가 상기 실리콘 기판(10) 또는 상기 완충층(20)이 드러나도록 형성될 수도 있고, 도 35와 같이, 상기 제 1 반도체층(35)이 일정 깊이만 식각되어 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성될 수도 있다.
이어, 도 23, 도 29 또는 도 35와 같이, 상기 돌출된 소스 영역(34, 36) 상에 상기 실리콘 기판(10)보다 5배 이상 전자 이동도가 큰 제 2 반도체층(44)을 에피 성장시키고, 상기 제 2 반도체층(44) 상에 상기 제 1 도전형과 반대인 제 2 도전형(예컨대, N형)을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층(44)의 밴드갭보다 크거나 같은 제 3 반도체층(54)을 에피 성장시킨 다음, 도 24, 도 30 또는 36과 같이, 상기 제 3 반도체층(54) 및 상기 제 2 반도체층(44)을 비등방 식각하여 각각 드레인 영역(55) 및 채널 영역(45)을 형성한다(제 2 단계).
여기서, 상기 제 2 반도체층(44)은 상기 소스 영역(34, 36) 및 상기 실리콘 기판(10)이나 상기 완충층(20) 상에 에피텍셜로 성장시킬 수 있고, 상기 소스 영역(34, 36) 물질의 밴드갭보다 크고, 상기 실리콘 기판(10)보다 5배 이상 전자 이동도가 클 것이 요구되므로, 상기 소스 영역(34, 36)을 게르마늄(Ge)으로 형성할 경우에는 갈륨비소(GaAs)로 형성함이 바람직하다.
이는 상기 실시예 3에서 설명한 바와 같이, 갈륨비소(GaAs)는 격자 상수가 5.65Å으로 게르마늄(Ge)과 동일하고, 실리콘(Si)와도 약 4% 차이가 나므로 균질의 에피텍셜층을 형성할 수 있고, 갈륨비소(GaAs)의 밴드갭(Eg, GaAs=1.43eV)은 게르마늄(Ge)의 밴드갭(Eg, Ge=0.67eV)보다 크며, 갈륨비소(GaAs)의 전자 이동도는 8500㎠/Vs로 실리콘(Si)의 전자 이동도 1350㎠/Vs보다 6.3배 크기 때문이다.
또한, 상기 제 2 반도체층(44)은 차후 채널 영역을 형성하게 되므로, 상기 갈륨비소(GaAs)로 에피 성장시킬 때 알루미늄을 일부 추가하여 알루미늄 갈륨비소(AlxGa1 - xAs)로 형성함으로써, 문턱전압을 이동시킬 수 있다.
이때, 이동되는 문턱전압의 크기는 추가되는 알루미늄의 함량(x)에 비례하므로, 도 43 및 도 44를 고려하여, 상기 알루미늄의 함량(x)을 0<x≤0.45 범위내에서 조절함이 바람직하다.
따라서, 추가되는 알루미늄의 함량(x)의 조절만으로, 광소자 제조 공정 속에서, 다양한 문턱전압을 갖는 TFET 스위칭 소자도 용이하게 제조할 수 있게 된다.
그리고, 상기 제 3 반도체층(54)은 상기 제 2 반도체층(44)에서 에피텍셜로 성장시킬 수 있고, 상기 제 2 반도체층(44)의 밴드갭보다 크거나 같아야 하므로, 상기 제 2 반도체층(44)을 갈륨비소(GaAs)로 형성할 경우에는 동일한 갈륨비소(GaAs)로 형성함이 바람직하다. 문턱전압의 이동(shift)을 위하여, 상기 제 2 반도체층(44)을 알루미늄 갈륨비소(AlGaAs)로 형성할 경우에도, 상기 제 3 반도체층(54)은 갈륨비소(GaAs)로 형성함이 바람직하다.
도 23 또는 도 29와 같은 구조에서, 상기 제 3 반도체층(54) 및 상기 제 2 반도체층(44)을 비등방 식각하게 되면, 도 24 또는 도 30과 같이, 상기 채널 영역(45)은 메사 구조(34)의 하부 측벽에 형성되고, 상기 드레인 영역(55)은 상기 채널 영역(45) 상에 형성하게 된다.
한편, 도 35와 같은 구조에서, 상기 제 3 반도체층(54) 및 상기 제 2 반도체층(44)을 비등방 식각하게 되면, 도 36과 같이, 상기 소스 영역(36)의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 채널 영역(45)이 형성되고, 상기 채널 영역(45) 상에 상기 소스 영역(36)의 수직면과 수평면으로부터 각각 일정거리 이격되도록 상기 드레인 영역(55)이 형성하게 된다.
다음, 도 25, 도 31 또는 도 37과 같이, 상기 소스 영역(34, 36), 상기 채널 영역(45) 및 상기 드레인 영역(55) 상에 게이트 절연막(64)을 형성하고(제 3 단계), 도 26, 도 32 또는 도 38과 같이, 상기 게이트 절연막(64) 상에 게이트 물질(76)을 증착하고 식각하여, 도 27, 도 33 또는 도 39와 같이, 게이트 전극(77, 77A, 77B)을 형성한다(제 4 단계).
상기 제 1 단계에서, 상기 제 1 반도체층(30)의 식각을, 도 23 또는 도 29와 같이, 상기 실리콘 기판(10) 또는 상기 완충층(20)이 드러나도록 한 경우에, 상기 게이트 전극(77)은, 도 27 또는 도 33과 같이, 상기 소스 영역(34) 및 상기 채널 영역(45) 상에 상기 게이트 절연막(64)을 사이에 두고 상기 메사 구조의 상부 측벽에 형성되어, 수평채널을 갖는 소자(A)를 형성하게 된다.
한편, 상기 제 1 단계에서, 상기 제 1 반도체층(35)의 식각을, 도 35와 같이, 일정 깊이만 식각하여 일측에 수직면과 수평면을 갖도록 단차지게 형성한 경우에, 상기 게이트 전극은, 도 39와 같이, 상기 소스 영역(36)의 수직면 상부와 상기 채널 영역(45A) 상에 상기 게이트 절연막(64)을 사이에 두고 제 1 게이트 전극(77A)이 형성되어, 수평채널을 갖는 소자(A)를 형성함과 동시에, 상기 드레인 영역(55) 및 상기 채널 영역(45B)의 측벽과 상기 소스 영역(36)의 수평면 일측 상에 상기 게이트 절연막(64)을 사이에 두고 제 2 게이트 전극(77B)이 형성되어, 수직채널을 갖는 소자(B)가 형성된다.
후자의 경우에는, 상기 실시예 4에 따른 화합물 터널링 전계효과 트랜지스터를 한번의 공정으로 제조할 수 있게 된다. 즉, 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성된 공통 소스 영역(36) 상의 모서리에 공통 채널 영역(45A, 45B) 및 공통 드레인 영역(55)을 형성하고, 공통 채널 영역의 양단(45A, 45B) 각각에 게이트 절연막(64)을 사이에 두고 제 1, 2 게이트 전극(77A)(77B)이 형성되어, 수평채널을 갖는 소자(A)와 수직채널을 갖는 소자(B)를 동시에 제조 가능하게 된다.
본 발명은 실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 종래 MOSFET 스위칭 소자를 대체할 수 있는 것이어서, 실리콘 기판을 기반으로 하는 광집적시스템 뿐만 아니라 각종 전자 시스템의 핵심 회로부품으로 사용 가능하므로, 산업상 이용가능성이 있다.
10: 실리콘 기판
20: 완충층
30: 제 1 반도체층
31, 32, 33, 34: 소스 영역
40, 44: 제 2 반도체층
41, 42, 43, 45: 채널 영역
50, 54: 제 3 반도체층
51, 52, 53, 55: 드레인 영역
60, 62, 63, 64: 게이트 절연막
70, 73, 76: 게이트 물질
71, 72, 74, 75, 77: 게이트 전극
80: 절연막
81: 제 1 마스크
82: 제 2 마스크
92: 소스 영역 컨택 플러그
94, 96: 게이트 전극 컨택 플러그
98: 드레인 영역 컨택 플러그

Claims (22)

  1. 실리콘 기판;
    상기 실리콘 기판 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0.4 eV 이상 밴드갭이 작은 제 1 도전형을 갖는 제 1 반도체 물질로 형성된 소스 영역;
    상기 소스 영역 상에 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 채널 영역;
    상기 채널 영역 상에 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 드레인 영역;
    상기 채널 영역의 측면 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하여 수직채널을 갖는 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 영역의 일부, 상기 채널 영역 및 상기 드레인 영역은 상기 실리콘 기판 상에서 기둥형상으로 돌출되고,
    상기 게이트 절연막은 상기 기둥형상을 감싸며 형성되고,
    상기 게이트 전극은 상기 게이트 절연막 상에서 상기 기둥형상의 일측, 양측 또는 전 측면을 감싸며 형성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스 영역의 일부, 상기 채널 영역 및 상기 드레인 영역은 상기 실리콘 기판 상에서 메사(mesa) 구조로 돌출되고,
    상기 게이트 절연막은 상기 메사 구조 상에 형성되고,
    상기 게이트 전극은 상기 게이트 절연막 상에서 상기 메사 구조의 측벽에 형성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  4. 실리콘 기판;
    상기 실리콘 기판 상에 실리콘과 5% 이내의 격자 상수 차이를 갖고, 상기 실리콘보다 0.4 eV 이상 밴드갭이 작은 제 1 도전형을 갖는 제 1 반도체 물질로 형성된 소스 영역;
    상기 소스 영역과 접하며 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 상기 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 채널 영역;
    상기 채널 영역과 접하며 상기 소스 영역과 수평으로 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 드레인 영역;
    상기 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하여 수평 채널을 갖는 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  5. 제 4 항에 있어서,
    상기 소스 영역은 상기 실리콘 기판 상에서 메사(mesa) 구조로 돌출되고,
    상기 채널 영역은 상기 실리콘 기판 상에서 상기 메사 구조의 하부 측벽에 형성되고,
    상기 드레인 영역은 상기 채널 영역 상에 형성되고,
    상기 게이트 전극은 상기 소스 영역 및 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 상부 측벽에 형성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 실리콘 기판과 상기 소스 영역 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층이 더 형성되고,
    상기 제 1 반도체 물질은 게르마늄(Ge)이고,
    상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 채널 영역은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1-xAs)로 형성되고,
    상기 알루미늄의 함량(x)는 0<x≤0.45인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  8. 삭제
  9. 소정의 기판 상에 제 1 도전형을 갖는 제 1 반도체 물질로 적어도 일측에 수직면과 수평면을 갖도록 단차지게 형성된 공통 소스 영역;
    상기 공통 소스 영역의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖고, 상기 제 1 반도체 물질의 밴드갭보다 크고, 실리콘보다 5배 이상 전자 이동도가 큰 제 2 반도체 물질로 형성된 공통 채널 영역;
    상기 공통 채널 영역 상에 상기 공통 소스 영역의 수직면과 수평면으로부터 각각 일정거리 이격되고, 상기 제 2 반도체 물질과 1% 이내의 격자 상수 차이를 갖고, 상기 제 2 반도체 물질의 밴드갭보다 크거나 같고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 제 3 반도체 물질로 형성된 공통 드레인 영역;
    상기 공통 소스 영역의 수직면 상부와 상기 공통 채널 영역 상에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극; 및
    상기 공통 드레인 영역 및 상기 공통 채널 영역의 측벽과 상기 공통 소스 영역의 수평면 일측 상에 제 2 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극을 포함하여 수평 및 수직 채널을 갖는 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  10. 제 9 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 기판과 상기 공통 소스 영역 사이에는 실리콘게르마늄(SiGe)으로 구성된 완충층이 더 형성되고,
    상기 제 1 반도체 물질은 게르마늄(Ge)이고,
    상기 제 2 반도체 물질 및 상기 제 3 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  11. 제 10 항에 있어서,
    상기 공통 채널 영역은 상기 제 2 반도체 물질에 알루미늄을 추가한 알루미늄 갈륨비소(AlxGa1-xAs)로 형성되고,
    상기 알루미늄의 함량(x)는 0<x≤0.45인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터.
  12. 삭제
  13. 실리콘 기판에 제 1 도전형을 갖는 불순물로 인시츄 도핑(in situ doping)하며 상기 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층을 에피 성장시키는 제 1 단계;
    상기 제 1 반도체층 상에 상기 제 1 반도체층의 밴드갭보다 크고, 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시키는 제 2 단계;
    상기 제 2 반도체층 상에 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층의 밴드갭보다 크거나 같은 제 3 반도체층을 에피 성장시키는 제 3 단계;
    상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층을 식각하여 각각 드레인 영역, 채널 영역 및 소스 영역을 형성하는 제 4 단계;
    상기 드레인 영역, 상기 채널 영역 및 상기 소스 영역 상에 게이트 절연막을 형성하는 제 5 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 4 단계의 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층의 식각은 상기 제 1 반도체층이 일부 식각된 상태에서 기둥형상으로 돌출되어 위로부터 드레인 영역, 채널 영역 및 소스 영역이 형성되도록 하고,
    상기 제 6 단계의 상기 게이트 물질의 식각은 상기 게이트 절연막을 사이에 두고 상기 기둥형상의 일측, 양측 또는 전 측면을 감싸며 상기 게이트 전극이 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  15. 제 13 항에 있어서,
    상기 제 4 단계의 상기 제 3 반도체층, 상기 제 2 반도체층 및 상기 제 1 반도체층의 식각은 상기 제 1 반도체층이 일부 식각된 상태에서 일측에 측벽을 갖는 메사(mesa) 구조로 돌출되어 위로부터 드레인 영역, 채널 영역 및 소스 영역이 형성되도록 하고,
    상기 제 6 단계의 상기 게이트 물질의 식각은 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 측벽에 상기 게이트 전극이 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  16. 실리콘 기판 상에 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시켜 채널 영역을 형성하는 제 1 단계;
    상기 제 2 반도체층 상에 제 1 마스크를 형성하고, 상기 제 1 마스크를 이용하여 상기 제 2 반도체층의 일측을 식각하고, 제 1 도전형을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층을 에피 성장시켜 소스 영역을 형성하는 제 2 단계;
    상기 제 1 반도체층 및 상기 제 2 반도체층 상에 제 2 마스크를 형성하고, 상기 제 2 마스크를 이용하여 상기 제 2 반도체층의 타측을 식각하고, 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층의 밴드갭보다 크거나 같은 제 3 반도체층을 에피 성장시켜 드레인 영역을 형성하는 제 3 단계;
    상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역 상에 게이트 절연막을 형성하는 제 4 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  17. 실리콘 기판 상에 제 1 도전형을 갖는 불순물로 인시츄 도핑하며 상기 실리콘 기판보다 0.4 eV 이상 밴드갭이 작은 제 1 반도체층을 에피 성장시키고 식각하여 메사(mesa) 구조로 돌출된 소스 영역을 형성하는 제 1 단계;
    상기 돌출된 소스 영역 상에 상기 실리콘 기판보다 5배 이상 전자 이동도가 큰 제 2 반도체층을 에피 성장시키고, 상기 제 2 반도체층 상에 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물로 인시츄 도핑하며 상기 제 2 반도체층의 밴드갭보다 크거나 같은 제 3 반도체층을 에피 성장시킨 다음, 상기 제 3 반도체층 및 상기 제 2 반도체층을 비등방 식각하여 각각 드레인 영역 및 채널 영역을 형성하는 제 2 단계;
    상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역 상에 게이트 절연막을 형성하는 제 3 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트 전극을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 2 단계의 상기 제 3 반도체층 및 상기 제 2 반도체층의 비등방 식각은 상기 채널 영역이 상기 메사 구조의 하부 측벽에 형성되고, 상기 드레인 영역이 상기 채널 영역 상에 형성되도록 하고,
    상기 제 4 단계의 상기 게이트 물질의 식각은 비등방성으로 하여 상기 게이트 전극이 상기 소스 영역 및 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 상기 메사 구조의 상부 측벽에 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  19. 제 17 항에 있어서,
    상기 제 1 단계의 상기 제 1 반도체층의 식각은 적어도 일측에 수직면과 수평면을 갖도록 단차지게 하여 상기 소스 영역을 형성하고,
    상기 제 2 단계의 상기 제 3 반도체층 및 상기 제 2 반도체층의 비등방 식각은 상기 소스 영역의 수직면과 수평면 상에 'ㄴ' 형상으로 상기 채널 영역이, 상기 채널 영역 상에 상기 소스 영역의 수직면과 수평면으로부터 각각 일정거리 이격되도록 상기 드레인 영역이 형성되도록 하고,
    상기 제 4 단계의 상기 게이트 물질의 식각은 비등방성으로 하여 상기 소스 영역의 수직면 상부와 상기 채널 영역 상에 상기 게이트 절연막을 사이에 두고 제 1 게이트 전극이 형성되도록 하고, 상기 드레인 영역 및 상기 채널 영역의 측벽과 상기 소스 영역의 수평면 일측 상에 상기 게이트 절연막을 사이에 두고 제 2 게이트 전극이 형성되도록 한 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  20. 제 13 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 단계 이전에 상기 실리콘 기판 상에 완충층으로 실리콘게르마늄(SiGe)을 에피 성장시키는 단계를 더 포함하고,
    상기 제 1 반도체층은 게르마늄(Ge)으로 에피 성장시킨 것이고,
    상기 제 2 반도체층 및 상기 제 3 반도체층은 갈륨비소(GaAs)로 에피 성장시킨 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  21. 제 20 항에 있어서,
    상기 제 2 반도체층은 상기 갈륨비소(GaAs)로 에피 성장시킬 때 알루미늄을 추가하여 알루미늄 갈륨비소(AlxGa1-xAs)로 형성되고,
    상기 알루미늄의 함량(x)는 0<x≤0.45인 것을 특징으로 하는 화합물 터널링 전계효과 트랜지스터의 제조방법.
  22. 삭제
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