KR20180066746A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 반도체 소자는 기판, 상기 기판 상에 위치하는 제1 접합 영역, 상기 제1 접합 영역 위에 위치하는 제1 채널 영역, 상기 제1 채널 영역 위에 위치하는 제2 접합 영역, 그리고 상기 제1 채널 영역을 둘러싸는 제1 게이트 스택을 포함하는 n 타입 트랜지스터, 그리고 상기 기판 상에 위치하는 제3 접합 영역, 상기 제3 접합 영역 위에 위치하는 제2 채널 영역, 상기 제2 채널 영역 위에 위치하는 제4 접합 영역, 그리고 상기 제2 채널 영역을 둘러싸는 제2 게이트 스택을 포함하는 p 타입 트랜지스터를 포함하고, 상기 제1 채널 영역과 상기 제2 채널 영역은 에피 채널층이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 개시는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들을 가지므로 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화로 인해 반도체 소자의 크기가 미세화되고, 한정된 기판 면적 내에 트랜지스터 등의 보다 많은 소자들을 집적하기 위해 다양한 연구들이 수행되고 있다. 하나의 트랜지스터가 차지하는 기판 면적을 줄이기 위해, 기판 상에 설치된 수직 반도체 채널을 갖는 다양한 트랜지스터 구조가 제안되고 있다.
반도체 소자의 고집적화를 위해 수직 반도체 채널을 갖는 트랜지스터를 형성할 때 접합(Junction) 형성 공정이 복잡해질 수 있다.
본 개시의 실시예들은 공정 관리가 쉬운 반도체 소자 및 그 제조 방법을 제공하고자 한다.
본 개시의 일 실시예에 따른 반도체 소자는 기판, 상기 기판 상에 위치하는 제1 접합 영역, 상기 제1 접합 영역 위에 위치하는 제1 채널 영역, 상기 제1 채널 영역 위에 위치하는 제2 접합 영역, 그리고 상기 제1 채널 영역을 둘러싸는 제1 게이트 스택을 포함하는 n 타입 트랜지스터, 그리고 상기 기판 상에 위치하는 제3 접합 영역, 상기 제3 접합 영역 위에 위치하는 제2 채널 영역, 상기 제2 채널 영역 위에 위치하는 제4 접합 영역, 그리고 상기 제2 채널 영역을 둘러싸는 제2 게이트 스택을 포함하는 p 타입 트랜지스터를 포함하고, 상기 제1 채널 영역과 상기 제2 채널 영역은 에피 채널층이다.
본 개시의 일 실시예에 따른 반도체 소자의 제조 방법은 기판 상부면에 이온 주입하여 제1 도핑층을 형성하는 단계, 상기 제1 도핑층 위에 제1 채널층을 에피택시 방법으로 형성하는 단계, 상기 제1 채널층의 상부면에 이온 주입하여 제2 도핑층을 형성하는 단계, 상기 제1 도핑층, 상기 제1 채널층 및 상기 제2 도핑층을 식각하여 상기 기판 위에 차례로 위치하는 제1 접합 영역, 제1 채널 영역 및 제2 접합 영역을 형성하는 단계, 그리고 상기 제1 채널 영역을 둘러싸도록 제1 게이트 스택을 형성하는 단계를 포함하고, 상기 제1 도핑층과 상기 제2 도핑층은 동일한 도전형을 갖는다.
본 개시의 실시예들에 따르면, 채널 형성 전에 하부 접합 영역 및 상부 접합 영역을 형성함으로써, 안정적인 반도체 소자 특성을 얻을 수 있다.
또한, 비선택적 에피택시 공정을 사용하여 채널층을 형성하므로, CMOS 트랜지스터 일괄 공정 구현을 용이하게 한다.
도 1은 일 실시예에 따른 트랜지스터를 나타내는 단면도이다.
도 2는 도 1의 트랜지스터를 포함하는 CMOS 트랜지스터를 나타내는 단면도이다.
도 3은 도 2를 변형한 CMOS 트랜지스터를 나타내는 단면도이다.
도 4 내지 도 8은 도 1의 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 9 내지 13은 도 2의 CMOS 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 14 및 도 15는 도 3의 CMOS 트랜지스터 제조 방법을 나타내는 단면도들이다.
이하, 도 1을 참고하여 본 개시의 일 실시예에 따른 반도체 소자에서의 트랜지스터 구조에 대해 설명하기로 한다.
도 1은 일 실시예에 따른 트랜지스터를 나타내는 단면도이다.
도 1을 참고하면, 본 실시예에 따른 트랜지스터는 기판(110), 기판(110) 위에 위치하는 하부 접합 영역(120), 하부 접합 영역(120) 위에 위치하는 채널 영역(130), 채널 영역(130)을 둘러싸는 게이트 스택(160), 채널 영역(130) 위에 위치하는 상부 접합 영역(140)을 포함한다.
기판(110)은 실리콘, 폴리실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 이때, 기판(110)은 벌크 실리콘일 수 있다. 도 1에는 도시하지 않았지만 기판(110)은 P 웰 영역 또는 N 웰 영역을 포함하거나 SOI(Silicon On Insulator) 구조를 가질 수 있다.
하부 접합 영역(120)은 기판(110)과 동일한 물질에 n 타입 또는 p 타입 이온이 도핑되어 있다. 하부 접합 영역(120)이 n 타입인 경우, 하부 접합 영역(120)은 인(P), 비소(As) 및 안티몬(Sb) 등의 도펀트를 포함할 수 있고, p 타입인 경우, 붕소(B)를 도펀트로서 포함할 수 있다.
하부 접합 영역(120)은 도 1에 도시한 바와 같이 서로 다른 두께를 갖는 제1 부분(120x)과 제2 부분(120y)을 포함할 수 있다. 제1 부분(120x)은 제2 부분(120y)보다 두꺼우며, 기판(110)에 수직한 방향으로 채널 영역(130) 및 상부 접합 영역(140)과 중첩하는 하부 접합 영역(120) 부분이다. 제2 부분(120y)은 채널 영역(130) 및 상부 접합 영역(140)과 중첩하지 않는 부분이다.
본 실시예에 따른 트랜지스터는 하부 접합 영역(120)의 제2 부분(120y) 위에 위치하는 스페이서(150)를 더 포함할 수 있다. 스페이서(150)는 제2 부분(120y)과 중첩하고, 하부 접합 영역(120)의 제1 부분(120x)과 높이가 같거나 이보다 높고, 채널 영역(130)보다 높이가 낮을 수 있다. 스페이서(150)는 산화물, 실리콘 이산화물, 실리콘 질화물, 및/또는 실리콘 산질질화물 등을 포함할 수 있다. 스페이서(150)는 기생 커패시터에 의해 소자의 동작 속도가 떨어지는 것을 방지할 수 있다.
채널 영역(130)은 기판(110)과 동일한 물질을 포함하고, 도핑되지 않은 상태일 수 있다. 채널 영역(130)은 에피택시 공정을 진행하여 형성된다. 다만, 소자 특성에 지장을 주지 않는 범위 내에서 채널 영역(130)은 도펀트를 포함할 수도 있다. 가령, 소자의 온-오프 특성에 영향을 주지 않는 범위일 수 있다.
상부 접합 영역(140)은 채널 영역(130)과 동일한 물질에 n 타입 또는 p 타입 이온이 도핑되어 있다. 상부 접합 영역(140)에 포함된 도펀트는 하부 접합 영역(120)의 도펀트와 동일한 타입이다. 상부 접합 영역(140)은 채널 영역(130)을 기준으로 하부 접합 영역(120)과 대칭 구조로 배치될 수 있다. 이때, 채널 영역(130)의 중심부에서부터 상부 접합 영역(140)까지의 거리와 채널 영역(130)의 중심부에서부터 하부 접합 영역(120)까지의 거리가 실질적으로 동일할 수 있다.
하부 접합 영역(120)과 상부 접합 영역(140) 사이의 거리, 즉, 채널 영역(130)의 두께가 채널 길이가 될 수 있다.
게이트 스택(160)은, 그 가운데에 채널 영역(130)을 두고, 채널 영역(130)을 둘러싸는 모양을 가질 수 있다. 게이트 스택(160)은 게이트 유전막과 이를 덮는 게이트 도전체를 포함할 수 있다. 게이트 유전막은 고유전율 유전체 물질, 산화물, 및/또는 실리콘 이산화물 등을 포함할 수 있다. 게이트 도전체는 알루미늄, 구리, TiN, TaN, TaC 등의 전도성 물질을 단독 또는 조합하여 형성할 수 있다.
상부 접합 영역(140) 위에 접촉 보조층(145)이 위치할 수 있다. 접촉 보조층(145)은 에피택시 공정으로 형성될 수 있다. 이때, 에피택시 공정을 수행하면 상부 접합 영역(140)의 수직 방향뿐만 아니라 수평 방향으로 물질이 성장하기 때문에 접촉 보조층(145)은 상부 접합 영역(140)보다 폭이 클 수 있다. 이처럼 접촉 보조층(145)을 형성하게 되면, 후술하는 콘택 플러그와 접촉 면적이 증가하여, 저항을 줄일 수 있다.
유전체 영역(165)이 기판(110), 하부 접합 영역(120), 채널 영역(130), 상부 접합 영역(140), 스페이서(150) 상에 콘택홀을 가지면서 형성되어 있다. 유전체 영역(165)의 콘택홀에는 하부 접합 영역(120), 상부 접합 영역(140) 및 게이트 스택(160)과 각각 콘택하는 하부 콘택 플러그(170), 상부 콘택 플러그(180) 및 게이트 콘택 플러그(미도시)를 포함한다. 상부 접합 영역(140)과 상부 콘택 플러그(180) 사이에 접촉 보조층(145)이 위치하므로, 상부 콘택 플러그(180)는 실질적으로 접촉 보조층(145)과 콘택할 수 있다. 하부 콘택 플러그(170), 상부 콘택 플러그(180) 및 게이트 콘택 플러그는 도전성 물질로 형성되고, 도시하지 않은 게이트 콘택 플러그는 게이트 스택(160)의 측면에 연결될 수 있다. 다만, 이러한 구조에 한정되지 않고, 게이트 스택(160)의 측부가 상부 콘택 플러그(180)와 기판(110)에 수직한 방향으로 중첩하지 않는 영역까지 돌출되도록 형성되어, 게이트 스택(160) 상부면에 게이트 콘택 플러그가 연결될 수도 있다.
본 실시예에서 하부 접합 영역(120)과 상부 접합 영역(140)은 후술하는 바와 같이 이온 주입 공정으로 형성하므로, 이들을 에피택시 공정으로 접합 영역을 형성하는 것에 비해 도펀트의 제약이 적다. 구체적으로, 에피택시 공정으로 접합 영역을 형성하기 위해서는 도펀트로서 인(P)을 사용하는 기술밖에 개발되어 있지 않은 상황에서, 본 실시예와 같이 이온 주입으로 접합 영역을 형성하게 되면, 인(P) 뿐만 아니라 비소(As)와 안티몬(Sb) 등도 도펀트로 사용할 수 있다. 상대적으로 가벼운 인(P)을 도펀트로 사용한 경우에 열 공정 시 도펀트가 채널 영역(130)으로 확산될 수 있으나, 본 실시예처럼 도펀트로서 비소(As) 또는 안티몬(Sb)을 사용하면, 앞에서 설명한 확산이 적어질 수 있다.
도 2는 도 1의 트랜지스터를 포함하는 CMOS 트랜지스터를 나타내는 단면도이다. 구체적으로, 도 1에서 설명한 트랜지스터를, n 타입 트랜지스터와 p 타입 트랜지스터로 각각 형성한 CMOS 트랜지스터를 나타낸다.
도 2를 참고하면, 본 실시예에 따른 CMOS 트랜지스터는 n 타입 트랜지스터(100a)와 p 타입 트랜지스터(100b)를 포함한다.
n 타입 트랜지스터(100a)는, 기판(110) 상에 위치하는 P 웰 영역(115a), P 웰 영역(115a) 위에 위치하는 제1 접합 영역(120a), 제1 접합 영역(120a)과 접촉하는 제1 콘택 플러그(170a), 제1 접합 영역(120a) 위에 위치하는 제1 채널 영역(130a), 제1 채널 영역(130a)을 둘러싸는 제1 게이트 스택(160a), 제1 채널 영역(130a) 위에 위치하는 제2 접합 영역(140a), 제2 접합 영역(140a) 위에 위치하는 제1 접촉 보조층(145a) 및 제1 접촉 보조층(145a)과 콘택하는 제2 콘택 플러그(180a)를 포함한다. 제1 접합 영역(120a) 및 제2 접합 영역(140a)은 n 타입 도펀트를 포함할 수 있다.
도시하지 않았지만, 본 실시예에 따른 CMOS 트랜지스터는, 제1 게이트 스택(160a)과 연결되는 게이트 콘택 플러그와 제2 게이트 스택(160b)과 연결되는 게이트 콘택 플러그를 더 포함할 수 있다.
p 타입 트랜지스터(100b)는, 기판(110) 상에 위치하는 N 웰 영역(115b), N 웰 영역(115b) 위에 위치하는 제3 접합 영역(120b), 제3 접합 영역(120b)과 접촉하는 제3 콘택 플러그(170b), 제3 접합 영역(120b) 위에 위치하는 제2 채널 영역(130b), 제2 채널 영역(130b)을 둘러싸는 제2 게이트 스택(160b), 제2 채널 영역(130b) 위에 위치하는 제4 접합 영역(140b), 제4 접합 영역(140b) 위에 위치하는 제2 접촉 보조층(145b) 및 제2 접촉 보조층(145b)과 콘택하는 제4 콘택 플러그(180b)를 포함한다. 제3 접합 영역(120b) 및 제4 접합 영역(140b)은 p 타입 도펀트를 포함할 수 있다.
n 타입 트랜지스터(100a)와 p 타입 트랜지스터(100b)를 상호간에 분리하기 위해 소자 분리 영역(113)이 형성되어 있다. 소자 분리 영역(113)은 산화막으로 형성되고, 이산화 규소로 형성될 수 있다. 소자 분리 영역(113)은 STI(Shallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정으로 형성할 수 있다. 소자 분리 영역(113)은 n 타입 트랜지스터(100a)와 p 타입 트랜지스터(100b) 사이의 원치 않는 누설전류가 흐르는 것을 방지하기 위해 상호간에 절연을 할 수 있다.
본 실시예에서 제1 채널 영역(130a) 및 제2 채널 영역(130b)은 모두 에피 채널층이다. 제1 접합 영역(120a)은 제1 부분 및 제1 부분보다 얇은 두께를 갖는 제2 부분을 포함하고, 제2 접합 영역(120b)은 제3 부분 및 제3 부분보다 얇은 두께를 갖는 제4 부분을 포함할 수 있다.
도 3은 도 2를 변형한 CMOS 트랜지스터를 나타내는 단면도이다.
도 3의 실시예는, 도 2에서 설명한 CMOS 트랜지스터와 대부분 동일하므로, 이하에서는 차이가 있는 부분에 대해서만 설명하기로 한다.
도 3을 참고하면, 도 2의 실시예에 따른 CMOS 트랜지스터에 포함된 P 웰 영역(115a)과 N 웰 영역(115b)이 제외되고, SOI(Silicon On Insulator) 구조로 대체되어 기판(110) 위에 얇은 박막 형태로 산화막(112)이 형성되어 있다. SOI 구조를 사용함으로써, 스케일링을 고려할 때 웰 영역을 형성하는 공정 부담을 줄일 수 있고, SOI 구조를 사용하면, pnpn 접합 구조를 만들지 않기 때문에 전류가 과도하게 흘러서 타버리는 래치업(Latchup) 현상을 방지할 수 있다.
도 4 내지 도 8은 도 1의 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 4를 참고하면, 기판(110) 상부면에 이온 주입하여 하부 도핑층(120p)을 형성한다. 하부 도핑층(120p)에는 n 타입 또는 p 타입 이온이 도핑될 수 있고, 이후 형성되는 하부 접합 영역이 n 타입인 경우, 하부 도핑층(120p)은 인(P), 비소(As) 및 안티몬(Sb) 등의 도펀트를 포함할 수 있고, p 타입인 경우, 붕소(B)를 도펀트로서 포함할 수 있다.
이후, 어닐링(annealing) 공정을 진행할 수 있다. 이온 주입하는 과정에서 기판(110)의 결정 속에 결함이 발생할 수 있는데, 어닐링 공정을 통해 이러한 결함을 줄일 수 있다.
도 5를 참고하면, 하부 도핑층(120p) 위에 기판(110)과 동일한 물질로 에피택시 공정을 진행하여 채널층(130p)을 형성한다. 채널층(130p)은 도핑되지 않은 상태인 것이 바람직하나, 소자 특성에 지장을 주지 않는 범위 내에서 채널층(130p)은 도펀트를 포함할 수도 있다. 채널층(130p)은 비선택적 에피택시 공정이 적용될 수 있고, 비선택적 에피택시 공정이란 기판(110)의 상부면 중 일부에만 채널층(130p)을 형성하는 것이 아니라, 기판(110) 상에 전면적으로 채널층(180p)을 형성하는 것을 말할 수 있다.
도 6을 참고하면, 채널층(130p)의 상부면에 이온 주입하여 상부 도핑층(140p)을 형성한다. 상부 도핑층(140p)에는 n 타입 또는 p 타입 이온이 도핑될 수 있고, 상부 도핑층(140p)에 포함된 도펀트는 하부 도핑층(120p)의 도펀트와 동일한 타입이다.
이후, 어닐링(annealing) 공정을 진행할 수 있다. 이온 주입하는 과정에서 채널층(130p)의 결정 속에 결함이 발생할 수 있는데, 어닐링 공정을 통해 이러한 결함을 줄일 수 있다.
도 6 및 도 7을 참고하면, 하부 도핑층(120p), 채널층(130p) 및 상부 도핑층(140p)을 식각하여 기판(110) 위에 차례로 위치하는 하부 접합 영역(120), 채널 영역(130) 및 상부 접합 영역(140)을 형성한다. 이때, 채널 영역(130)과 중첩하지 않는 하부 도핑층(120p)의 일부가 식각되어, 하부 접합 영역(120)은 서로 두께가 다른 제1 부분(120x)과 제2 부분(120y)을 포함하도록 형성될 수 있다. 제1 부분(120x)은 제2 부분(120y)보다 두꺼우며, 채널 영역(130) 및 상부 접합 영역(140)과 중첩하는 부분이다.
제2 부분(120y)은 채널 영역(130) 및 상부 접합 영역(140)과 중첩하지 않는 부분이다.
도 7에서, 제2 부분(120y) 위에 스페이서(150)를 형성할 수 있다. 이때, 스페이서(150)의 높이는 하부 접합 영역(120)의 제1 부분(120x)과 높이가 같거나 높고, 채널 영역(130)보다 높이가 낮을 수 있다.
도 8을 참고하면, 채널 영역(130)을 둘러싸도록 게이트 스택(160)을 형성한다. 게이트 스택(160)은 도시하지 않았으나 게이트 유전막과 이를 덮는 게이트 도전체를 포함할 수 있다. 게이트 유전막은 고유전율 유전체 물질, 산화물 및/또는 실리콘 이산화물 등을 포함할 수 있다. 게이트 도전체는 알루미늄, 구리, TiN, TaN, TaC 등의 전도성 물질을 단독 또는 조합하여 형성할 수 있다.
이후, 하부 접합 영역(120), 상부 접합 영역(140) 및 게이트 스택(160)과 각각 콘택하기 위해 콘택홀을 갖는 유전체 영역을 형성한 다음, 도전성 물질을 채워 도 1에서 도시한 하부 콘택 플러그(170), 상부 콘택 플러그(180) 및 게이트 콘택 플러그(미도시)를 형성할 수 있다.
종래에는, 채널을 먼저 형성하고 하부 접합 영역과 상부 접합 영역을 나중에 형성하여, 수직 반도체 채널을 갖는 트랜지스터를 형성할 수 있었다. 하지만, 이 경우 미리 형성된 채널 사이의 좁은 공간을 이용하여 하부 접합 영역을 형성하고, 게이트 스택 형성 후에 상부 접합 영역을 형성하게 되지만, 게이트 스택의 높이 제어에 의해 접합 영역의 깊이가 좌우되는 까닭에 공정 변이(Process Variation)가 크게 된다. 이로 인해, 전반적인 공정 관리가 쉽지 않아 CMOS 트랜지스터 일괄 공정 개발에 어려움이 있었다. 하지만, 본 실시예에서는, 접합 영역을 이온 주입 공정을 사용하여 형성하고, 비선택적인 에피택시 공정을 적용함으로써 CMOS 트랜지스터 일괄 공정 개발을 용이하게 하고, 에피택시 공정량을 줄여 각 소자 영역 가장자리에서 발생할 수 있는 결함 발생 영역을 최소화하여 소자의 크기 감소에 유리할 수 있다.
도 9 내지 13은 도 2의 CMOS 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 9를 참고하면, 기판(110) 상에 소자 분리 공정을 진행하여 소자 분리 영역(113)을 형성한다. 본 실시예에서 소자 분리 영역(113)은 STI(Shallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정으로 형성할 수 있다.
도 10을 참고하면, 기판(110)에 P 웰 영역(115a)과 N 웰 영역(115b)을 형성하고, P 웰 영역(115a)과 N 웰 영역(115b) 상에 각각 이온 주입하여 제1 도핑층(120ap) 및 제3 도핑층(120bp)을 형성한다. 이때, 제1 도핑층(120ap)은 n 타입 이온으로 도핑되고, n 타입 도펀트로서 인(P), 비소(As) 및 안티몬(Sb) 등을 포함할 수 있다. 제3 도핑층(120bp)은 p 타입 이온으로 도핑되고, p 타입 도펀트로서 붕소(B)를 포함할 수 있다.
도 11을 참고하면, 제1 도핑층(120ap), 소자 분리 영역(113) 및 제3 도핑층(120bp) 위에 기판(110)과 동일한 물질로 에피택시 공정을 진행하여 채널층(130p)을 형성한다. 채널층(130p)은 비선택적 에피택시 공정이 적용되기 때문에 n 영역과 p 영역에 동시에 형성될 수 있다.
이후 제1 도핑층(120ap) 및 제3 도핑층(120bp)과 각각 중첩하는 채널층(130p)의 상부면에 이온 주입하여 제2 도핑층(140ap) 및 제4 도핑층(140bp)을 형성한다. 이때, 제2 도핑층(140ap)에 포함된 도펀트는 제1 도핑층(120ap)의 도펀트와 동일한 타입이고, 제4 도핑층(140bp)에 포함된 도펀트는 제3 도핑층(120bp)의 도펀트와 동일한 타입이다.
도 11 및 도 12를 참고하면, 제1 도핑층(120ap), 채널층(130p) 및 제2 도핑층(140ap)을 식각하여 기판(110) 위에 차례로 위치하는 제1 접합 영역(120a), 제1 채널 영역(130a) 및 제2 접합 영역(140a)을 형성하고, 제3 도핑층(120bp), 채널층(130p) 및 제4 도핑층(140bp)을 식각하여 기판(110) 위에 차례로 위치하는 제3 접합 영역(120b), 제2 채널 영역(130b) 및 제4 접합 영역(140b)을 형성한다. 이때, 제1 채널 영역(130a)과 중첩하지 않는 제1 도핑층(120ap)의 일부가 식각되고, 제2 채널 영역(130b)과 중첩하지 않는 제3 도핑층(120bp)의 일부가 식각되어, 제1 접합 영역(120a)은 서로 두께가 다른 제1 부분과 제1 부분보다 두께가 얇은 제2 부분을 포함하고, 제3 접합 영역(120b)은 서로 두께가 다른 제3 부분과 제3 부분보다 두께가 얇은 제4 부분을 포함하도록 형성될 수 있다.
이후, 제1 접합 영역(120a) 및 제3 접합 영역(120b)의 제2 부분 상에 스페이서(150)를 형성한다.
도 13을 참고하면, 제1 채널 영역(130a)을 둘러싸도록 제1 게이트 스택(160a)을 형성하고, 제2 채널 영역(130b)을 둘러싸도록 제2 게이트 스택(160b)을 형성한다. 제1, 2 게이트 스택(160a, 160b) 각각은 도시하지 않았으나 게이트 유전막과 이를 덮는 게이트 도전체를 포함할 수 있다.
이후, 제1 접합 영역(120a), 제2 접합 영역(140a) 위에 에피택시 공정으로 형성된 제1 접촉 보조층(145a), 제3 접합 영역(120b), 제4 접합 영역(140b) 위에 에피택시 공정으로 형성된 제2 접촉 보조층(145b)과 각각 콘택하기 위해 콘택홀을 갖는 유전체 영역을 형성한 다음, 도전성 물질을 채워 도 2에서 도시한 제1 콘택 플러그(170a), 제2 콘택 플러그(180a), 제3 콘택 플러그(170b) 및 제4 콘택 플러그(180b)를 형성할 수 있다.
본 실시예에서, 소자간의 전기적 절연을 위해 필요한 분리 공정을 에피택시 공정 이전에 진행함으로써, 분리 공정의 난이도를 줄이면서, 채널 형성 이후에 분리 공정을 진행할 경우에 요구되는 열공정의 제약을 해소하여 안정적인 소자 특성 및 분리 특성을 얻을 수 있다.
도 14 및 도 15는 도 3의 CMOS 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 14 및 도 15의 실시예는, 도 9 내지 도 13에서 설명한 CMOS 트랜지스터 제조 방법과 대부분 동일하므로, 이하에서는 차이가 있는 부분에 대해서만 설명하기로 한다.
도 14를 참고하면, SOI(Silicon On Insulator) 공정을 적용하여 기판(110)과 실리콘 단결정층(116) 사이에 얇은 박막 형태로 산화막(112)을 형성한다. 이후 소자 분리 공정을 진행하여 소자 분리 영역(113)을 형성하고, 도 15를 참고하면, 실리콘 단결정층(116)에 이온 주입하여 제1 도핑층(120ap) 및 제3 도핑층(120bp)을 형성한다.
본 실시예에서는, 도 9 내지 도 13에서 설명한 CMOS 트랜지스터 제조 방법에 포함된 P 웰 영역(115a)과 N 웰 영역(115b)을 형성하는 단계가 제외되고, SOI(Silicon On Insulator) 공정으로 대체되어 기판(110)과 실리콘 단결정층(116) 사이에 산화막(112)이 형성되어 있다.
이후, 도 11 내지 도 13에서 설명한 공정을 동일하게 수행하면 도 3에서 도시한 CMOS 트랜지스터를 제조할 수 있다.
이상과 같이, 본 개시는 한정된 실시예와 도면을 통하여 설명되었으나, 본 개시는 이에 한정되는 것은 아니며, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 개시의 기술 사상과 아래에 기재된 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.
110: 기판
120: 하부 접합 영역
130: 채널 영역
140: 상부 접합 영역
145: 접촉 보조층
150: 스페이서
160: 게이트 스택

Claims (15)

  1. 기판,
    상기 기판 상에 위치하는 제1 접합 영역, 상기 제1 접합 영역 위에 위치하는 제1 채널 영역, 상기 제1 채널 영역 위에 위치하는 제2 접합 영역, 그리고 상기 제1 채널 영역을 둘러싸는 제1 게이트 스택을 포함하는 n 타입 트랜지스터, 그리고
    상기 기판 상에 위치하는 제3 접합 영역, 상기 제3 접합 영역 위에 위치하는 제2 채널 영역, 상기 제2 채널 영역 위에 위치하는 제4 접합 영역, 그리고 상기 제2 채널 영역을 둘러싸는 제2 게이트 스택을 포함하는 p 타입 트랜지스터를 포함하고,
    상기 제1 채널 영역과 상기 제2 채널 영역은 에피 채널층인 반도체 소자.
  2. 제1항에서,
    상기 제1 접합 영역과 상기 제2 접합 영역은 동일한 도전형을 갖고, 상기 제3 접합 영역과 상기 제4 접합 영역은 동일한 도전형을 갖는 반도체 소자.
  3. 제1항에서,
    상기 기판에 수직한 방향으로, 상기 제1 채널 영역과 상기 제1 접합 영역이 중첩하고, 상기 제2 채널 영역과 상기 제2 접합 영역이 중첩하는 반도체 소자.
  4. 제1항에서,
    상기 제2 접합 영역 위에 위치하는 제1 접촉 보조층 및 상기 제4 접합 영역 위에 위치하는 제2 접촉 보조층을 더 포함하고, 상기 제1 접촉 보조층은 상기 제2 접합 영역보다 폭이 크고, 상기 제2 접촉 보조층은 상기 제4 접합 영역보다 폭이 큰 반도체 소자.
  5. 제1항에서,
    상기 제1 접합 영역은 제1 부분과 상기 제1 부분보다 얇은 두께를 갖는 제2 부분을 포함하고, 상기 제2 접합 영역은 제3 부분과 상기 제3 부분보다 얇은 두께를 갖는 제4 부분을 포함하는 반도체 소자.
  6. 제1항에서,
    상기 제1 접합 영역의 제2 부분과 상기 제3 접합 영역의 제4 부분 위에 위치하는 스페이서를 더 포함하는 반도체 소자.
  7. 제1항에서,
    상기 제1 접합 영역과 상기 제2 접합 영역은 각각 비소(As) 및 안티몬(Sb) 중 적어도 하나를 포함하는 반도체 소자.
  8. 제1항에서,
    상기 제1 채널 영역과 상기 제2 채널 영역은 상기 제1 접합 영역과 상기 제3 접합 영역 중 어느 하나와 같은 도전형으로 도핑되어 있는 반도체 소자.
  9. 기판 상부면에 이온 주입하여 제1 도핑층을 형성하는 단계,
    상기 제1 도핑층 위에 제1 채널층을 에피택시 방법으로 형성하는 단계,
    상기 제1 채널층의 상부면에 이온 주입하여 제2 도핑층을 형성하는 단계,
    상기 제1 도핑층, 상기 제1 채널층 및 상기 제2 도핑층을 식각하여 상기 기판 위에 차례로 위치하는 제1 접합 영역, 제1 채널 영역 및 제2 접합 영역을 형성하는 단계, 그리고
    상기 제1 채널 영역을 둘러싸도록 제1 게이트 스택을 형성하는 단계를 포함하고,
    상기 제1 도핑층과 상기 제2 도핑층은 동일한 도전형을 갖는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 제1 도핑층을 식각하는 단계에서, 제1 부분과 상기 제1 부분보다 얇은 두께를 갖는 제2 부분을 포함하도록 상기 제1 접합 영역을 형성하고, 상기 제2 도핑층을 식각하는 단계에서, 제3 부분과 상기 제3 부분보다 얇은 두께를 갖는 제4 부분을 포함하도록 상기 제3 접합 영역을 형성하는 반도체 소자의 제조 방법.
  11. 제10항에서,
    상기 제1 도핑층을 식각하는 단계와 상기 제1 게이트 스택을 형성하는 단계 사이에, 상기 제1 접합 영역의 제2 부분 및 상기 제3 접합 영역의 제4 부분 위에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제11항에서,
    상기 스페이서의 높이는 상기 제1 채널 영역 또는 상기 제2 채널 영역보다 낮은 반도체 소자의 제조 방법.
  13. 제9항에서,
    상기 제2 접합 영역 상에 에피택시 공정을 사용하여 제1 접촉 보조층을 형성하는 단계, 그리고
    상기 제4 접합 영역 상에 에피택시 공정을 사용하여 제2 접촉 보조층을 형성하는 단계를 더 포함하고,
    상기 제1 보조 접촉층은 상기 제2 접합 영역보다 폭이 크도록 형성하고, 상기 제2 보조 접촉층은 상기 제4 접합 영역보다 폭이 크도록 형성하는 반도체 소자의 제조 방법.
  14. 제9항에서,
    상기 제1 도핑층을 형성하는 단계와 상기 제1 도핑층을 식각하는 단계 사이 및 상기 제2 도핑층을 형성하는 단계와 상기 제2 도핑층을 식각하는 단계 사이 중 적어도 하나에 어닐링하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제9항에서,
    상기 기판 상에 소자 분리 공정을 진행하는 단계,
    상기 제1 도핑층을 n 영역에 형성하고, 상기 기판 상부면에 이온 주입하여 제3 도핑층을 p 영역에 형성하는 단계,
    상기 제1 채널층을 상기 n 영역에 형성하고, 상기 제3 도핑층 위에 제2 채널층을 에피택시 방법으로 형성하는 단계,
    상기 제2 도핑층을 상기 n 영역에 형성하고, 상기 제2 채널층 위에 제4 도핑층을 형성하는 단계,
    상기 제1 도핑층, 상기 제1 채널층 및 상기 제2 도핑층을 식각하는 단계에서, 상기 제3 도핑층, 상기 제2 채널층 및 상기 제4 도핑층을 식각하여 상기 기판 상의 상기 p 영역에 차례로 위치하는 제3 접합 영역, 제2 채널 영역 및 제4 접합 영역을 형성하는 단계, 그리고
    상기 제2 채널 영역을 둘러싸도록 제2 게이트 스택을 형성하는 단계를 더 포함하고,
    상기 제1 채널층과 상기 제2 채널층은 동시에 형성되는 반도체 소자의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102695150B1 (ko) * 2016-12-09 2024-08-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20210129460A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 수직채널 구조체를 포함하는 집적회로 및 그 레이아웃방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630088A (en) * 1984-09-11 1986-12-16 Kabushiki Kaisha Toshiba MOS dynamic ram
KR20140111212A (ko) * 2013-03-10 2014-09-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 터널링 전계 효과 트랜지스터의 정적 랜덤 액세스 메모리 장치를 위한 구조물 및 방법
US20140291616A1 (en) * 2011-12-30 2014-10-02 Seoul National University R&Db Foundation Compound tunneling field effect transistor integrated on silicon substrate and method for fabricating the same
KR20160001590A (ko) * 2014-06-27 2016-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 게이트 올-어라운드 디바이스에서 캐리어 채널을 변형시키는 방법 및 구조
US20160268256A1 (en) * 2015-03-13 2016-09-15 Qualcomm Incorporated Complementary metal-oxide semiconductor (cmos) transistor and tunnel field-effect transistor (tfet) on a single substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
JPS63239973A (ja) * 1986-10-08 1988-10-05 テキサス　インスツルメンツ　インコーポレイテツド 集積回路およびその製造方法
US5510287A (en) * 1994-11-01 1996-04-23 Taiwan Semiconductor Manuf. Company Method of making vertical channel mask ROM
US6134175A (en) * 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
KR100576464B1 (ko) * 2003-12-24 2006-05-08 주식회사 하이닉스반도체 반도체소자의 도전배선 형성방법
WO2008137480A2 (en) * 2007-05-01 2008-11-13 Dsm Solutions, Inc. Active area junction isolation structure and junction isolated transistors including igfet, jfet and mos transistors and method for making
CN101393904B (zh) * 2007-05-16 2012-08-08 三星电子株式会社 包括层间导电接触的半导体器件及其形成方法
US9892869B2 (en) * 2011-04-06 2018-02-13 The Florida International University Board Of Trustees Electrochemically activated C-MEMS electrodes for on-chip micro-supercapacitors
WO2013095342A1 (en) 2011-12-19 2013-06-27 Intel Corporation High voltage field effect transistors
US9484460B2 (en) 2013-09-19 2016-11-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having gate dielectric surrounding at least some of channel region and gate electrode surrounding at least some of gate dielectric
US9306063B2 (en) 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies
DE102013223263B4 (de) 2013-11-14 2018-09-27 Globalfoundries Inc. Nanodraht - Transistorbauteil und Verfahren
US10361270B2 (en) 2013-11-20 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire MOSFET with different silicides on source and drain
US9583615B2 (en) 2015-02-17 2017-02-28 Sandisk Technologies Llc Vertical transistor and local interconnect structure
KR102695150B1 (ko) * 2016-12-09 2024-08-14 삼성전자주식회사 반도체 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630088A (en) * 1984-09-11 1986-12-16 Kabushiki Kaisha Toshiba MOS dynamic ram
US20140291616A1 (en) * 2011-12-30 2014-10-02 Seoul National University R&Db Foundation Compound tunneling field effect transistor integrated on silicon substrate and method for fabricating the same
KR20140111212A (ko) * 2013-03-10 2014-09-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 터널링 전계 효과 트랜지스터의 정적 랜덤 액세스 메모리 장치를 위한 구조물 및 방법
KR20160001590A (ko) * 2014-06-27 2016-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 게이트 올-어라운드 디바이스에서 캐리어 채널을 변형시키는 방법 및 구조
US20160268256A1 (en) * 2015-03-13 2016-09-15 Qualcomm Incorporated Complementary metal-oxide semiconductor (cmos) transistor and tunnel field-effect transistor (tfet) on a single substrate

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