CN102301480B - 纳米线网格器件的制备方法 - Google Patents

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Abstract

提供了一种半导体结构，包括位于衬底表面上的多个垂直层叠并垂直隔开的半导体纳米线(例如，半导体纳米线网格)，每个垂直层叠并垂直隔开的半导体纳米线的一个末段连接到源极区，每个垂直层叠并垂直隔开的半导体纳米线的另一个末段连接到漏极区。包括栅绝缘体和栅导体的栅极区毗邻所述多个垂直层叠并垂直隔开的半导体纳米线，以及源极区和漏极区与栅极区自对准。

Description

纳米线网格器件的制备方法
技术领域
本发明涉及半导体结构及其制备方法。更具体地说，本发明涉及包括多个垂直层叠并垂直隔开的半导体纳米线的半导体结构，和制备这种半导体结构的方法。
背景技术
由于其优异的静电性能，环栅纳米线沟道场效应晶体管(例如，纳米线FET)预期能够实现超过当前的平面CMOS技术的密度缩放。就其基本形式来说，纳米线FET包括源极、漏极和在所述源极和漏极之间的一个或多个纳米线沟道。环绕所述一个或多个纳米线沟道的栅电极调节通过源极和漏极之间的纳米线沟道的电子流。
然而，纳米线FET的体系结构带来了相当大的制备挑战。由“生长的”纳米线构成的“自下而上式”纳米线器件可提供缺陷较少的沟道表面，而通过图案化和蚀刻块材料而构成的“自上而下式”纳米线器件带来纳米线的确定尺寸和布局的优点。目前，自上而下法是以高布设密度来制造纳米线FET的唯一可行方法，因为确定布局是高密度电路的先决条件。然而，即使具有确定布局，栅极间距非常紧密和载流表面密度高的纳米线的制备仍然是挑战性的。缩放的栅极间距需要与源极接触区和漏极接触区自对准的栅极；高密度载流表面要求纳米线被布置成非常靠近在一起或者层叠。以前的纳米线FET的实证都主要处于宽松的布设密度，使得可以回避这些问题。
缩放的栅极间距使得接触纳米线非常困难。接触自上而下图案化的纳米线的一种常见方法是使用与多个纳米线连接的大的硅源极/漏极接合焊盘。接合焊盘在加工期间提供机械稳定性，简化器件接触方案，并且能够降低外电阻。然而，接合焊盘必须精确地对准栅极，以便实现高度 缩放的栅极间距(在利用最小栅极间距的逻辑布设的情况下)，以及最小化非本征电阻和寄生电容的变化。除非利用自对准方案，否则在要求的栅极间距下，适当并且始终如一地使接合焊盘对准栅极几乎是不可能的。结果，提出了不使用接合焊盘的备选方案。简单地消除接合焊盘导致纳米线源极/漏极区。在这种情况下，必须单独接触源极/漏极区中的每个纳米线。由于预期与高布设密度技术的接触通孔相比，纳米线间距更小，因此需要用接触条来接触纳米线源极/漏极区；接触条导致图案化更复杂，并且一般要求在接触条和第一金属层之间插入额外的掩模层。
外延合并源极/漏极区是提出的接触多个纳米线的另一种解决方案。然而，由于对表面化学、晶体取向和生长条件极其敏感，外延工艺存在缺陷。例如，就外延生长工艺来说，必须防止栅极上的寄生生长，必须保护器件结构的剩余部分免于侵略性的外延前清洁，必须控制外延生长的小面化和方向以最小化寄生电容和电阻，并在不同掺杂的源极面和漏极面上实现相似的生长。
实现高密度的载流表面是制造高布设密度纳米线FET的另一个挑战。当减小纳米线的直径以实现更好的静电性能时，每个纳米线的载流表面(或者在块反转的情况下，面积)也减小，这意味着需要相互更接近地布置更多的纳米线，以获得相同密度的载流表面或面积。例如，需要以12nm的间距来布置直径4nm的纳米线，以产生与具有相同布设覆盖区的平面器件相同的有效宽度。增大宽度方向上的布设密度的一种途径是垂直层叠纳米线，而不是仅仅使用一层纳米线。这是环栅器件，比如纳米线FET独有的解决方案。
Cho等人在“Observation of Single Electron Tunneling and Ballistic in Twin Silicon Nanowire MOSFETS(TSNWFETS)Fabricated by Top-Down CMOS Process”，2006IEEE中公开了一种纳米线FET结构，该纳米线FET结构包括在水平方向上相互隔开的两个硅纳米线。具体地说，Cho等人公开了一种不利用高级光刻的包含水平隔开的双纳米线的FinFET。Cho等人提供的包含水平隔开的双纳米线的结构的载流密度有限，并且随着继续进一步的缩放，利用Cho等人提供的结构会观察到载 流密度的进一步降低。
因此，需要一种在增大器件的载流密度的同时，改善器件的接触方案和可缩放性的纳米线FET结构及其制备方法。
发明内容
本发明提供一种具有改进的接触方案和可缩放性的半导体结构，例如纳米线FET结构。此外，结合这些改进，本发明提供一种载流密度被增大的半导体结构。另外，本发明的结构在结分布方面具有改善的垂直均匀性。因而，本发明的结构的高度(即，层叠的半导体纳米线的数目)不受由自上而下式注入来限定源极和漏极结的能力的限制。另外还观察到与现有的FinFET结构相比，本发明的结构具有减小的栅极-源极/漏极电容，因为在本发明的处理期间，典型地在未掺杂的半导体纳米线上形成薄的自限性界面氧化物。
在本发明的一个方面，提供一种半导体结构，所述半导体结构包括位于衬底表面上的多个垂直层叠并垂直隔开的半导体纳米线(例如，纳米线网格)，每个半导体纳米线具有两个末段，其中一个末段连接到源极区，而另一个末段连接到漏极区。本发明的结构还包含栅极区，所述栅极区包括位于所述多个垂直层叠并垂直隔开的半导体纳米线的至少一部分之上的栅绝缘体和栅导体。本发明的结构内的每个源极区和每个漏极区与栅极区自对准。
在本发明的另一个方面，提供一种制备上述半导体结构的方法。本发明的方法包括首先在包括交替的半导体材料层和牺牲材料层的图案化材料叠层上面提供多个图案化硬掩模。该步骤中使用的图案化材料叠层的最底层是半导体衬底的顶半导体层。随后在多个图案化硬掩模中的每一个的中央部分上形成至少一个虚拟栅极。在形成虚拟栅极之后，毗邻所述至少一个虚拟栅极形成牺牲材料层。接着，除去所述至少一个虚拟栅极，从而在牺牲材料层中形成中心在所述多个图案化硬掩模的中央部分上的沟槽，所述沟槽把纳米线沟道区与源极区和漏极区区分开。在除去虚拟栅极之后，利用所述多个图案化硬掩模作为蚀刻掩模来蚀刻沟槽 内的图案化材料叠层，以便在沟槽内形成多个鳍片。接着，在沟槽内，除去多个图案化硬掩模和每个牺牲材料层，从而形成多个垂直层叠并垂直隔开的半导体纳米线。随后至少利用栅极区来填充沟槽。
附图说明
图1是图解说明可用在本发明中的初始结构的图形表示(通过3D视图)，所述初始结构包括衬底的埋入绝缘层上面的至少一个图案化材料叠层，所述图案化材料叠层包括交替的半导体材料层和牺牲材料层。
图2是图解说明在至少一个图案化材料叠层上面形成多个图案化硬掩膜之后，图1的初始结构的图形表示(通过3D视图)。
图3是图解说明在多个图案化硬掩模的每一个的中央部分上方形成虚拟栅极之后，图2的结构的图形表示(通过3D视图)。
图4是图解说明在形成与所述虚拟栅极相邻的牺牲材料层和平面化之后，图3的结构的图形表示(通过3D视图)；所述平面化形成环绕虚拟栅极的牺牲材料层。
图5是图解说明在除去虚拟栅极，从而在先前环绕虚拟栅极的牺牲材料层之间形成沟槽之后，图4的结构的图形表示(通过3D视图)。
图6是图解说明在包括交替的半导体材料层和牺牲材料层的至少一个图案化材料叠层中蚀刻出多个鳍片之后，图5的结构的图形表示(通过3D视图)。
图7是图解说明在从置于沟槽中的每个鳍片上面的每个图案化硬掩模中除去上层之后，图6的结构的图形表示(通过3D视图)。
图8是图解说明在沟槽内形成隔片之后，图7的结构的图形表示(通过3D视图)。
图9是图解说明在从鳍片中除去各牺牲材料层以在沟槽中形成多个垂直层叠并垂直隔开的半导体纳米线之后，图8的结构的图形表示(通过3D视图)。
图10A是图解说明在沟槽内并至少在多个垂直层叠并垂直隔开的半导体纳米线上形成栅极区之后，图9的结构的图形表示(通过3D视图)； 图10B是图10A中所示结构的沿线A-A的截面视图，图10C是图10A中所示结构的沿线B-B的截面视图。
具体实施方式
下面参考本申请附带的下述说明和附图，更详细地说明本发明，本发明提供一种半导体结构及制备这种半导体结构的方法，所述半导体结构包括垂直层叠并垂直隔开的半导体纳米线(例如，纳米线网格)。注意，本申请的附图只是用于举例说明，因而，附图未按比例绘制。
在下面的说明中，陈述了众多的具体细节，比如特定的结构、组件、材料、尺寸、处理步骤和技术，以便透彻地理解本发明。然而，本领域的技术人员会认识到可在没有这些具体细节的情况下实践本发明。在其它情况下，为了避免模糊本发明，未详细说明公知的结构或处理步骤。另外要明白，当诸如层、区域或衬底之类的元件被称为在另一个元件上或之上时，它可以直接在另一元件上，或者也可存在居间元件。相反，如果某一元件被称为直接在另一个元件上或之上，那么不存在居间元件。另外要明白，当某一元件被称为与另一个元素“连接”或“耦接”时，它可以直接与另一元件连接或耦接，或者可以存在居间元件。相反，如果某一元件被称为与另一个元素“直接连接”或“直接耦接”，那么不存在居间元件。
现在参见本申请的图1-10，图1-10是描述本申请的基本处理流程的图形表示。在下面的说明和附图中，出于举例说明的目的，示出了一个虚拟栅极。尽管示出了单个虚拟栅极，然而本发明的方法可用于在衬底上面形成多个虚拟栅极，这最终将提供多个纳米线FET。
本发明的处理从首先提供图1中所示的初始结构10开始。具体地说，图1示出初始结构10，初始结构10包括绝缘体上半导体(SOI)衬底12的已处理部分，包括埋入绝缘层12A和顶半导体层12B；为了清楚起见，未示出SOI衬底12的位于埋入绝缘层12A之下的底半导体层。另外如图所示，顶半导体层12B代表图案化材料叠层14的最底层，所述图案化材料叠层14包括多个垂直层叠的半导体层，所述多个半导体层被多个牺 牲材料层，比如掺杂的SiGe合金垂直隔开。在图1中，图案化材料叠层14的附加半导体材料层被指定为15，而牺牲材料层被指定为15′。如上所述，图案化叠层的最底层由SOI衬底12的顶半导体层12B构成。
初始结构10还包括焊盘栈，所述焊盘栈从下而上包括位于图案化材料叠层14上面的第一硬掩模16和第二硬掩模18。另外示出了位于隔离沟槽内的氮化物衬垫19，所述隔离沟槽形成到第一硬掩模16和包括顶半导体层12B的图案化材料叠层14的全部各层中。注意，沟槽底部止于埋入绝缘层12A的上表面。
通过首先提供包括底半导体层(未具体示出)、埋入绝缘层12A和顶半导体层12B的绝缘体上半导体(SOI)衬底12，来形成图1中所示的初始结构10。SOI衬底12的顶半导体层12B可包括任意半导体材料，例如包括Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其它III/V和II/VI化合物半导体。一般来说，SOI衬底12的顶半导体层12B是包括Si、SiGe、SiGeC和SiC之一的含Si半导体材料。更一般地，SOI衬底12的顶半导体层12B由硅构成。底半导体层也可包含任意上述半导体材料，特别优选硅。
SOI衬底12的顶半导体层12B是厚度典型地小于100nm的薄层，可从市场获得的SOI衬底具有厚度典型地从30nm到90nm的顶半导体层。对这种结构来说，期望的起始厚度范围典型地将低于20nm，可能在5nm～10nm之间。能够通过较厚的SOI衬底的氧化变薄或者通过化学机械平面化(CMP)和研磨，来实现该目标厚度。
SOI衬底12的埋入绝缘层12A可由晶体或非晶体氧化物、氮化物、氮氧化物或者它们的任意组合构成，包括这种绝缘体的多层叠层。典型地，埋入绝缘层12A由二氧化硅构成。埋入绝缘层12A的厚度典型地为50nm～200nm，更典型的是厚度为100nm～150nm。埋入绝缘层12A可以是顶半导体层和底半导体层之间的连续层，或者可由多层构成。
SOI衬底12是利用本领域技术人员已知的常规处理形成的。例如，可利用压焊工艺或被称为SIMOX(氧离子注入隔离)的工艺来制造SOI衬底。如果需要，可以使用上面提及的变薄方法之一来变薄顶半导体层12B， 使得顶半导体层12B的最终厚度在上面提及的厚度范围内。
在提供包括顶部的含硅层12B的SOI衬底12之后，在SOI衬底12的顶半导体层12B之上形成交替的牺牲材料层15′和半导体材料层15。形成的每个牺牲材料层15′可包含晶体材料，所述晶体材料包括例如SiGe。该层可选地可被掺杂，从而形成例如n+或p+掺杂SiGe。P和As是可以采用的n型掺杂剂的例子，而B是可以采用的p型掺杂剂的例子。牺牲材料层15′的掺杂剂浓度典型地为1019原子/立方厘米～1022原子/立方厘米；这些层中的掺杂剂浓度的目标典型地是在保持结晶度的同时尽可能地高。可以原位(即，在沉积各牺牲材料层期间)或者异位(在沉积各牺牲材料层之后)进行掺杂，CMOS需要异位掺杂，因为将在最终分别期望nFET和pFET的地方需要n型和p型掺杂区。利用外延生长工艺来沉积形成的每个牺牲材料层15′。因而，牺牲材料15′应当是单晶，并具有与层12B和15接近的晶体尺寸。典型地，每个牺牲材料层的厚度为5nm～20nm；为了使寄生电容最小化，该厚度应尽可能地小，同时仍然留出足够把两层栅绝缘体和一层栅导体放入一旦以后在处理中除去牺牲层而形成的间隙中的空间。
形成的每个半导体材料层15可包含与SOI衬底12的顶半导体层12B相同或不同的半导体材料。典型地，形成的每个半导体材料层15由含Si半导体构成，特别优选Si。形成的每个含Si材料层15是利用外延生长工艺沉积的。因而，每个半导体材料层也是单晶。形成的每个半导体材料层15的厚度一般为5nm～20nm，考虑到均匀的FET特性，优选与层12B的厚度相似的厚度。
在低于800℃进行用于形成每个半导体层和每个牺牲材料层的外延生长工艺，更优选的是低于650℃的温度。可在不破坏每个生长层之间的真空的情况下形成生长工艺，或者可在每一层的生长之间破坏真空，从而能够实现额外的工艺，比如CMOS的牺牲层的异位掺杂。优选地，在交替的牺牲材料层和半导体材料层的生长期间，不破坏真空。不管在层15和15′的生长期间真空是否被破坏，在每个连续的层形成之间，典型地都要进行净化步骤。
形成每个层15和15′时采用的生长压力应低于100托，更优选的是生长压力低于50托。
注意，由于上面提及的处理步骤，每一层15都具有低于或等于约5％的高度变化。层12B的高度变化将取决于SOI衬底和使用的变薄方法，但应当能够保持在2nm或者低于2nm。另外注意，层12B和15的每一个的高度变化将提供也具有相同的高度变化的半导体纳米线。还要注意，每个牺牲材料层的厚度决定了每个垂直隔开的半导体纳米线(将随后形成)将被隔开的距离。
在SOI衬底12的顶半导体层12B上面形成的牺牲材料层15′和半导体材料层15的数量可变化。注意，顶半导体层12B、多个牺牲材料层15′和多个半导体材料层15的组合形成了将用于限定半导体纳米线在Z方向上的位置的材料叠层。
在形成交替的牺牲材料层和半导体材料层之后，在最上面的半导体材料层上面形成第一硬掩模16。应考虑到机械性质和工艺，比如对隔片材料30(将随后形成)的蚀刻选择性、第二硬掩模18(也将随后形成)和采用的鳍片蚀刻工艺，来选择第一硬掩模16。在一个实施例中，第一硬掩模16是二氧化硅。可利用常规的沉积工艺，包括(但不限于)化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)和化学溶液沉积来形成第一硬掩膜16。第一硬掩模16的厚度可以根据制备第一硬掩模16的处理技术而变化。然而，第一硬掩模16通常具有5nm～40nm的厚度，更典型的是10nm～20nm的厚度。
在形成第一硬掩模16之后，通过除去第一硬掩模16、交替的牺牲材料层15′和半导体材料层15以及SOI衬底12的顶半导体层12B的非有效区域，形成止于埋入绝缘层12A的表面的沟槽隔离区(未明确示出)。首先利用光刻和蚀刻来形成沟槽隔离区。光刻步骤包括把光刻胶(未示出)涂在第一硬掩模16上面，使光刻胶曝露于期望的辐射图案，例如沟槽辐射图案，并利用常规的光刻胶显影剂来显影曝光的光刻胶。随后利用包括干法蚀刻和化学蚀刻之一的蚀刻工艺，把沟槽图案转印到至少第一硬掩模16中。当使用干法蚀刻时，采用反应离子蚀刻(RIE)、离子束蚀刻、 等离子体蚀刻和激光烧蚀之一。当采用化学蚀刻时，采用相对于曝光和显影的光刻胶，有选择地蚀刻垫氧化物的化学蚀刻剂。在一些情况下和在把沟槽图案转印到第一硬掩模16之后，利用常规的剥离工艺，比如灰化，来剥离曝光和显影的光刻胶。在其它情况下，在把沟槽图案转印到交替的牺牲材料层15′和半导体材料层15以及顶半导体层12B中期间，曝光和显影的光刻胶保留在结构上。沟槽图案从图案化的第一硬掩模16到层15′、15和12B的转印包括上面提及的蚀刻工艺之一。
在把沟槽图案限定到第一硬掩模16及层15′、15和12B中之后，利用常规的沉积工艺，比如CVD、PECVD和ALD，至少在沟槽侧壁上形成氮化物衬垫19。氮化物衬垫19一般具有1nm～20nm的厚度，更典型的是1nm～5nm的厚度。
随后，在上面提供的剩余沟槽区域中，形成沟槽绝缘材料(未示出)，之后对该结构进行常规的平面化处理，包括CMP和研磨之一。沟槽绝缘材料(附图中未示出)由常规的沟槽绝缘材料构成，包括例如二氧化硅。可利用已知的沉积工艺来形成沟槽绝缘体。例如，可以采用高密度等离子体氧化物沉积工艺，或者利用正硅酸乙酯(TEOS)的沉积。
注意在沟槽隔离区的形成期间，第一硬掩模16以及层15′、15和12B被图案化。另外注意，这里把图案化的层15′、15和12B整体称为图案化材料叠层14。
随后，在包括图案化的第一硬掩模16、氮化物衬垫19和沟槽绝缘材料(未示出)的结构上面形成第二硬掩模18。应针对与第一硬掩模16、图案化材料叠层14和隔片材料30(随后形成)相比的机械性质和抗蚀刻性，来选择第二硬掩模18。在本发明的一个实施例中，可以使用氮化硅作为第二硬掩模18。利用常规的沉积工艺，包括上面关于第一硬掩模16提及的沉积工艺，来形成第二硬掩模18。第二硬掩模18的厚度根据用于形成第二硬掩模18的工艺而变化。通常，第二硬掩模18具有5nm～30nm的厚度，更典型的是15nm～20nm的厚度。
现在参见图2，图2图解说明了在图案化和蚀刻图1中所示的初始结构10以包括多个图案化硬掩模20之后形成的结构，所述多个图案化硬 掩模20位于图案化材料叠层14的最上面的半导体材料层的上面。包括下层的第一硬掩模16和上层的第二硬掩模18的每个图案化硬掩模20将定义半导体纳米线在X方向上的位置。图案化步骤包括与上面所述类似的光刻步骤，除了在涂覆的光刻胶中形成掩模图案而不是沟槽图案，随后将掩模图案转印到第二硬掩模18和硬掩模16的无保护部分中。
随后进行蚀刻，以把图案从图案化的光刻胶分别转印到下面的焊盘层(即层18和16)中。可利用相同或不同的蚀刻步骤，把图案首先转印到第二硬掩模18中，随后转印到下面的第一硬掩模16中。在把图案转印到第二硬掩模18中之后，或者在把图案从第二硬掩模18转印到下面的第一硬掩模16中之后，可以除去图案化的光刻胶。可以使用常规的灰化工艺从结构中剥离图案化的光刻胶。可以利用干法蚀刻(即，反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀)、湿法化学蚀刻或者它们的任意组合来进行蚀刻。在一些实施例中，用于把图案转印到第二硬掩模18和第一硬掩模16中的蚀刻包括干法蚀刻(即，反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀)。如图2中图解所示，蚀刻工艺止于图案化材料叠层14的最上面的半导体材料层上。
注意可被称为鳍片掩模的每个图案化硬掩模20被配置成具有小于200nm，一般在10nm和200nm之间的间距，例如每个相邻的图案化硬掩模20之间的距离，更典型的是每个相邻图案化硬掩模20之间的距离在40nm和50nm之间。为了使布设密度最大化和使寄生电容最小化，应当在图案化和工艺极限内，使所述间距尽可能地小。为了实现比直接光刻法能够限定的间距更小的间距，可以使用诸如侧壁图像转印或双重图案化/双重蚀刻的间距加倍技术。每个图案化硬掩模20的宽度典型地小于40nm，更一般的是5nm～40nm，更典型的是宽度5nm～10nm。另外注意，每个图案化硬掩模20的间距和宽度将决定每个鳍片的间距和宽度，从而决定每个半导体纳米线的间距和宽度。
在本发明方法的这一点上，可对图案化材料叠层14的暴露表面进行热氧化处理，该热氧化处理在图案化材料叠层14的暴露上表面上形成薄的(大约5nm或更小)氧化层22。在本发明的后续处理步骤内，薄氧化层 22起到蚀刻停止层的作用。图3中示出了作为结果而获得的包括薄氧化层22的结构。
随后，形成虚拟栅极24，从而提供同样图解说明于图3中的结构。如图所示，跨越每个图案化硬掩模20，在中央部分形成虚拟栅极24。与下面的图案化硬掩模20正交的虚拟栅极24的位置定义了纳米线沟道在Y方向上的位置以及栅极的位置。在本发明中采用的虚拟栅极24包含多晶硅或者其它相关的牺牲材料。通过利用常规的沉积工艺，例如包括化学气相沉积、等离子体增强化学气相沉积或化学溶液沉积，首先在图2中所示的结构上面提供覆盖层，来形成虚拟栅极24。随后利用光刻和蚀刻来图案化虚拟栅极材料的覆盖层，从而形成如图3中所示的虚拟栅极24。
在本发明方法的这一点上，可选地使用自上而下注入(未示出)，用n型掺杂剂或p型掺杂剂来掺杂图案化材料叠层14的上层半导体材料。所述注入的条件为本领域技术人员公知，并根据采用的掺杂剂种的类型而变化。
图4图解说明了在用牺牲材料层26填充图3中所示的结构和平面化之后形成的结构。环绕虚拟栅极24的牺牲材料层26可包括任何适当的填充材料，比如SiO2或者氮化硅。填充步骤包括常规的沉积工艺，例如包括高密度等离子体沉积工艺。平面化步骤包括化学机械抛光(CMP)和/或研磨。注意在余下的附图中，为了清楚起见，未示出层22。
随后，如图5所示，利用化学蚀刻工艺(比如化学分离型或KOH蚀刻)或者反应离子蚀刻，从结构中除去虚拟栅极24。该蚀刻工艺止于图案化硬掩模20和薄的化学氧化层22。虚拟栅极24的除去在牺牲层材料26的相邻部分之间形成沟槽25。沟槽25把沟道区域与随后将在其中形成源极和漏极(下面称为源极/漏极)区的区域区分开。注意，在本发明方法的这一点上，随后将在其中形成源极/漏极区的区域受到牺牲层材料26保护。
在从结构中除去虚拟栅极24之后，利用各向异性地把牺牲材料层26和图案化硬掩模20所形成的图案转印到图案化材料叠层14中的蚀刻步 骤，除去沟槽25内的图案化材料叠层14的暴露部分。这种蚀刻的一个例子是反应离子蚀刻工艺。作为结果得到的结构示于图6中。注意受到图案化硬掩模20保护的图案化材料叠层14的剩余部分构成本发明结构的多个鳍片28。
随后，可利用与第一硬掩模16和/或半导体材料相比有选择地除去第二硬掩模18的蚀刻工艺，在沟槽25内除去任何剩余的第二硬掩模18(例如，每个图案化硬掩模20的上部)。然而理想地，第二硬掩模18的厚度应被选择成使得第二硬掩模18主要在先前的鳍片蚀刻期间被消耗掉，从而此时在结构上不应留下大量的第二硬掩模18。作为结果获得的结构示于图7中。注意在本发明的方法的这一点上，图案化硬掩模20的第一硬掩模16保留在每个鳍片28上。
在从沟槽25内除去图案化硬掩模20的第二硬掩模18之后，如图8中所示，可选地利用沉积和蚀刻来形成隔片30。隔片30可包括任何绝缘材料，例如包括氮化物、氮氧化物和/或氧化物。在本发明的一个实施例中，隔片30由氮化物和/或氮氧化物构成。一般利用规定较大过蚀刻的条件来进行用于形成隔片30的蚀刻处理，使得在每个鳍片28的暴露侧壁上不残存隔片材料。即，隔片30完全覆盖沟槽25的侧壁，并完全不存在于每个鳍片28上。过蚀刻的量取决于鳍片28的高度，并预期远远大于从平面区域除去隔片材料所需的时间，约为100～300％或者更大。隔片降低了栅极和源极/漏极接合焊盘之间的寄生电容，然而对本发明的纳米线FET的开关能力来说并不是必不可少的。
在形成隔片30之后，有选择地从每个鳍片28中除去每个牺牲材料15′层，以释放半导体材料层，例如层12B和15。这里，把释放的半导体材料层，例如12B和15称为半导体纳米线32。沟槽25内的每个单独的半导体纳米线32代表本发明结构的一个沟道，例如，半导体纳米线沟道。作为结果获得的包括现在释放的半导体纳米线32的结构示于图9中。注意，图9中所示的结构包括位于沟槽25内的多个垂直层叠并隔开的半导体纳米线32，例如，纳米线网格。
在一些实施例中，以化学方式利用蚀刻剂从每个鳍片28中除去各牺 牲材料层15′，所述蚀刻剂利用了牺牲材料层15′的与半导体材料层15和12B相比更低的氧化电位。这种蚀刻剂的例子包括(但不限于)HF∶H2O2∶CH3COOH的1∶2∶3混合物，或者H2SO4和H2O2的混合物。
在本发明的其它实施例中，可利用干法蚀刻工艺，比如O2等离子体蚀刻或通常用于蚀刻的等离子体化学，从每个鳍片28中有选择地除去牺牲材料层15′。
注意在牺牲材料15′在被除去之前在鳍片28中所处位置处的源极/漏极区侧壁上并不形成隔片。为了降低这些点处的栅极和源极/漏极接合焊盘之间的寄生电容，可在暴露的牺牲材料15′上有选择地形成隔片。例如，在掺杂的SiGe牺牲材料15′和未掺杂的Si纳米线32的情况下，可以使用低温氧化工艺，比如650℃下的高压氧化(10个大气压)来有选择地氧化暴露的SiGe。这种特殊工艺对25％掺杂的SiGe的氧化速率比Si对照物增加了70倍，从而允许在源极/漏极接合焊盘上形成氧化物隔片，而不氧化纳米线沟道。
在本发明的这一点上，可以进行固态源扩散退火，以用来自剩余的牺牲材料层15′的掺杂剂来掺杂沟槽25之外，例如源极/漏极区内的每个剩余半导体材料层，例如层12B和15。这种退火也可用于在把掺杂剂从剩余的牺牲材料层15′向外扩散到存在于沟槽25之外的剩余半导体材料层，例如层12B和15中之后，活化该掺杂剂。另一方面，一旦使掺杂剂扩散到层12B和15中，就可以使用高温非扩散退火，比如激光退火或快速退火来活化该掺杂剂。
当采用固态源扩散退火时，在800℃或更高的温度，更典型的是在850℃～1150℃的温度下进行固态源扩散退火。最好在包括氦、氩、氖、氙和氪之一的惰性环境中进行这种退火。在沟槽25之外形成的半导体扩散区示于图10A中。具体地，一些扩散区可被用作源极区36A，而其它扩散区是漏极区36B；也可在两个器件之间共享一个区域，该区域充当一个PET的源极区和另一个PET的漏极区。如图10A中所示，每个垂直层叠并垂直隔开的半导体纳米线32，例如，纳米线沟道的一个末段连接到源极区36A，每个垂直层叠并垂直隔开的半导体纳米线32的另一末 段连接到漏极区36B。这样，每个半导体线及对应的源极区和漏极区具有整体的结构，并且没有任何材料界面位于它们之间。
注意，可在此时进行上面说明的暴露材料15′的差别化学氧化，而不是在固态源扩散和/或活化退火之前进行所述差别化学氧化。
在本发明方法的这一点上，可利用常规的沉积工艺或热生长工艺在沟槽25中形成栅绝缘体(图中未具体示出)。栅绝缘体可以是低k栅绝缘体，即，介电常数比二氧化硅小的绝缘材料；二氧化硅；或者高k栅绝缘体，即，介电常数比二氧化硅大的绝缘材料。栅绝缘体典型地位于半导体纳米线32和随后形成的栅极材料之间。
随后，通过用栅极材料填充沟槽25，在每个半导体纳米线32之上形成置换栅极，即，栅导体34。一旦栅极材料被填充到沟槽25中，就利用牺牲材料层26作为蚀刻终止，使用平面化，比如化学机械抛光来平面化栅极。适当的栅极材料包括(但不限于)一层或多层诸如多晶硅、硅锗、基本金属、基本金属的合金、金属氮化物和/或金属硅化物的材料。
包括上面提及的栅绝缘体和栅导体的栅极区位于多个垂直层叠并垂直隔开的半导体纳米线32的至少一部分之上。仍然受到牺牲材料层26保护的源极区36A和漏极区36B与栅极区自对准。
在形成栅极区之后，对结构进行平面化处理，平面化处理止于先前在每个沟槽中形成的隔片30的上表面。注意隔片30位于每个垂直层叠并垂直隔开的半导体纳米线32之间，并且隔片30置于本发明结构的栅极区和源极区36A以及漏极区36B之间。这减小了寄生电容。
在一些实施例中(未示出)，可利用选择性蚀刻工艺从结构中除去牺牲材料层26，并且可以进行传统的微细加工工艺，比如硅化物形成、接触通孔形成和多层金属布线的金属化。另一方面，可以在虚拟栅极24的图案化之后，但是在除去牺牲材料层26之前进行源极/漏极接合焊盘的硅化。然而，这将需要能够抵抗掺杂剂活化退火的热预算的硅化材料。
在图10A中所示的本发明的结构中观察到获得增大的沟道宽度密度，因为所述结构包括垂直层叠并垂直隔开的半导体纳米线32。垂直层叠并隔开的排列产生图10B中所示的导电表面50。另外观察到能够实现 紧密的栅极间距，因为栅极-接合焊盘结构是自对准的，如图10C中所示。
甚至观察到上面说明的利用固态源掺杂的本发明的处理能够实现与利用自上而下式注入制备的FinFET结构相比垂直均匀性更好的结分布。因而，本发明的器件的高度(即，层叠的半导体纳米线的数量)不受到由自上而下式注入来限定源极和漏极结的能力的限制。另外还观察到与现有的FinFET结构相比，本发明的结构具有减小的栅极-源极/漏极电容，因为在本发明的处理期间，在未掺杂的半导体纳米线上形成薄的自限性界面氧化物。
尽管关于本发明的优选实施例，具体表示和说明了本发明，然而，本领域的技术人员明白，可以做出形式和细节方面的上述及其它变化，而不脱离本发明的精神和范围。于是，本发明并不局限于所描述和举例说明的具体形式和细节，相反，本发明的范围由附加权利要求限定。

Claims (13)

1.一种形成半导体结构的方法，包括：
在包括交替的半导体材料层和牺牲材料层的图案化材料叠层上面提供多个图案化硬掩模，其中，所述图案化材料叠层的最底层是半导体衬底的顶半导体层；
在多个图案化硬掩模中的每一个的中央部分之上形成至少一个虚拟栅极；
毗邻所述至少一个虚拟栅极形成牺牲材料层；
除去所述至少一个虚拟栅极，从而在牺牲材料层中形成至少一个沟槽，每个沟槽的中心在所述多个图案化硬掩模的中央部分之上，所述沟槽把鳍片区与源极区和漏极区区分开；
利用所述多个图案化硬掩模作为蚀刻掩模，在图案化材料叠层中蚀刻出所述至少一个沟槽内的多个鳍片；
在所述至少一个沟槽内除去多个图案化硬掩模和每个牺牲材料层，从而在所述至少一个沟槽内形成多个垂直层叠并垂直隔开的半导体纳米线；以及
至少利用栅极区来填充所述至少一个沟槽，
其中，所述的半导体结构包括位于每个垂直层叠并垂直隔开的半导体纳米线之间以及栅极区和源极区/漏极区之间的隔片。
2.按照权利要求1所述的方法，其中，所述半导体衬底是绝缘体上半导体，以及所述图案化材料叠层的所述最底层位于埋入绝缘层上。
3.按照权利要求1所述的方法，其中，通过外延生长工艺来形成除所述顶半导体层之外的所述交替的牺牲材料层和半导体材料层，所述外延生长工艺是在低于800℃的温度和低于100托的压力下进行的。
4.按照权利要求3所述的方法，其中，每个所述牺牲材料层都是在所述外延生长工艺期间原位掺杂的半导体材料。
5.按照权利要求1所述的方法，还包括在所述在所述至少一个沟槽内除去多个图案化硬掩模和除去每个牺牲材料层之间，在所述至少一个沟槽内形成隔片，所述隔片是通过沉积和蚀刻形成的，以及所述蚀刻是利用较大的过蚀刻进行的，使得在每个鳍片的侧壁上不残存隔片材料。
6.按照权利要求1所述的方法，其中，所述除去每个牺牲材料层是以化学方式利用蚀刻剂来进行的，所述蚀刻剂利用了牺牲材料层的与半导体材料层相比更低的氧化电位。
7.按照权利要求1所述的方法，其中，所述除去每个牺牲材料层是利用等离子体蚀刻工艺来进行的。
8.按照权利要求1所述的方法，其中，所述除去每个牺牲材料层是利用在低于750℃的温度下进行的湿法或干法氧化工艺进行的。
9.按照权利要求1所述的方法，还包括在所述在所述至少一个沟槽内除去多个图案化硬掩模和每个牺牲材料层和所述至少利用栅极区来填充所述至少一个沟槽之间，进行固态源扩散退火，所述固态源扩散退火在所述至少一个沟槽之外的所述半导体材料层中形成源极区和漏极区。
10.按照权利要求9所述的方法，其中，在800℃或更高的温度下，在惰性环境中进行所述固态源扩散退火。
11.按照权利要求1所述的方法，还包括在所述在所述至少一个沟槽内除去多个图案化硬掩模和每个牺牲材料层和至少利用栅极区来填充所述至少一个沟槽之间，进行差别化学氧化处理，以在所述半导体纳米线上至少形成界面氧化物。
12.按照权利要求11所述的方法，其中，所述差别化学氧化处理是在含氧环境中进行的。
13.按照权利要求1所述的方法，其中，每个半导体纳米线具有小于200nm的间距和小于40nm的宽度。
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