CN116529889A - 用于缩放垂直传输场效应晶体管的埋入式电源轨 - Google Patents

用于缩放垂直传输场效应晶体管的埋入式电源轨 Download PDF

Info

Publication number
CN116529889A
CN116529889A CN202180075474.0A CN202180075474A CN116529889A CN 116529889 A CN116529889 A CN 116529889A CN 202180075474 A CN202180075474 A CN 202180075474A CN 116529889 A CN116529889 A CN 116529889A
Authority
CN
China
Prior art keywords
semiconductor layer
source drain
bottom source
dielectric
buried power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180075474.0A
Other languages
English (en)
Inventor
谢瑞龙
王俊利
李忠贤
A·雷茨尼采克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN116529889A publication Critical patent/CN116529889A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys

Abstract

一种半导体结构可以包括在垂直晶体管的底部源极漏极下方的埋入式电源轨和在底部源极漏极下方的电介质双层。电介质双层可以在埋入式电源轨和底部源极漏极之间。半导体结构可以包括在底部源极漏极下方的硅锗双层，硅锗双层可以与埋入式电源轨相邻。半导体结构可以包括埋入式电源轨触点。埋入式电源轨触点可以将底部源极漏极连接至埋入式电源轨。所述电介质双层可以包括第一电介质层和电介质衬垫。第一电介质层可以与底部源极漏极直接触。电介质衬垫可以围绕埋入式电源轨。硅锗双层可以包括第一半导体层和在第一半导体层下方的第二半导体层。

Description

用于缩放垂直传输场效应晶体管的埋入式电源轨
技术领域
本发明一般涉及半导体结构及其形成方法。更具体地说，本发明涉及一种包括用于极度缩小的垂直传输场效应晶体管(VTFET)的埋入式电源轨的半导体结构。
背景技术
制造具有较大计算能力的较小、较密集封装的装置是构建半导体装置的持续目标。在设计半导体器件时，器件的每个单元需要电源输入(Vdd)和地(Vss)连接。为了给各种部件供电，每个单元还耦合到电源轨，该电源轨电连接到单元的有源层以提供输入电源(Vdd)。在一些实例中，可以为每个单元提供多个电源轨以分别提供输入电源(Vdd)和地(Vss)。
发明内容
根据本发明的一个实施例，提供了一种半导体结构。该半导体结构可以包括在垂直晶体管的底部源极漏极下方的埋入式电源轨和在底部源极漏极下方的电介质双层。电介质双层可以在埋入式电源轨和底部源极漏极之间。半导体结构可以包括在底部源极漏极下方的硅锗双层，硅锗双层可以与埋入式电源轨相邻。埋入式电源轨可以由钨或钌制成。半导体结构可以包括埋入式电源轨触点。埋入式电源轨触点可以将底部源极漏极连接至埋入式电源轨。所述电介质双层可以包括第一电介质层和电介质衬垫。第一电介质层可以与底部源极漏极直接触。电介质衬垫可以围绕埋入式电源轨。电介质衬垫可以将埋入式电源轨与电介质双层隔离。硅锗双层可以包括第一半导体层和在第一半导体层下方的第二半导体层。第二半导体层可以与第一半导体层直接接触。第一半导体层可以包括30％的锗，第二半导体层可以包括60％的锗。半导体结构可以包括第三半导体层。第三半导体层可以位于底部源极漏极的正下方。第三半导体层可以由硅制成。半导体结构还可以包括顶部源极漏极、鳍和金属栅极。鳍可以在顶部源极漏极和底部源极漏极之间。金属栅极可以与鳍相邻并直接接触。
根据本发明的另一实施例，提供了一种半导体结构。该半导体结构可以包括在垂直晶体管的底部源极漏极下方的埋入式电源轨、在底部源极漏极下方的电介质双层、以及埋入式电源轨触点。电介质双层可以在埋入式电源轨和底部源极漏极之间。埋入式电源轨触点可以将底部源极漏极连接至埋入式电源轨。埋入式电源轨可以由钨或钌制成。所述电介质双层可以包括第一电介质层和电介质衬垫。第一电介质层可以与底部源极漏极直接触。电介质衬垫可以围绕埋入式电源轨。半导体结构可以包括顶部源极漏极、鳍和金属栅极。鳍可以在顶部源极漏极和底部源极漏极之间。金属栅极可以与鳍相邻并直接接触。半导体结构可以包括半导体层。半导体层可以位于底部源极漏极的正下方。半导体层可以由硅制成。
根据本发明的另一实施例，提供了一种方法。该方法可以包括在衬底上外延生长硅锗双层，在硅锗双层上外延生长第三半导体层，在第三半导体层内形成一个或多个垂直鳍和一个或多个底部源极漏极。一个或多个底部源极漏极可以位于一个或多个垂直鳍下方。该方法可以包括横向蚀刻硅锗双层和第三半导体层的一部分以形成一个或多个第一凹陷，在一个或多个凹陷内形成第一电介质层。第一电介质层可以位于一个或多个底部源极漏极的正下方。该方法可以包括横向蚀刻第一半导体层的部分以形成一个或多个第二凹陷，在一个或多个第二凹陷内沉积电介质衬垫，以及在一个或多个第二凹陷内形成一个或多个埋入式电源轨。该一个或多个埋入式电源轨可以位于该一个或多个底部源极漏极的的正下方。电介质衬垫可以将一个或多个埋入式电源轨与第一电介质层分离。硅锗双层可以包括第一半导体层和第二半导体层。第一半导体层可以包括30％的锗，第二半导体层可以包括60％的锗。第三半导体层可以由硅制成。该方法可以包括在一个或多个垂直鳍之间形成浅沟槽隔离并且形成一个或多个底部源极漏极触点。一个或多个底部源极漏极触点可以将一个或多个底部源极漏极与一个或多个埋置电源轨连接。浅沟槽隔离可以延伸穿过第三半导体层、硅锗双层以及衬底的一部分。该方法还可以包括在一个或多个鳍的顶部上形成一个或多个顶部源极漏极，在一个或多个鳍之间形成金属栅极，形成一个或多个顶部源极漏极触点，以及形成一个或多个栅极触点。
附图说明
结合附图，将最好地理解以下详细描述，其通过示例给出并且不意图将本发明仅限于此，在附图中：
图1是示出根据实施例的布置在衬底上的第一半导体层和第二半导体层的截面图；
图2是示出根据实施例的具有底部源极漏极的垂直鳍的截面图；
图3是示出根据实施例的有机平坦化层和侧壁间隔物的截面图；
图4是示出根据实施例的通过使第一半导体层和第二半导体层凹陷而形成的第一凹陷的截面图；
图5是示出根据实施例的在底部源极漏极下方的第一电介质层的截面图；
图6是示出根据实施例的凹陷的第一半导体层的截面图；
图7是示出根据实施例的共形沉积在结构的顶表面上的电介质衬垫的截面图；
图8是示出根据实施例的在底部源极漏极的正下方的第二埋入式电源轨的截面图；
图9是示出根据实施例的垂直鳍之间的沟槽的截面图；
图10是示出根据实施例的垂直鳍之间的浅沟槽隔离的截面图；
图11是示出根据实施例的顶部源极漏极和金属栅极的截面图；
图12是示出根据实施例的底部源极漏极触点、顶部源极漏极触点和栅极触点的截面图；
图13是示出根据实施例的垂直鳍之间的沟槽的截面图；
图14是示出根据实施例的沿底部源极漏极的侧壁的衬垫的截面图；
图15是示出根据实施例的去除了第一半导体层和第二半导体层的结构的截面图；以及
图16是示出根据实施例的具有埋入式电源轨、底部源极漏极触点、顶部源极漏极触点和栅极触点的结构的截面图；以及
图17是示出根据实施例的具有其相应的埋入式电源轨的垂直传输场效应晶体管的顶视图。
附图不一定是按比例的。附图仅仅是示意性表示，而不是要描绘本发明的特定参数。附图旨在仅描述本发明的典型实施例。在附图中，相同的标号表示相同的元件。
具体实施方式
本文公开了所要求保护的结构和方法的详细实施例；然而，可以理解，所公开的实施例仅仅是对可以以各种形式实施的所要求保护的结构和方法的说明。然而，本发明可以以许多不同的形式实施，并且不应被解释为限于这里阐述的示例性实施例。相反，提供这些示例性实施例是为了使本公开透彻和完整，并将本发明的范围完全传达给本领域技术人员。在描述中，可以省略公知的特征和技术的细节，以避免不必要地模糊所呈现的实施例。
为了下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及所公开的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“位于…上”或“位于顶部”表示第一元件(例如第一结构)存在于第二元件(例如第二结构)上，其中中间元件(例如界面结构)可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
为了不模糊本发明的实施例的呈现，在以下详细描述中，本领域已知的一些处理步骤或操作可以被组合在一起以用于呈现和用于说明目的，并且在一些实例中可能没有被详细描述。在其它情况下，可能根本不描述本领域已知的一些处理步骤或操作。应当理解，下面的描述更集中于本发明的各种实施例的区别特征或元件。
本发明的实施例一般涉及半导体结构及其形成方法。更具体地说，本发明涉及一种包括用于极度缩小的垂直传输场效应晶体管(VTFET)的埋入式电源轨的半导体结构。
电源轨可以用在电路中以向器件提供电流。传统上，电源轨可以堆叠在器件的顶部上，或者埋在器件之间。埋入式电源轨通常形成在晶体管之间的浅沟槽隔离(STI)区域中。目前，随着单元尺寸的迅速缩小，更多的晶体管被制造在相同的或甚至更小的占用面积上。结果，STI的空间也缩小。将电源轨埋入STI区域中不允许埋入的电源具有足够的尺寸来输送电流。因此，需要一种结构和制造电源轨的方法，该电源轨不仅向增加数量的晶体管提供电流，而且还适合缩小的占用面积。
本发明的实施例提出了一种用于制造埋入式在晶体管的有源区的正下方因此不再限制占用面积的缩放的的电源轨的结构和方法。此外，所得的埋入式电源轨的位置使得底部源极漏极能够在有源区内与该埋入式电源轨具有接触，从而节省了占用面积内的空间。
图1-图17示出了制造晶体管有源区的正下方的埋入式电源轨的方法。图13和图16示出了具有埋入式电源轨的垂直晶体管的所得结构。
现在参考图1，示出了根据实施例的结构100。结构100可以包括衬底102、第一半导体层104、第二半导体层106、第三半导体层108和硬掩模层110。合适的衬底102材料的非限制性示例可包括Si(硅)、应变Si、Ge(锗)、SiGe(硅锗)、Si合金、Ge合金、III-V材料(例如，GaAs(砷化镓)、InAs(砷化铟)、InP(磷化铟)或砷化铝(AlAs))、II-VI材料(例如，CdSe(硒化镉)、CdS(硫化镉)、CdTe(碲化镉)、ZnO(氧化锌)、ZnSe(硒化锌)、ZnS(硫化锌)或ZnTe(碲化锌))或其任何组合。
第一半导体层104外延生长在衬底102上。然后，在第一硅层104的顶表面上外延生长第二半导体层106。第一半导体层104和第二半导体层106使用外延生长工艺(例如分子束外延(MBE))来外延生长。也可使用其它方法来生长第一半导体层104和第二半导体层106，例如快速热化学气相沉积(RTCVD)、低能等离子体沉积(LEPD)、超高真空化学气相沉积(UHVCVD)、大气压化学气相沉积(APCVD)。第一半导体层104可以生长到30nm到200nm之间的厚度。第二半导体层106可以生长到5nm到20nm之间的厚度。第一半导体层104和第二半导体层106可以由硅锗制成。第一半导体层104中的锗百分比可以是大约30％。第二半导体层106中的锗百分比可以是大约60％。第一半导体层104和第二半导体层106可以统称为硅锗双层或半导体双层。
第三半导体层108外延生长在第二半导体层106的顶表面上。第三半导体层108可以使用用于生长第一半导体层104或第二半导体层106的类似技术来生长。第三半导体层108可以外延生长到60nm至150nm之间的厚度。第三半导体层108可以由硅制成。
硬掩模层110沉积在第三半导体层108的顶表面上。硬掩模层110可以包括任何电介质材料，例如二氧化硅、氮化硅和/或氮氧化硅。在一些实施例中，硬掩模层110可以利用常规沉积工艺形成，例如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积或原子层沉积。在其它实施例中，硬掩模层110可以利用热生长工艺形成，例如热氧化。在其它实施例中，硬掩模层110可通过沉积工艺和热生长工艺的组合来形成。硬掩模层110可以具有从约10nm到约150nm范围的厚度。硬掩模层110的其它厚度是可能的且可用于本申请中。
现在参考图2，示出了根据实施例的具有垂直鳍112和底部源极漏极116的结构100。在第三半导体层108的顶表面上形成硬掩模层110之后，硬掩模层110和第三半导体层108被图案化(未示出)。可以通过光刻和蚀刻来执行图案化。硬掩模层110和第三半导体层108的图案化导致硬掩模帽盖114和鳍112的形成。每个鳍112包括一对彼此平行或基本平行的垂直侧壁。虽然描述和图示了形成两个鳍112，但是可以形成单个鳍112或多个鳍112。每个鳍112可以具有从约20nm到约150nm范围的垂直高度、从5nm到30nm的宽度、以及从20nm到300nm的长度。小于或大于本文所提及的范围的其它垂直高度和/或宽度和/或长度也可用于本申请案中。
一旦鳍112被图案化，就可以使用已知技术来外延生长底部源极漏极116，使得底部源极漏极116直接形成在鳍112下方。底部源极漏极116可以用p型掺杂剂或n型掺杂剂原位掺杂，形成用于VTFET的p型或n型底部源极漏极。例如，底部源极漏极116可以由硅锗制成，并且用p型掺杂剂(例如，硼)原位掺杂以形成p型底部源极漏极116a。底部源极漏极116可以由硅制成，并且用n型掺杂剂(例如磷)原位掺杂，以形成n型底部源极漏极116b。
现在参考图3，根据实施例示出了具有第一有机平面化层(OPL)118和侧壁间隔物120的结构100。第一OPL 118首先沉积在结构100的顶表面上，使得第一OPL 118的顶表面在硬掩模帽114的顶表面上方延伸。第一OPL 118可以使用已知的沉积技术(例如旋涂)来沉积。
在沉积了第一OPL 118之后，可以使用光刻图案化和干法蚀刻工艺(例如反应离子蚀刻工艺)来蚀刻第一OPL 118，使得第三半导体层108的顶部被暴露。第三半导体层108的顶部部分在底部源极漏极116的底表面下方。然后，在结构100的顶表面上共形地沉积间隔物层(未示出)。间隔物层可以包括绝缘材料，例如二氧化硅、氮化硅、SiOCN或SiBCN。用于间隔物层的材料的其它非限制性示例可包括电介质氧化物(例如，氧化硅)、电介质氮化物(例如，氮化硅)、电介质氮氧化物或其任何组合。间隔物层可通过沉积工艺沉积，例如原子层沉积、化学气相沉积或物理气相沉积。间隔物层的厚度范围可以从大约3到大约15nm，或者从大约5到大约8nm。
一旦共形地沉积，然后间隔物层被回蚀刻以形成侧壁间隔物120。为了形成侧壁间隔物120，可以通过干法蚀刻工艺(例如反应离子蚀刻工艺)来蚀刻间隔物层，使得间隔物层的部分保留在底部源极漏极116的侧壁和第一OPL 118的侧壁上。侧壁间隔物120保护底部源极漏极116的侧壁和第一OPL 118的侧壁在后续制造工艺期间免受损坏。
在形成侧壁间隔物120之后，可以使用对侧壁间隔物120或第一OPL 118具有选择性(基本上不会去除)的另一蚀刻工艺来进一步使第三半导体层108、第二半导体层106和第一半导体层104的一部分凹陷。例如，蚀刻工艺可以是反应离子蚀刻工艺。使第三半导体层108、第二半导体层106和第一半导体层104的一部分凹陷暴露了在侧壁间隔物120正下方的三个层的侧壁。
现在参考图4，示出了根据实施例的具有第一凹陷122的结构100。通过首先利用蚀刻工艺形成第一凹陷122，所述蚀刻工艺相对于第一半导体层104和第三半导体层108具有选择性(将不会实质上移除)地移除第二半导体层106。可以使用诸如HCl蒸气干法刻蚀的刻蚀工艺在适当的温度下横向去除第二半导体层106的部分。结果，位于底部源极漏极116正下方的部分第二半导体层106被去除。此外，使用另一蚀刻工艺(例如各向同性蚀刻工艺)以横向蚀刻第一半导体层104的顶部和第三半导体层108的部分，使得凹陷122非常靠近底部源极漏极116。所形成的第一凹陷122从底部源极漏极116的底部表面垂直延伸到第一半导体层104的暴露的顶部部分。
现在参考图5，示出了根据实施例的在底部源极漏极116下方具有第一电介质层124的结构100。可以使用等离子体增强原子层沉积将电介质材料沉积到结构100的顶表面上。在沉积期间，图4中所说明的凹陷122填充有电介质材料。电介质材料可以是氮化硅。然后使用各向同性蚀刻工艺蚀刻电介质材料，以形成第一电介质层124。第一电介质层124在底部源极漏极116下方且与其直接接触。
现在参考图6，示出了根据实施例的部分第一半导体层104被去除的结构100。一旦形成第一电介质层124，就执行选择性硅锗30％蚀刻工艺以横向去除第一半导体层104的部分从而形成第二凹陷126。第一半导体层104的暴露的侧壁与第二导体层106和第三半导体层108的侧壁基本齐平。结果，第一电介质层124的底表面被暴露。第二凹陷126横向延伸与第一电介质层124大致相同的长度。
现在参考图7，示出了根据实施例的具有电介质衬垫128的结构100。在形成第二凹陷126之后，去除第一OPL 118，从而暴露鳍112和硬掩模帽114。可以使用任何材料去除工艺(例如灰化)从结构100去除第一OPL 118。一旦去除第一OPL 118，电介质衬垫128共形地沉积在结构100的顶表面上。可使用任何沉积技术(例如，原子层沉积)来沉积电介质衬垫128。电介质衬垫128可以由绝缘材料制成，例如氧化硅。电介质衬垫128可以足够薄，以便不会夹断第二凹陷126。例如，电介质衬垫128可具有范围从约3nm至约8nm的厚度。电介质衬垫128和第一电介质层124可以共同地被称为电介质双层。
现在参考图8，示出了根据实施例的具有在底部源极漏极116的正下方的埋入式电源轨130的结构100。一旦电介质衬垫128共形地沉积到结构100的顶表面上，则金属层(未示出)被沉积到结构100上。金属层可以填充第一电介质层124下方的垂直鳍112和第二凹陷126(图6-图7中示出)之间的所有空间。金属层可以是钨金属层、钌金属层或钴金属层。
然后，使用CMP和蚀刻工艺(例如反应离子蚀刻工艺)使金属层平坦化并凹陷，以形成埋入式电源轨130。埋入式电源轨130形成于第二凹陷126(如图7所示)内并延伸至第一电介质层124的顶表面上方。埋入式电源轨130被电介质衬垫128包围。电介质衬垫128将埋入式电源轨130与邻近埋入式电源轨130的硅锗双层分开。
现在参考图9，示出了根据实施例的在垂直鳍112之间具有沟槽134的结构100。第二有机平面化层(OPL)132沉积在结构100的顶表面上。第二OPL 132可以由与第一OPL 118基本相同的材料制成。第二OPL 132保护结构100在随后的制造工艺期间免受损坏。
在沉积了第二OPL 132之后，可以使用蚀刻工艺(诸如反应离子蚀刻工艺)来去除OPL 132的在两个垂直鳍112之间的部分。此外，蚀刻工艺移除电介质衬垫128、底部源极漏极116、第三半导体层108、第二半导体层106、以及第一半导体层104在两个垂直鳍112之间的部分，从而形成沟槽134。沟槽134从电介质衬垫128的顶表面垂直延伸到衬底102的暴露的顶表面。
现在参考图10，示出了根据实施例的在垂直鳍112之间具有浅沟槽隔离(STI)136的结构100。沟槽134被电介质材料填充，以形成STI 136。STI 136可以由氧化物材料制成，例如氧化硅。STI 136是电介质插塞的形式，其将两个鳍112分开，使得施加到一个鳍的电流对第二鳍没有影响。STI 136的顶表面可以与底部源极漏极116的顶表面基本齐平。典型地，STI 136延伸穿过第三半导体层108、第二半导体层106和第一半导体层104。STI 136还延伸穿过衬底102的一部分到达允许两个鳍电分离的深度。
氧化物材料也沉积在鳍112的侧面上，在埋入式电源轨130上方，从而形成第二电介质层138。在STI 136形成之后，去除第二OPL 132，从而暴露鳍112和硬掩模帽114。可以使用任何材料去除工艺(例如灰化)来从结构100去除第二OPL 132。
现在参考图11，根据实施例示出了具有金属栅极142、顶部源极漏极146和层间电介质(ILD)148的结构100。一旦STI 136形成在两个鳍112之间，结构100就经历本领域公知的附加制造工艺以形成底部间隔物140、金属栅极142、顶部间隔物144、顶部源极漏极146和ILD 148。底部间隔物140和顶部间隔物144可以包括电介质氧化物(例如，氧化硅)、电介质氮化物(例如，氮化硅)、电介质氮氧化物或其任意组合。底部间隔物140和顶部间隔物144通过沉积工艺形成，例如化学气相沉积(CVD)或物理气相沉积(PVD)。底部间隔物140和顶部间隔物144可以具有约3至约15nm或约5至约10nm的厚度。
金属栅极142可以包括栅极电介质材料、功函数金属和金属栅极。栅极电介质材料可以包括氧化物、氮化物、氮氧化物、硅酸盐(例如，金属硅酸盐)、铝酸盐、钛酸盐、氮化物、高k电介质(如氧化铪)或其任意组合。功函数金属包括p型功函数金属材料和n型功函数金属材料。P型功函数材料包括诸如钌、钯、铂、钴、镍、氮化钛、碳化钛铝和导电金属氧化物或其任意组合的成分。N型金属材料包括诸如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛和碳化铝)、铝化物、氮化钛、碳化钛铝或其任何组合的组合物。金属栅极可以由导电金属制成，例如铝(Al)、铂(Pt)、金(Au)、钨(W)、钛(Ti)或其任意组合。金属栅极142可以通过适当的沉积工艺沉积，例如原子层沉积、化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、热或电子束蒸发以及溅射。
在形成金属栅极142之后，ILD 148沉积在结构100上。ILD 148可以由例如低k电介质材料(k＜4.0)形成，包括但不限于氧化硅、旋涂玻璃、可流动氧化物、高密度等离子体氧化物、硼磷硅玻璃(BPSG)或其任意组合。ILD 148通过沉积工艺沉积，包括但不限于化学气相沉积、物理气相沉积、等离子体增强化学气相沉积、原子层沉积、蒸发、化学溶液沉积或类似工艺。为了形成顶部源极漏极146，首先去除硬掩膜帽114。可以通过利用任何材料去除工艺来去除硬掩模帽114，例如化学机械抛光随后是选择性SiN去除。一旦硬掩模帽114被去除，从而暴露第三半导体层108的顶表面，顶部源极漏极146从第三半导体层108的暴露的顶表面外延生长。顶部源极漏极146可以掺杂有与底部源极漏极116相同类型的掺杂剂。
现在参考图12，示出了根据实施例的具有底部源极漏极触点150、顶部源极漏极触点152和栅触点154的结构100。底部源极漏极触点150从ILD 148的底部部分延伸，穿过底部源极漏极116、第一电介质层、电介质衬垫128到达埋入式电源轨130。底部源极漏极触点150形成在触点沟槽内。为了形成触点沟槽，可以沉积并图案化抗蚀剂，例如光致抗蚀剂。可以使用图案化的抗蚀剂作为蚀刻掩模来执行蚀刻工艺(例如反应离子蚀刻)以去除ILD 148、底部源极漏极116、第一电介质层和电介质衬垫128的部分，直到埋入式电源轨130被暴露。然后，用导电材料填充触点沟槽，所述导电材料例如铝(Al)、铂(Pt)、金(Au)、钨(W)、钛(Ti)、钴(Co)、钌(Ru)或其任意组合。导电材料可以通过合适的沉积工艺沉积，例如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、热或电子束蒸发、或溅射。然后使用蚀刻工艺使导电材料凹陷，以形成底部源极漏极触点150。然后，使用已知的沉积技术，用ILD 148填充触点沟槽的凹陷部分。
除了底部源极漏极触点150之外，结构100还经历了进一步的制造工艺以形成顶部源极漏极触点152和栅极触点154。以与底部源极漏极触点150基本相同的方式形成顶部源极漏极触点152和栅触点154。顶部源极漏极触点152延伸穿过ILD 148到达顶部源极漏极146。栅极触点154延伸穿过ILD 148到达金属栅极142。
如图12所示，所得的结构100包括由STI 136隔开的两个VTFET。左边的VTFET是p型FET，而右边的VTFET是n型FET。此外，每个VTFET包括埋入式电源轨130。埋入式电源轨130在VTFET正下方。此外，埋入式电源轨130通过底部源极漏极触点150与底部源极漏极116连接。
下面通过参考附图13-图17详细描述制造具有在其正下方的埋入式电源线的VTFET的另一实施例。在本实施例中，第一半导体层104和第二半导体层106被完全去除，并且STI 136跨越两个埋入式电源线130之间的区域。
现在参考图13，示出了根据本发明的实施例的在沉积第二OPL 132(如上文关于图9所述)之后的中间制造步骤的结构200。结构200在所有方面可基本上类似于上面参照图9详细描述的结构100；然而，在本实施例中，结构200包括不延伸到衬底102的沟槽134。从图9的结构100开始，执行反应离子蚀刻工艺以在两个鳍112之间形成沟槽134。当第三半导体层108的顶表面暴露时，反应离子蚀刻工艺结束。结果，沟槽134从电介质衬垫128的顶表面延伸到第三半导体层108的顶表面。
现在参考图14，示出了根据实施例的在沟槽134的侧壁上具有第二衬垫156的结构200。通过形成沟槽134，底部源极漏极116的侧壁被暴露。然后，将第二衬垫156沉积到底部源极漏极116的暴露侧壁上。第二衬垫156可以由与构成电介质衬垫128的材料基本相同的材料制成。第二衬垫156保护底部源极漏极116在后续制造步骤期间免受损坏。第二衬垫156延伸沟槽134的侧壁的整个长度。
现在参考图15，示出了根据实施例的第一半导体层104和第二半导体层106被去除的结构200。在第二衬垫156沉积到沟槽134的侧壁上之后，使用选择性硅锗蚀刻工艺(例如气相HCl干法蚀刻)来去除第一半导体层104和第二半导体层106，从而产生开口158并暴露衬底102的顶表面。蚀刻工艺对于衬底102是选择性的(基本上不被去除)。蚀刻工艺不移除或损坏底部源极漏极116，因为其受到第二衬垫156的保护。
在第一半导体层104与第二半导体层106被去除之后，接着以氧化物材料(例如，氧化硅)填充所产生的开口158，以产生STI 136。STI 136将两个鳍112和两个底部源极漏极116分开，使得施加到一个鳍的电流对第二鳍没有影响。典型地，STI 136延伸穿过衬底102的一部分至允许两个鳍电分离的深度。
现在参考图16，示出了根据实施例的具有埋入式电源轨130、底部源极漏极触点150、顶部源极漏极触点152和栅极触点154的结构200。一旦形成STI 136，结构200就经历这里参考图10-图12描述的附加制造工艺。
如图16所示，所得的结构200包括由STI 136隔开的两个VTFET。在一个实施例中，两个VTFET可以是相同类型，例如，p型VTFET或n型VTFET。在一个替代实施例中，VTFET是不同类型的。例如，一个VTFET是p型，而另一个是n型。此外，STI 136从底部间隔物140的底表面垂直延伸到衬底102的顶表面。STI 136在两个埋入式电源轨130之间横向延伸。结构200基本上类似于结构100，因为这两种结构都包括在VTFET正下方的埋入式电源轨130。然而，结构100包括位于STI 136和底部源极漏极116的正下方的第一半导体层104和第二半导体层106的部分。应当理解，即使示出了两个VTFET和两个埋入式电源轨130，本发明的实施例也考虑在单个衬底晶片上形成多个VTFET和多个埋入式电源轨130。
现在参考图17，示出了根据实施例的多个VTFET及其相应的埋入式电源轨130。顶部的两个VTFET是p型VTFET，而底部的两个VTFET是n型VTFET。此外，图1-图16示出了沿剖面线X-X截取的鳍112的截面图，由虚线描绘的单元边界表示图1-图16中所示的结构100和结构200的边界。
如图17所示，埋入式电源轨130形成在VTFET正下方。与VTFET的顶部上或VTFET之间的STI 136区域中的任一个相反，具有在VTFET正下方的埋入式电源轨130允许在相同的占用面积中制造更多VTFET。此外，由于埋入式电源轨130形成与底部源极漏极116的直接接触，所以不需要形成附加的底部源极漏极触点。这是有利的，因为它不增加占用面积。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语是为了最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或为了使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (20)

1.一种半导体结构，包括：
在垂直晶体管的底部源极漏极下方的埋入式电源轨；
在所述底部源极漏极下方的电介质双层，所述电介质双层在所述埋入式电源轨和所述底部源极漏极之间；
在所述底部源极漏极下方的硅锗双层，所述硅锗双层与所述埋入式电源轨相邻；以及
埋入式电源轨触点，所述埋入式电源轨触点将所述底部源极漏极连接至所述埋入式电源轨。
2.根据权利要求1所述的半导体结构，其中所述电介质双层包括：
第一电介质层，所述第一电介质层与所述底部源极漏极直接接触；以及
电介质衬垫，所述电介质衬垫围绕所述埋入式电源轨。
3.根据权利要求2所述的半导体结构，其中所述电介质衬垫将所述埋入式电源轨与所述电介质双层隔离。
4.根据权利要求1所述的半导体结构，其中所述硅锗双层包括：
第一半导体层；以及
位于所述第一半导体层下方的第二半导体层，所述第二半导体层与所述第一半导体层直接接触。
5.根据权利要求4所述的半导体结构，其中所述第一半导体层包括30％的锗，并且所述第二半导体层包括60％的锗。
6.根据权利要求1所述的半导体结构，还包括：
位于所述底部源极漏极的正下方的第三半导体层，所述第三半导体层由硅制成。
7.根据权利要求1所述的半导体结构，还包括：
顶部源极漏极；
鳍，所述鳍位于所述顶部源极漏极和所述底部源极漏极之间；以及
金属栅极，所述金属栅极与所述鳍相邻并直接接触。
8.根据权利要求1所述的半导体结构，其中所述埋入式电源轨由钨或钌制成。
9.一种半导体结构，包括：
在垂直晶体管的底部源极漏极下方的埋入式电源轨；
在所述底部源极漏极下方的电介质双层，所述电介质双层在所述埋入式电源轨和所述底部源极漏极之间；以及
埋入式电源轨触点，所述埋入式电源轨触点将所述底部源极漏极连接至所述埋入式电源轨。
10.根据权利要求9所述的半导体结构，其中所述电介质双层包括：
第一电介质层，所述第一电介质层与所述底部源极漏极直接接触；以及
电介质衬垫，所述电介质衬垫围绕所述埋入式电源轨。
11.根据权利要求9所述的半导体结构，还包括：
顶部源极漏极；
鳍，所述鳍位于所述顶部源极漏极和所述底部源极漏极之间；以及
金属栅极，所述金属栅极与所述鳍相邻并直接接触。
12.根据权利要求9所述的半导体结构，还包括：
半导体层，所述半导体层位于所述底部源极漏极的正下方，所述半导体层由硅制成。
13.根据权利要求9所述的半导体结构，其中所述埋入式电源轨由钨或钌制成。
14.一种方法，包括：
在衬底上外延生长硅锗双层，所述硅锗双层包括第一半导体层和第二半导体层；
在所述硅锗双层上外延生长第三半导体层；
在所述第三半导体层内形成一个或多个垂直鳍和一个或多个底部源极漏极，所述一个或多个底部源极漏极在所述一个或多个垂直鳍下方；
横向蚀刻所述硅锗双层和所述第三半导体层的部分，以形成一个或多个第一凹陷；
在所述一个或多个凹陷内形成第一电介质层，所述第一电介质层在所述一个或多个底部源极漏极的正下方；
横向蚀刻所述第一半导体层的部分以形成一个或多个第二凹陷；
在所述一个或多个第二凹陷内沉积电介质衬垫；以及
在所述一个或多个第二凹陷内形成一个或多个埋入式电源轨，所述一个或多个埋入式电源轨在所述一个或多个底部源极漏极正下方。
15.根据权利要求14所述的方法，其中所述电介质衬垫将所述一个或多个埋入式电源轨与所述第一电介质层分离。
16.根据权利要求14所述的方法，还包括：
在所述一个或多个垂直鳍之间形成浅沟槽隔离；以及
形成一个或多个底部源极漏极触点，所述一个或多个底部源极漏极触点将所述一个或多个底部源极漏极与所述一个或多个埋入式电源轨连接。
17.如权利要求16所述的方法，其中所述浅沟槽隔离延伸穿过所述第三半导体层、所述硅锗双层以及所述衬底的一部分。
18.根据权利要求14所述的方法，还包括：
在所述一个或多个鳍的顶部上形成一个或多个顶部源极漏极；
在所述一个或多个鳍之间形成金属栅极；
形成一个或多个顶部源极漏极触点；以及
形成一个或多个栅极触点。
19.根据权利要求14所述的方法，其中所述第一半导体层包括30％的锗，并且所述第二半导体层包括60％的锗。
20.根据权利要求14所述的方法，其中所述第三半导体层由硅制成。
CN202180075474.0A 2020-11-10 2021-10-28 用于缩放垂直传输场效应晶体管的埋入式电源轨 Pending CN116529889A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/093,683 2020-11-10
US17/093,683 US11521927B2 (en) 2020-11-10 2020-11-10 Buried power rail for scaled vertical transport field effect transistor
PCT/CN2021/127100 WO2022100448A1 (en) 2020-11-10 2021-10-28 Buried power rail for scaled vertical transport field effect transistor

Publications (1)

Publication Number Publication Date
CN116529889A true CN116529889A (zh) 2023-08-01

Family

ID=81454865

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180075474.0A Pending CN116529889A (zh) 2020-11-10 2021-10-28 用于缩放垂直传输场效应晶体管的埋入式电源轨

Country Status (7)

Country Link
US (1) US11521927B2 (zh)
JP (1) JP2023546636A (zh)
KR (1) KR20230074756A (zh)
CN (1) CN116529889A (zh)
DE (1) DE112021005954T5 (zh)
GB (1) GB2615949A (zh)
WO (1) WO2022100448A1 (zh)

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583045B1 (en) 2001-11-16 2003-06-24 Taiwan Semiconductor Manufacturing Company Chip design with power rails under transistors
US6492244B1 (en) 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
US7002187B1 (en) 2003-06-09 2006-02-21 Micrel, Inc. Integrated schottky diode using buried power buss structure and method for making same
US8507957B2 (en) 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US9570395B1 (en) 2015-11-17 2017-02-14 Samsung Electronics Co., Ltd. Semiconductor device having buried power rail
US9799655B1 (en) * 2016-04-25 2017-10-24 International Business Machines Corporation Flipped vertical field-effect-transistor
US9721845B1 (en) * 2016-04-26 2017-08-01 International Business Machines Corporation Vertical field effect transistors with bottom contact metal directly beneath fins
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
CN108231776B (zh) 2016-12-14 2021-08-17 中芯国际集成电路制造(上海)有限公司 一种sram存储单元及其制造方法和电子装置
US10347546B2 (en) 2016-12-23 2019-07-09 Globalfoundries Inc. Integrated circuit structure including power rail and tapping wire with method of forming same
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
US10622458B2 (en) * 2017-05-19 2020-04-14 International Business Machines Corporation Self-aligned contact for vertical field effect transistor
US10586765B2 (en) 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
WO2019035945A1 (en) 2017-08-16 2019-02-21 Tokyo Electron Limited METHOD AND DEVICE FOR INCORPORATING SINGLE DIFFUSION BREAK IN NANOCANAL STRUCTURES OF FET DEVICES
US11094594B2 (en) 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US10121877B1 (en) * 2017-09-13 2018-11-06 International Business Machines Corporation Vertical field effect transistor with metallic bottom region
US10103247B1 (en) * 2017-10-17 2018-10-16 Globalfoundries Inc. Vertical transistor having buried contact, and contacts using work function metals and silicides
US10263122B1 (en) * 2017-11-30 2019-04-16 Globalfoundries Inc. Methods, apparatus, and manufacturing system for self-aligned patterning of contacts in a vertical field effect transistor
US10699942B2 (en) * 2018-04-24 2020-06-30 Globalfoundries Inc. Vertical-transport field-effect transistors having gate contacts located over the active region
US11670588B2 (en) * 2019-01-09 2023-06-06 Intel Corporation Selectable vias for back end of line interconnects
US20200266169A1 (en) 2019-02-19 2020-08-20 Tokyo Electron Limited Replacement buried power rail in backside power delivery

Also Published As

Publication number Publication date
DE112021005954T5 (de) 2023-09-07
JP2023546636A (ja) 2023-11-07
US20220148969A1 (en) 2022-05-12
KR20230074756A (ko) 2023-05-31
GB2615949A (en) 2023-08-23
WO2022100448A1 (en) 2022-05-19
US11521927B2 (en) 2022-12-06
GB202307929D0 (en) 2023-07-12

Similar Documents

Publication Publication Date Title
US10868005B2 (en) FinFETs and methods of forming finFETs
KR102107620B1 (ko) 더미 핀 구조물들 및 그 형성 방법들
US20230215935A1 (en) Fets and methods of forming fets
US9704883B2 (en) FETS and methods of forming FETS
US9741609B1 (en) Middle of line cobalt interconnection
US10361199B2 (en) Vertical transistor transmission gate with adjacent NFET and PFET
KR20180069703A (ko) 반도체 디바이스 및 방법
US10164053B1 (en) Semiconductor device and method
KR102495791B1 (ko) 3차원 강유전성 커패시터를 가진 강유전성 랜덤 액세스 메모리 디바이스
US20230387275A1 (en) Method of Gap Filling for Semiconductor Device
US11521927B2 (en) Buried power rail for scaled vertical transport field effect transistor
CN114121799A (zh) 半导体装置的制造方法
US11404581B2 (en) Wimpy vertical transport field effect transistor with dipole liners
KR102442812B1 (ko) 반도체 디바이스 및 방법
US20240097007A1 (en) Semiconductor devices and methods of manufacturing thereof
CN109599438B (zh) 半导体器件及其形成方法
CN112420613A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination