JP2023546636A - スケーリングされた垂直輸送電界効果トランジスタのための埋め込みパワー・レール - Google Patents

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Abstract

半導体構造体は、縦型トランジスタの下部ソース・ドレインの下の埋め込みパワー・レールと、下部ソース・ドレインの下の誘電体２重層とを含み得る。誘電体２重層は、埋め込みパワー・レールと下部ソース・ドレインとの間にあり得る。半導体構造体は、下部ソース・ドレインの下のシリコン・ゲルマニウム２重層を含み得、シリコン・ゲルマニウム２重層は、埋め込みパワー・レールに隣接し得る。半導体構造体は、埋め込みパワー・レール・コンタクトを含み得る。埋め込みパワー・レール・コンタクトは、下部ソース・ドレインを埋め込みパワー・レールに接続し得る。誘電体２重層は第１の誘電体層と誘電体ライナーとを含み得る。第１の誘電体層は下部ソース・ドレインと直接接触し得る。誘電体ライナーは埋め込みパワー・レールを取り囲み得る。シリコン・ゲルマニウム２重層は、第１の半導体層と、第１の半導体層の下方の第２の半導体層とを含み得る。

Description

本発明は一般に、半導体構造体およびその形成方法に関する。より詳細には、本発明は、積極的にスケーリングされた垂直輸送電界効果トランジスタ（ＶＴＦＥＴ：vertical transport field effect transistor）のための埋め込みパワー・レール（buried power rail）を含む半導体構造体に関する。
より高い計算能力を有する、より小さくより高密度に実装されたデバイスを作製することは、半導体デバイスの製造における不変の目標である。半導体デバイスを設計する際、デバイスの各セルは、電源入力（Ｖｄｄ）および接地（Ｖｓｓ）接続を必要とする。電力を様々な構成要素に供給するために、各セルは、入力電力（Ｖｄｄ）を供給するためにセルの活性層に電気的に接続されたパワー・レールにも結合される。いくつかの事例では、各セルにそれぞれ入力電力（Ｖｄｄ）と接地（Ｖｓｓ）とを供給するために、複数のパワー・レールが提供され得る。
本発明の一実施形態によれば、半導体構造体が提供される。半導体構造体は、縦型トランジスタの下部ソース・ドレイン（bottom source drain）の下の埋め込みパワー・レールと、下部ソース・ドレインの下の誘電体２重層（dielectric bi-layer）とを含み得る。誘電体２重層は、埋め込みパワー・レールと下部ソース・ドレインとの間にあり得る。半導体構造体は、下部ソース・ドレインの下のシリコン・ゲルマニウム２重層（silicon germanium bi-layer）を含み得、シリコン・ゲルマニウム２重層は、埋め込みパワー・レールに隣接し得る。埋め込みパワー・レールの材質は、タングステンまたはルテニウムであり得る。半導体構造体は、埋め込みパワー・レール・コンタクトを含み得る。埋め込みパワー・レール・コンタクトは、下部ソース・ドレインを埋め込みパワー・レールに接続し得る。誘電体２重層は、第１の誘電体層と誘電体ライナーとを含み得る。第１の誘電体層は、下部ソース・ドレインと直接接触し得る。誘電体ライナーは、埋め込みパワー・レールを取り囲み得る。誘電体ライナーは、埋め込みパワー・レールを誘電体２重層から分離し得る。シリコン・ゲルマニウム２重層は、第１の半導体層と、第１の半導体層の下方の第２の半導体層とを含み得る。第２の半導体層は、第１の半導体層と直接接触し得る。第１の半導体層はゲルマニウムを３０％含み得、第２の半導体層はゲルマニウムを６０％含み得る。半導体構造体は、第３の半導体層を含み得る。第３の半導体層は、下部ソース・ドレインの直下にあり得る。第３の半導体層の材質は、シリコンであり得る。半導体構造体はまた、上部ソース・ドレイン（top source drain）と、フィンと、金属ゲートとを含み得る。フィンは、上部ソース・ドレインと下部ソース・ドレインとの間にあり得る。金属ゲートはフィンに隣接し、フィンと直接接触し得る。
本発明の別の実施形態によれば、半導体構造体が提供される。半導体構造体は、縦型トランジスタの下部ソース・ドレインの下の埋め込みパワー・レールと、下部ソース・ドレインの下の誘電体２重層と、埋め込みパワー・レール・コンタクトとを含み得る。誘電体２重層は、埋め込みパワー・レールと下部ソース・ドレインとの間にあり得る。埋め込みパワー・レール・コンタクトは、下部ソース・ドレインを埋め込みパワー・レールに接続し得る。埋め込みパワー・レールの材質は、タングステンまたはルテニウムであり得る。誘電体２重層は、第１の誘電体層と誘電体ライナーとを含み得る。第１の誘電体層は下部ソース・ドレインに直接接触し得る。誘電体ライナーは、埋め込みパワー・レールを取り囲み得る。半導体構造体は、上部ソース・ドレインと、フィンと、金属ゲートとを含み得る。フィンは、上部ソース・ドレインと下部ソース・ドレインとの間にあり得る。金属ゲートはフィンに隣接し、直接接触し得る。半導体構造体は半導体層を含み得る。半導体層は、下部ソース・ドレインの直下にあり得る。半導体層の材質はシリコンであり得る。
本発明の別の実施形態によれば、方法が提供される。本方法は、基板上にシリコン・ゲルマニウム２重層をエピタキシャル成長させることと、シリコン・ゲルマニウム２重層上に第３の半導体層をエピタキシャル成長させることと、第３の半導体層内に１つまたは複数の垂直フィンおよび１つまたは複数の下部ソース・ドレインを形成することとを含み得る。１つまたは複数の下部ソース・ドレインは、１つまたは複数の垂直フィンの下方にあり得る。本方法は、シリコン・ゲルマニウム２重層および第３の半導体層の一部を横方向にエッチングして１つまたは複数の第１のくぼみを形成し、１つまたは複数のくぼみ内に第１の誘電体層を形成することを含み得る。第１の誘電体層は、１つまたは複数の下部ソース・ドレインの直下にあり得る。本方法は、第１の半導体層の一部を横方向にエッチングして１つまたは複数の第２のくぼみを形成することと、１つまたは複数の第２のくぼみ内に誘電体ライナーを堆積させることと、１つまたは複数の第２のくぼみ内に１つまたは複数の埋め込みパワー・レールを形成することとを含み得る。１つまたは複数の埋め込みパワー・レールは、１つまたは複数の下部ソース・ドレインの直下にあり得る。誘電体ライナーは、１つまたは複数の埋め込みパワー・レールを第１の誘電体層から分離し得る。シリコン・ゲルマニウム２重層は、第１の半導体層と第２の半導体層とを含み得る。第１の半導体層はゲルマニウムを３０％含み得、第２の半導体層はゲルマニウムを６０％含み得る。第３の半導体層の材質はシリコンであり得る。本方法は、１つまたは複数の垂直フィン間にシャロー・トレンチ・アイソレーションを形成することと、１つまたは複数の下部ソース・ドレイン・コンタクトを形成することとを含み得る。１つまたは複数の下部ソース・ドレイン・コンタクトは、１つまたは複数の下部ソース・ドレインを１つまたは複数の埋め込みパワー・レールと接続し得る。シャロー・トレンチ・アイソレーションは、第３の半導体層と、シリコン・ゲルマニウム２重層と、基板の一部とを貫通して延び得る。本方法はまた、１つまたは複数のフィンの上部に１つまたは複数の上部ソース・ドレインを形成することと、１つまたは複数のフィン間に金属ゲートを形成することと、１つまたは複数の上部ソース・ドレイン・コンタクトを形成することと、１つまたは複数のゲート・コンタクトを形成することと含み得る。
以下の詳細な説明は、例として与えられ、本発明をそれのみに限定することを意図するものではなく、添付の図面を併用することによって最もよく理解されるであろう。
一実施形態による、基板上に配置された第１の半導体層および第２の半導体層を示す断面図である。 一実施形態による、下部ソース・ドレインをもつ垂直フィンを示す断面図である。 一実施形態による、有機平坦化層および側壁スペーサを示す断面図である。 一実施形態による、第１の半導体層および第２の半導体層をリセスすることによって形成される第１のくぼみを示す断面図である。 一実施形態による、下部ソース・ドレインの下方の第１の誘電体層を示す断面図である。 一実施形態による、リセスされた第１の半導体層を示す断面図である。 一実施形態による、構造体の上面にコンフォーマルに堆積された誘電体ライナーを示す断面図である。 一実施形態による、下部ソース・ドレインの直下にある第２の埋め込みパワー・レールを示す断面図である。 一実施形態による、垂直フィン間のトレンチを示す断面図である。 一実施形態による、垂直フィン間のシャロー・トレンチ・アイソレーションを示す断面図である。 一実施形態による、上部ソース・ドレインおよび金属ゲートを示す断面図である。 一実施形態による、下部ソース・ドレイン・コンタクト、上部ソース・ドレイン・コンタクト、およびゲート・コンタクトを示す断面図である。 一実施形態による、垂直フィン間のトレンチを示す断面図である。 一実施形態による、下部ソース・ドレインの側壁に沿ったライナーを示す断面図である。 一実施形態による、第１の半導体層および第２の半導体層が除去された構造体を示す断面図である。 一実施形態による、埋め込みパワー・レールと、下部ソース・ドレイン・コンタクトと、上部ソース・ドレイン・コンタクトと、ゲート・コンタクトとをもつ構造体を示す断面図である。 一実施形態による、それぞれがそれぞれの埋め込みパワー・レールをもつ垂直輸送電界効果トランジスタを示す上面図である。
図面は、必ずしも縮尺通りではない。図面は概略的な表現に過ぎず、本発明の特定のパラメータを描写することを意図していない。図面は、本発明の典型的な実施形態のみを描写することを意図している。図面において、同様の番号付けは同様の要素を表す。
本明細書では特許請求される構造体および方法の詳細な実施形態が開示されるが、開示される実施形態は、様々な形態で具体化され得る、特許請求される構造体および方法の例示に過ぎないことは理解され得る。しかしながら、本発明は、多くの異なる形態で具体化され得、本明細書に記載された例示的な実施形態に限定されると解釈されるべきでない。むしろ、これらの例示的な実施形態は、この開示が徹底的かつ完全なものとなり、当業者にこの発明の範囲を完全に伝えることになるように提供されるものである。本明細書では、提示された実施形態を不必要に不明瞭にすることを避けるために、よく知られた特徴および技術の詳細は省略されることがある。
以下の説明のために、「上部の（upper）」、「下部の（lower）」、「右の（right）」、「左の（left）」、「垂直の（vertical）」、「水平の（horizontal）」、「上部（top）」、「下部（bottom）」という用語、およびそれらの派生語は、図面において方向付けられるように、開示される構造体および方法に関するものとする。「上に重なる（overlying）」、「頂部に（atop）」、「上部に（on top）」、「上に位置する（positioned on）」または「頂部に位置する（positioned atop）」という用語は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素上に存在することを意味し、インターフェース構造体などの介在要素が第１の要素と第２の要素との間に存在し得る。「直接接触（direct contact）」という用語は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、２つの要素の界面で、中間の導電層、絶縁層、または半導体層を介さずに接続されることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明において、当技術分野で知られるいくつかの処理ステップまたは操作は、提示のためおよび説明のためにまとめられていることがあり、いくつかの事例では詳細に説明されていないことがある。他の事例では、当技術分野で知られるいくつかの処理ステップまたは操作は、全く説明されないことがある。以下の説明は、むしろ本発明の様々な実施形態の特有の特徴または要素に焦点を当てることを理解されたい。
本発明の実施形態は一般に、半導体構造体およびその形成方法に関する。より具体的には、本発明は、積極的にスケーリングされた垂直輸送電界効果トランジスタ（ＶＴＦＥＴ）のための埋め込みパワー・レールを含む半導体構造体に関する。
パワー・レールは、デバイスに電流を供給するために回路において使用され得る。従来、パワー・レールはデバイスの上部に積み重ねられるか、デバイス間に埋め込まれ得る。埋め込みパワー・レールは、一般にトランジスタ間のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域中に形成される。現在、積極的なセルのスケーリングにより、同じフットプリントまたはより小さいフットプリントに、より多くのトランジスタが作製される。その結果、ＳＴＩのためのスペースも縮小する。パワー・レールをＳＴＩ領域に埋め込むと、埋め込みパワー・レールが電流を供給するのに十分な大きさを確保できなくなる。そのため、より多くのトランジスタに電流を供給するだけでなく、縮小されたフットプリント内にも収まるパワー・レールの構造体および製造方法が必要とされる。
本発明の実施形態は、トランジスタの活性領域の直下に埋め込まれ、したがってもはやフットプリントのスケーリングを制約しないパワー・レールを作製するための構造体および方法を提案する。さらに、結果得られる埋め込みパワー・レールの位置により、下部ソース・ドレインが活性領域内にその埋め込みパワー・レールとのコンタクトを有し、したがってフットプリント内のスペースを節約することが可能になる。
図１から図１７は、トランジスタの活性領域の直下に埋め込みパワー・レールを作製する方法を示す。図１３および図１６は、埋め込みパワー・レールをもつ縦型トランジスタの結果として得られる構造体を示す。
ここで図１を参照すると、一実施形態による構造体１００が示される。構造体１００は、基板１０２と、第１の半導体層１０４と、第２の半導体層１０６と、第３の半導体層１０８と、ハード・マスク層１１０とを含み得る。適切な基板１０２の材料の非限定的な例は、Ｓｉ（シリコン）、歪みＳｉ、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコン・ゲルマニウム）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（たとえば、ＧａＡｓ（ガリウム・ヒ素）、ＩｎＡｓ（インジウム・ヒ素）、ＩｎＰ（インジウム・リン）、またはアルミニウム・ヒ素（ＡｌＡｓ））、ＩＩ－ＶＩ族材料（たとえば、ＣｄＳｅ（セレン化カドミウム）、ＣｄＳ（硫化カドミウム）、ＣｄＴｅ（テルル化カドミウム）、ＺｎＯ（酸化亜鉛）、ＺｎＳｅ（セレン化亜鉛）、ＺｎＳ（硫化亜鉛）またはＺｎＴｅ（テルル化亜鉛））あるいはこれらの任意の組合せを含み得る。
第１の半導体層１０４は、基板１０２上にエピタキシャル成長させられる。次いで、第１のシリコン層１０４の上面上に、第２の半導体層１０６はエピタキシャル成長させられる。第１の半導体層１０４および第２の半導体層１０６は、たとえば分子線エピタキシ（ＭＢＥ：molecular beam epitaxy）などのエピタキシャル成長プロセスを使用してエピタキシャル成長させられる。第１の半導体層１０４および第２の半導体層１０６を成長させるために、急速熱化学気相成長法（ＲＴＣＶＤ：rapid thermal chemical vapor deposition）、低エネルギープラズマ成長法（ＬＥＰＤ：low-energy plasma deposition）、超高真空化学気相成長法（ＵＨＶＣＶＤ：ultra-high vacuum chemical vapor deposition）、大気圧化学気相成長法（ＡＰＣＶＤ：atmospheric pressure chemical vapor deposition）などの他の方法も使用され得る。第１の半導体層１０４は、３０ｎｍから２００ｎｍの範囲の厚さに成長させられ得る。第２の半導体層１０６は、５ｎｍから２０ｎｍの範囲の厚さに成長させられ得る。第１の半導体層１０４および第２の半導体層１０６の材質は、シリコン・ゲルマニウムであり得る。第１の半導体層１０４におけるゲルマニウムの割合は、３０％程度であり得る。第２の半導体層１０６におけるゲルマニウムの割合は、６０％程度であり得る。第１の半導体層１０４と第２の半導体層１０６とは、合わせてシリコン・ゲルマニウム２重層または半導体２重層と呼ばれ得る。
第３の半導体層１０８は、第２の半導体層１０６の上面上にエピタキシャル成長させられる。第３の半導体層１０８は、第１の半導体層１０４または第２の半導体層１０６を成長させるために使用されるものと同様の技術を使用して成長させられ得る。第３の半導体層１０８は、６０ｎｍから１５０ｎｍの範囲の厚さにエピタキシャル成長させられ得る。第３の半導体層１０８の材質はシリコンであり得る。
ハード・マスク層１１０は、第３の半導体層１０８の上面上に堆積される。ハード・マスク層１１０は、たとえば、シリコン酸化物、シリコン窒化物またはシリコン酸窒化物あるいはその組合せなど、任意の誘電体材料を含み得る。いくつかの実施形態では、ハード・マスク層１１０は、たとえば、化学気相成長、プラズマ化学気相成長、物理気相成長、または原子層堆積などの従来の堆積プロセスを利用して形成され得る。他の実施形態では、ハード・マスク層１１０は、たとえば、熱酸化などの熱成長プロセスを利用して形成され得る。さらに他の実施形態では、ハード・マスク層１１０は、堆積プロセスと熱成長プロセスとの組合せによって形成され得る。ハード・マスク層１１０は、約１０ｎｍから約１５０ｎｍの範囲の厚さを有し得る。ハード・マスク層１１０のために他の厚さが可能であり、本願において使用され得る。
ここで図２を参照すると、実施形態による、垂直フィン１１２と下部ソース・ドレイン１１６とをもつ構造体１００が示される。第３の半導体層１０８の上面上にハード・マスク層１１０を形成した後、ハード・マスク層１１０および第３の半導体層１０８はパターニングされる（図示せず）。パターニングは、リソグラフィとエッチングとによって実行され得る。ハード・マスク層１１０および第３の半導体層１０８のパターニングの結果、ハード・マスク・キャップ１１４およびフィン１１２が形成される。フィン１１２は、互いに平行または実質的に平行である一対の垂直な側壁を各々含む。２つのフィン１１２が形成されるものとして説明および図示されるが、１つのフィン１１２または複数のフィン１１２が形成され得る。各フィン１１２は、約２０ｎｍから約１５０ｎｍの範囲の垂直高さ、５ｎｍから３０ｎｍの範囲の幅、および２０ｎｍから３００ｎｍの範囲の長さを有し得る。本明細書で言及した範囲よりも小さい、または大きい他の垂直高さまたは幅または長さあるいはその組合せも、本願において使用され得る。
フィン１１２がパターニングされると、下部ソース・ドレイン１１６は既知の技術を使用してエピタキシャル成長させられ、下部ソース・ドレイン１１６がフィン１１２の直下に形成され得る。下部ソース・ドレイン１１６は、ｐ型ドーパントまたはｎ型ドーパントでインサイチュ・ドープされ、ＶＴＦＥＴ用のｐ型のまたはｎ型の下部ソース・ドレインになり得る。たとえば、下部ソース・ドレイン１１６の材質はシリコン・ゲルマニウムであり、たとえばボロンなどのｐ型ドーパントでインサイチュ・ドープされて、ｐ型の下部ソース・ドレイン１１６ａになり得る。下部ソース・ドレイン１１６の材質はシリコンであり、たとえばリンなどのｎ型ドーパントでインサイチュ・ドープされて、ｎ型の下部ソース・ドレイン１１６ｂになり得る。
ここで図３を参照すると、一実施形態による、第１の有機平坦化層（ＯＰＬ）１１８と側壁スペーサ１２０とをもつ構造体１００が示される。第１のＯＰＬ１１８は、最初に、第１のＯＰＬ１１８の上面がハード・マスク・キャップ１１４の上面より上に延びるように、構造体１００の上面上に堆積される。第１のＯＰＬ１１８は、たとえばスピン・オン・コーティングなどの既知の堆積技術を使用して堆積され得る。
第１のＯＰＬ１１８が堆積された後、第３の半導体層１０８の上部が露出するように第１のＯＰＬ１１８をエッチングするために、リソグラフィ・パターニングと、たとえば反応性イオン・エッチ・プロセスのようなドライ・エッチ・プロセスとが使用され得る。第３の半導体層１０８の上部は、下部ソース・ドレイン１１６の下面より下にある。次いで、スペーサ層（図示せず）が構造体１００の上面上にコンフォーマルに堆積される。スペーサ層は、たとえば、シリコン酸化物、シリコン窒化物、ＳｉＯＣＮ、またはＳｉＢＣＮなどの絶縁材料を含み得る。スペーサ層の材料の他の非限定的な例は、誘電体酸化物（たとえば、シリコン酸化物）、誘電体窒化物（たとえば、シリコン窒化物）、誘電体酸窒化物、またはそれらの任意の組合せを含み得る。スペーサ層は、たとえば、原子層堆積、化学気相成長、または物理気相成長などの堆積プロセスによって堆積され得る。スペーサ層は、約３から約１５ｎｍ、または約５から約８ｎｍの範囲の厚さを有し得る。
いったんコンフォーマルに堆積されると、次にスペーサ層は側壁スペーサ１２０を形成するためにエッチバックされる。側壁スペーサ１２０を形成するために、スペーサ層の一部が下部ソース・ドレイン１１６の側壁および第１のＯＰＬ１１８の側壁上に残るように、スペーサ層はドライ・エッチ・プロセス、たとえば、反応性イオン・エッチ・プロセスによってエッチングされ得る。側壁スペーサ１２０は、後続の製造プロセス中に、下部ソース・ドレイン１１６の側壁および第１のＯＰＬ１１８の側壁を損傷から保護する。
側壁スペーサ１２０の形成後、第３の半導体層１０８と、第２の半導体層１０６と、第１の半導体層１０４の一部とをさらにリセスするために、側壁スペーサ１２０または第１のＯＰＬ１１８に対して選択的な（実質的に除去しない）別のエッチ・プロセスが使用され得る。エッチ・プロセスは、たとえば、反応性イオン・エッチ・プロセスであり得る。第３の半導体層１０８と、第２の半導体層１０６と、第１の半導体層１０４の一部とをリセスすることにより、側壁スペーサ１２０の直下にある３つの層のサイドウォールが露出する。
ここで図４を参照すると、一実施形態による、第１のくぼみ１２２を有する構造体１００が示される。第１のくぼみ１２２は、第１の半導体層１０４および第３の半導体層１０８に対して選択的な（実質的に除去しない）、第２の半導体層１０６を除去するエッチ・プロセスを最初に利用することによって形成される。第２の半導体層１０６の一部を横方向に除去するために、たとえば、適切な温度でのＨＣｌ気相ドライ・エッチ（HCl vapor dry etch）などのエッチ・プロセスが使用され得る。その結果、下部ソース・ドレイン１１６の直下にある第２の半導体層１０６の一部が除去される。さらに、くぼみ１２２が下部ソース・ドレイン１１６に非常に近くなるように、たとえば等方性エッチ・プロセスなどの別のエッチ・プロセスを使用して、第１の半導体層１０４の上部と第３の半導体層１０８の一部とを横方向にエッチングする。形成された第１のくぼみ１２２は、下部ソース・ドレイン１１６の下面から第１の半導体層１０４の露出した上部まで垂直に延びる。
ここで図５を参照すると、一実施形態による、下部ソース・ドレイン１１６の下方の第１の誘電体層１２４をもつ構造体１００が示される。誘電体材料は、構造体１００の上面上にプラズマ原子層堆積法を使用して堆積され得る。堆積中に、図４に示されるくぼみ１２２は誘電体材料で充填される。誘電体材料はシリコン窒化物であり得る。次いで、誘電体材料は、等方性エッチ・プロセスを使用してエッチングされ、第１の誘電体層１２４を形成する。第１の誘電体層１２４は、下部ソース・ドレイン１１６の下方で下部ソース・ドレイン１１６と直接接触する。
ここで図６を参照すると、一実施形態による、第１の半導体層１０４の一部が除去された構造体１００が示される。いったん、第１の誘電体層１２４が形成される。選択的シリコン・ゲルマニウム３０％エッチング・プロセスが実行され、第１の半導体層１０４の一部を横方向に除去して第２のくぼみ１２６を形成する。第１の半導体層１０４の露出した側壁は、第２の半導体層１０６および第３の半導体層１０８の側壁と実質的に同一平面上にある。結果として、第１の誘電体層１２４の底面が露出される。第２のくぼみ１２６は、第１の誘電体層１２４と実質的に同じ長さで横方向に延びる。
ここで図７を参照すると、一実施形態による、誘電体ライナー１２８をもつ構造体１００が示される。第２のくぼみ１２６が形成された後、第１のＯＰＬ１１８は除去され、以てフィン１１２およびハード・マスク・キャップ１１４を露出させる。任意の材料除去プロセス、たとえばアッシングなどが、第１のＯＰＬ１１８を構造体１００から除去するために使用され得る。第１のＯＰＬ１１８が除去されると、誘電体ライナー１２８が構造体１００の上面上にコンフォーマルに堆積される。誘電体ライナー１２８は、任意の堆積技術、たとえば原子層堆積などを使用して堆積され得る。誘電体ライナー１２８の材質は、たとえば、シリコン酸化物などの絶縁材料であり得る。誘電体ライナー１２８は、第２のくぼみ１２６をピンチオフしない程度に薄いものであり得る。たとえば、誘電体ライナー１２８は、約３から約８ｎｍの範囲の厚さを有し得る。誘電体ライナー１２８と第１の誘電体層１２４とは、合わせて誘電体２重層と呼ばれ得る。
ここで図８を参照すると、一実施形態による、下部ソース・ドレイン１１６の直下に埋め込みパワー・レール１３０をもつ構造体１００が示される。誘電体ライナー１２８が構造体１００の上面上にコンフォーマルに堆積されると、金属層（図示せず）が構造体１００の上に堆積される。金属層は、第１の誘電体層１２４の下の垂直フィン１１２間のすべての空間および第２のくぼみ１２６（図６～図７に図示）を充填し得る。金属層は、タングステン金属層、ルテニウム金属層、またはコバルト金属層であり得る。
金属層は次に、埋め込みパワー・レール１３０を形成するために、ＣＭＰおよびたとえば反応性イオン・エッチ・プロセスなどのエッチ・プロセスを使用して、平坦化され、リセスされる。埋め込みパワー・レール１３０は、図７に示される第２のくぼみ１２６内に形成され、第１の誘電体層１２４の上面より上方に延びる。埋め込みパワー・レール１３０は、誘電体ライナー１２８によって取り囲まれる。誘電体ライナー１２８は、埋め込みパワー・レール１３０を、埋め込みパワー・レール１３０に隣接するシリコン・ゲルマニウム２重層から分離する。
ここで図９を参照すると、一実施形態による、垂直フィン１１２間にトレンチ１３４をもつ構造体１００が示される。第２の有機平坦化層（ＯＰＬ）１３２は、構造体１００の上面上に堆積される。第２のＯＰＬ１３２の材質は、第１のＯＰＬ１１８と実質的に同じ材料であり得る。第２のＯＰＬ１３２は、後続の製造プロセス中に構造体１００を損傷から保護する。
第２のＯＰＬ１３２が堆積された後、たとえば反応性イオン・エッチ・プロセスなどのエッチ・プロセスが、２つの垂直フィン１１２間のＯＰＬ１３２の一部を除去するために使用され得る。さらに、エッチ・プロセスは、２つの垂直フィン１１２間の誘電体ライナー１２８、下部ソース・ドレイン１１６、第３の半導体層１０８、第２の半導体層１０６、および第１の半導体層１０４の一部を除去し、以てトレンチ１３４を形成する。トレンチ１３４は、誘電体ライナー１２８の上面から基板１０２の露出した上面まで垂直に延びる。
ここで図１０を参照すると、一実施形態による、垂直フィン１１２間にシャロー・トレンチ・アイソレーション（ＳＴＩ）１３６をもつ構造体１００が示される。トレンチ１３４は、誘電体材料で充填され、ＳＴＩ１３６を形成する。ＳＴＩ１３６は、たとえば、シリコン酸化物などの酸化物材料で形成され得る。ＳＴＩ１３６は、一方のフィンに印加される電流が第２のフィンに影響を与えないように、２つのフィン１１２を分離する誘電体プラグの一形態である。ＳＴＩ１３６の上面は、下部ソース・ドレイン１１６の上面と実質的に同一平面であり得る。典型的には、ＳＴＩ１３６は、第３の半導体層１０８と、第２の半導体層１０６と、第１の半導体層１０４とを貫通して延びる。ＳＴＩ１３６はまた、２つのフィンが電気的に分離されることが可能になる深さまで基板１０２の一部を貫通して延びる。
酸化物材料は、埋め込みパワー・レール１３０の上にあるフィン１１２の端にも堆積され、第２の誘電体層１３８を形成する。ＳＴＩ１３６が形成された後、第２のＯＰＬ１３２が除去され、以てフィン１１２およびハード・マスク・キャップ１１４が露出する。構造体１００から第２のＯＰＬ１３２を除去するために、任意の材料除去プロセス、たとえばアッシングなどが使用され得る。
ここで図１１を参照すると、一実施形態による、金属ゲート１４２、上部ソース・ドレイン１４６、および層間誘電体（ＩＬＤ）１４８をもつ構造体１００が示される。ＳＴＩ１３６が２つのフィン１１２間に形成されると、構造体１００は、下部スペーサ１４０、金属ゲート１４２、上部スペーサ１４４、上部ソース・ドレイン１４６、およびＩＬＤ１４８を形成するための、当技術分野で知られる追加の製造プロセスを経る。下部スペーサ１４０および上部スペーサ１４４は、誘電体酸化物（たとえば、シリコン酸化物）、誘電体窒化物（たとえば、シリコン窒化物）、誘電体酸窒化物、またはそれらの任意の組合せを含み得る。下部スペーサ１４０および上部スペーサ１４４は、たとえば、化学気相成長（ＣＶＤ）または物理気相成長（ＰＶＤ）の堆積プロセスによって形成される。下部スペーサ１４０および上部スペーサ１４４は、約３から約１５ｎｍまでの厚さ、または約５から約１０ｎｍまでの厚さを有し得る。
金属ゲート１４２は、ゲート誘電体材料と、仕事関数金属と、金属ゲートとを含み得る。ゲート誘電体材料は、酸化物、窒化物、酸窒化物、ケイ酸塩（たとえば、金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物、ハフニウム酸化物などのｈｉｇｈ－ｋ誘電体、またはそれらの任意の組合せを含み得る。仕事関数金属は、ｐ型仕事関数金属材料とｎ型仕事関数金属材料とを含む。ｐ型仕事関数材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、チタン窒化物、チタン炭化物、チタン・アルミニウム炭化物、および導電性金属酸化物などの組成物（composition）、またはこれらの任意の組合せを含む。ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（たとえば、ハフニウム炭化物、ジルコニウム炭化物、チタン炭化物、アルミニウム炭化物）、アルミニウム化物、チタン窒化物、チタン炭化物、チタン・アルミニウム炭化物などの組成物、またはこれらの任意の組合せを含む。金属ゲートの材質は、たとえば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、またはこれらの任意の組合せなどの導電性金属であり得る。金属ゲート１４２は、適切な堆積プロセス、たとえば原子層堆積、化学気相成長、プラズマ化学気相成長、物理気相成長、メッキ、熱または電子ビーム蒸着、およびスパッタリングによって堆積され得る。
金属ゲート１４２の形成後、ＩＬＤ１４８が構造体１００上に堆積される。ＩＬＤ１４８は、たとえば、シリコン酸化物、スピンオングラス、流動性酸化物、高密度プラズマ酸化物、ボロホスホシリケート・ガラス（ＢＰＳＧ：borophosphosilicate glass）、またはそれらの任意の組合せを含むがこれらに限定されないｌｏｗ－ｋ誘電体材料（ｋ＜４．０をもつ）から形成され得る。ＩＬＤ１４８は、化学気相成長、物理気相成長、プラズマ化学気相成長、原子層堆積、蒸着、化学溶液堆積、または同様のプロセスを含むが、これらに限定されない堆積プロセスによって堆積される。上部ソース・ドレイン１４６を形成するために、ハード・マスク・キャップ１１４が最初に除去される。ハード・マスク・キャップ１１４は、たとえば、化学機械研磨に続いて選択的ＳｉＮ除去を行うなど、任意の材料除去プロセスを利用して除去され得る。ハード・マスク・キャップ１１４が除去され、第３の半導体層１０８の上面が露出すると、その第３の半導体層１０８の露出した上面から、上部ソース・ドレイン１４６がエピタキシャル成長させられる。上部ソース・ドレイン１４６は、下部ソース・ドレイン１１６と同じ種類のドーパントでドープされ得る。
ここで図１２を参照すると、一実施形態による、下部ソース・ドレイン・コンタクト１５０と、上部ソース・ドレイン・コンタクト１５２と、ゲート・コンタクト１５４とをもつ構造体１００が示される。下部ソース・ドレイン・コンタクト１５０は、ＩＬＤ１４８の下部から、下部ソース・ドレイン１１６、第１の誘電体層、誘電体ライナー１２８を貫通して、埋め込みパワー・レール１３０まで延びる。下部ソース・ドレイン・コンタクト１５０は、コンタクト・トレンチ内に形成される。コンタクト・トレンチを形成するために、フォトレジストなどのレジストが堆積され、パターニングされ得る。反応性イオン・エッチなどのエッチ・プロセスが、そのパターニングされたレジストをＩＬＤ１４８、下部ソース・ドレイン１１６、第１の誘電体層、および誘電体ライナー１２８の一部を除去するためのエッチ・マスクとして使用して、埋め込みパワー・レール１３０が露出するまで実行され得る。次に、コンタクト・トレンチは、たとえば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、またはそれらの任意の組合せなどの導電性材料で充填される。導電性材料は、適切な堆積プロセス、たとえば、化学気相成長、プラズマ化学気相成長、物理気相成長、メッキ、熱または電子ビーム蒸着、またはスパッタリングによって堆積され得る。次に、導電性材料はエッチ・プロセスを使用してリセスされ、下部ソース・ドレイン・コンタクト１５０を形成する。次に、コンタクト・トレンチのリセスされた部分は、既知の堆積技術を使用して、ＩＬＤ１４８で充填される。
下部ソース・ドレイン・コンタクト１５０に加えて、構造体１００は、上部ソース・ドレイン・コンタクト１５２およびゲート・コンタクト１５４を形成するためのさらなる製造プロセスを経る。上部ソース・ドレイン・コンタクト１５２およびゲート・コンタクト１５４は、下部ソース・ドレイン・コンタクト１５０と実質的に同じやり方で形成される。上部ソース・ドレイン・コンタクト１５２は、ＩＬＤ１４８を貫通して上部ソース・ドレイン１４６まで延びる。ゲート・コンタクト１５４は、ＩＬＤ１４８を貫通して金属ゲート１４２まで延びる。
図１２に示すように、その結果得られる構造体１００は、ＳＴＩ１３６によって分離された２つのＶＴＦＥＴを含む。左側のＶＴＦＥＴはｐ型ＦＥＴであり、右側のＶＴＦＥＴはｎ型ＦＥＴである。加えて、各ＶＴＦＥＴは埋め込みパワー・レール１３０を含む。埋め込みパワー・レール１３０は、ＶＴＦＥＴの直下にある。さらに、埋め込みパワー・レール１３０は、下部ソース・ドレイン・コンタクト１５０を介して下部ソース・ドレイン１１６と接続される。
直下に埋め込みパワー・レールをもつＶＴＦＥＴを作製するための別の実施形態を、添付の図１３から図１７を参照しながら以下に詳細に説明する。本実施形態では、第１の半導体層１０４および第２の半導体層１０６は完全に除去され、ＳＴＩ１３６は２つの埋め込みパワー・レール１３０間の領域にまたがる。
ここで図１３を参照すると、本発明の実施形態による、（図９に関して上述したように）第２のＯＰＬ１３２を堆積させた後の作製の中間段階における構造体２００が示される。構造体２００は、図９に関して上記で詳細に説明した構造体１００とすべての点で実質的に同様であり得るが、本実施形態では、構造体２００は、基板１０２まで延びていないトレンチ１３４を含む。図９の構造体１００から始めると、２つのフィン１１２間にトレンチ１３４を形成するために、反応性イオン・エッチ・プロセスが実行される。反応性イオン・エッチ・プロセスは、第３の半導体層１０８の上面が露出された時点で終了する。その結果、トレンチ１３４は、誘電体ライナー１２８の上面から第３の半導体層１０８の上面まで延びる。
ここで図１４を参照すると、一実施形態による、トレンチ１３４の側壁上に第２のライナー１５６をもつ構造体２００が示される。トレンチ１３４を形成することによって、下部ソース・ドレイン１１６の側壁が露出される。次いで、第２のライナー１５６が、下部ソース・ドレイン１１６の露出した側壁上に堆積される。第２のライナー１５６は、誘電体ライナー１２８を形成する材料と実質的に同じ材料で形成され得る。第２のライナー１５６は、後続の作製ステップ中に損傷から下部ソース・ドレイン１１６を保護する。第２のライナー１５６は、トレンチ１３４の側壁の全長にわたって延びる。
ここで図１５を参照すると、一実施形態による、第１の半導体層１０４および第２の半導体層１０６が除去された構造体２００が示される。第２のライナー１５６がトレンチ１３４の側壁上に堆積された後、第１の半導体層１０４および第２の半導体層１０６を除去するために、たとえば気相ＨＣｌドライ・エッチなどの選択的シリコン・ゲルマニウム・エッチ・プロセスが使用され、開口１５８を作り、基板１０２の上面を露出させる。このエッチ・プロセスは基板１０２に対して選択的である（実質的に除去されない）。このエッチ・プロセスは、下部ソース・ドレイン１１６は第２のライナー１５６によって保護されるので、それらを除去するかまたは損傷を与えることがない。
第１の半導体層１０４および第２の半導体層１０６が除去された後、その結果生じる開口部１５８は、ＳＴＩ１３６を生成するために、たとえばシリコン酸化物などのような酸化物材料で充填される。ＳＴＩ１３６は、１つのフィンに印加される電流が第２のフィンに影響を与えないように、２つのフィン１１２および２つの下部ソース・ドレイン１１６を分離する。典型的には、ＳＴＩ１３６は、２つのフィンが電気的に分離されることが可能になる深さまで基板１０２の一部を貫通して延びる。
ここで図１６を参照すると、一実施形態による、埋め込みパワー・レール１３０と、下部ソース・ドレイン・コンタクト１５０と、上部ソース・ドレイン・コンタクト１５２と、ゲート・コンタクト１５４とをもつ構造体２００が示される。ＳＴＩ１３６が形成されると、構造体２００は、図１０から図１２に関して本明細書で説明した追加の作製処理を受ける。
図１６に示すように、その結果得られる構造体２００は、ＳＴＩ１３６によって分離された２つのＶＴＦＥＴを含む。一実施形態では、２つのＶＴＦＥＴは、ｐ型ＶＴＦＥＴまたはｎ型ＶＴＦＥＴなど、同じ型であり得る。代替の実施形態では、ＶＴＦＥＴは異なる型である。たとえば、一方のＶＴＦＥＴはｐ型であり、他方のＶＴＦＥＴはｎ型である。さらに、ＳＴＩ１３６は、下部スペーサ１４０の下面から基板１０２の上面まで垂直に延びる。ＳＴＩ１３６は、２つの埋め込みパワー・レール１３０間を横方向に延びる。構造体１００と構造体２００は、両方ともＶＴＦＥＴの直下に埋め込みパワー・レール１３０を含むので、構造体２００は実質的に構造体１００と同様である。しかしながら、構造体１００は、ＳＴＩ１３６および下部ソース・ドレイン１１６の直下に、第１の半導体層１０４と第２の半導体層１０６との一部を含む。２つのＶＴＦＥＴと２つの埋め込みパワー・レール１３０とが示されているが、本発明の実施形態は、単一の基板ウェーハ上に複数のＶＴＦＥＴと複数の埋め込みパワー・レール１３０とを形成することを企図していることを理解されたい。
ここで図１７を参照すると、一実施形態による、複数のＶＴＦＥＴおよびそれらのそれぞれの埋め込みパワー・レール１３０が示される。上部２つのＶＴＦＥＴはｐ型ＶＴＦＥＴであり、下部２つのＶＴＦＥＴはｎ型ＶＴＦＥＴである。さらに、図１から図１６は、断面線Ｘ－Ｘに沿って切断されたフィン１１２の断面図である。破線によって画定されるセル境界は、図１から図１６に示される構造体１００および構造体２００の境界を表す。
図１７に示すように、埋め込みパワー・レール１３０は、ＶＴＦＥＴの直下に形成される。ＶＴＦＥＴの上部またはＶＴＦＥＴ間のＳＴＩ１３６領域中のどちらかにあるのとは対照的に、ＶＴＦＥＴの直下に埋め込みパワー・レール１３０を有することによって、同じフットプリントに、より多くのＶＴＦＥＴが作製されることが可能になる。さらに、埋め込みパワー・レール１３０が下部ソース・ドレイン１１６との直接接触を形成するので、追加の下部ソース・ドレイン・コンタクトの形成は必要がない。これは、フットプリントを増加させないので有利である。
本発明の様々な実施形態の説明は、例示の目的で提示されたが、網羅的であることまたは開示された実施形態に限定されることを意図していない。説明した実施形態の範囲から逸脱することなく、多くの改変および変形が当業者には明らかであろう。本明細書で使用する用語は、実施形態の原理、市場で見出される技術に対する実用化または技術的改良を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解することを可能にするために選択されたものである。

Claims (20)

  1. 半導体構造体であって、
    縦型トランジスタの下部ソース・ドレインの下の埋め込みパワー・レールと、
    前記下部ソース・ドレインの下の誘電体２重層であって、前記誘電体２重層が前記埋め込みパワー・レールと前記下部ソース・ドレインとの間にある、前記誘電体２重層と、
    前記下部ソース・ドレインの下のシリコン・ゲルマニウム２重層であって、前記シリコン・ゲルマニウム２重層が前記埋め込みパワー・レールに隣接する、前記シリコン・ゲルマニウム２重層と、
    埋め込みパワー・レール・コンタクトであって、前記埋め込みパワー・レール・コンタクトが前記下部ソース・ドレインを前記埋め込みパワー・レールに接続する、前記埋め込みパワー・レール・コンタクトと
    を備える半導体構造体。
  2. 前記誘電体２重層が、
    第１の誘電体層であって、前記第１の誘電体層が前記下部ソース・ドレインと直接接触する、前記第１の誘電体層と、
    誘電体ライナーであって、前記誘電体ライナーが前記埋め込みパワー・レールを取り囲む、前記誘電体ライナーと
    を備える、請求項１に記載の半導体構造体。
  3. 前記誘電体ライナーが前記埋め込みパワー・レールを前記誘電体２重層から分離する、請求項２に記載の半導体構造体。
  4. 前記シリコン・ゲルマニウム２重層が、
    第１の半導体層と、
    前記第１の半導体層の下方の第２の半導体層であって、前記第２の半導体層が前記第１の半導体層と直接接触する、前記第２の半導体層と
    を備える、請求項１に記載の半導体構造体。
  5. 前記第１の半導体層がゲルマニウムを３０％含み、前記第２の半導体層がゲルマニウムを６０％含む、請求項４に記載の半導体構造体。
  6. 第３の半導体層をさらに備え、前記第３の半導体層が前記下部ソース・ドレインの直下にあり、前記第３の半導体層の材質がシリコンである、請求項１に記載の半導体構造体。
  7. 上部ソース・ドレインと、
    フィンであって、前記フィンが前記上部ソース・ドレインと前記下部ソース・ドレインとの間にある、前記フィンと、
    金属ゲートであって、前記金属ゲートが前記フィンに隣接し、前記フィンと直接接触する、前記金属ゲートと
    をさらに備える、請求項１に記載の半導体構造体。
  8. 前記埋め込みパワー・レールの材質がタングステンまたはルテニウムである、請求項１に記載の半導体構造体。
  9. 縦型トランジスタの下部ソース・ドレインの下の埋め込みパワー・レールと、
    前記下部ソース・ドレインの下の誘電体２重層であって、前記誘電体２重層が前記埋め込みパワー・レールと前記下部ソース・ドレインとの間にある、前記誘電体２重層と、
    埋め込みパワー・レール・コンタクトであって、前記埋め込みパワー・レール・コンタクトが前記下部ソース・ドレインを前記埋め込みパワー・レールに接続する、前記埋め込みパワー・レール・コンタクトと
    を備える半導体構造体。
  10. 前記誘電体２重層が、
    第１の誘電体層であって、前記第１の誘電体層が前記下部ソース・ドレインと直接接触する、前記第１の誘電体層と、
    誘電体ライナーであって、前記誘電体ライナーが前記埋め込みパワー・レールを取り囲む、前記誘電体ライナーと
    を備える、請求項９に記載の半導体構造体。
  11. 上部ソース・ドレインと、
    フィンであって、前記フィンが前記上部ソース・ドレインと前記下部ソース・ドレインとの間にある、前記フィンと、
    金属ゲートであって、前記金属ゲートが前記フィンに隣接し、前記フィンと直接接触する、前記金属ゲートと
    をさらに備える、請求項９に記載の半導体構造体。
  12. 半導体層をさらに備え、前記半導体層が前記下部ソース・ドレインの直下にあり、前記半導体層の材質がシリコンである、
    請求項９に記載の半導体構造体。
  13. 前記埋め込みパワー・レールの材質がタングステンまたはルテニウムである、請求項９に記載の半導体構造体。
  14. 基板上にシリコン・ゲルマニウム２重層をエピタキシャル成長させることであって、前記シリコン・ゲルマニウム２重層が第１の半導体層と第２の半導体層とを含む、シリコン・ゲルマニウム２重層を前記エピタキシャル成長させることと、
    前記シリコン・ゲルマニウム２重層上に第３の半導体層をエピタキシャル成長させることと、
    前記第３の半導体層内に、１つまたは複数の垂直フィンおよび１つまたは複数の下部ソース・ドレインを形成することであって、前記１つまたは複数の下部ソース・ドレインは前記１つまたは複数の垂直フィンの下方にある、垂直フィンおよび下部ソース・ドレインを前記形成することと、
    前記シリコン・ゲルマニウム２重層および前記第３の半導体層の一部を横方向にエッチングして、１つまたは複数の第１のくぼみを形成することと、
    前記１つまたは複数のくぼみ内に第１の誘電体層を形成することであって、前記第１の誘電体層が前記１つまたは複数の下部ソース・ドレインの直下にある、第１の誘電体層を前記形成することと、
    前記第１の半導体層の一部を横方向にエッチングして、１つまたは複数の第２のくぼみを形成することと、
    前記１つまたは複数の第２のくぼみ内に誘電体ライナーを堆積させることと、
    前記１つまたは複数の第２のくぼみ内に１つまたは複数の埋め込みパワー・レールを形成することであって、前記１つまたは複数の埋め込みパワー・レールが前記１つまたは複数の下部ソース・ドレインの直下にある、埋め込みパワー・レールを前記形成することと
    を含む方法。
  15. 前記誘電体ライナーが、前記１つまたは複数の埋め込みパワー・レールを前記第１の誘電体層から分離する、請求項１４に記載の方法。
  16. 前記１つまたは複数の垂直フィン間にシャロー・トレンチ・アイソレーションを形成することと、
    １つまたは複数の下部ソース・ドレイン・コンタクトを形成することであって、前記１つまたは複数の下部ソース・ドレイン・コンタクトが、前記１つまたは複数の下部ソース・ドレインを前記１つまたは複数の埋め込みパワー・レールと接続する、下部ソース・ドレイン・コンタクトを前記形成することと
    をさらに含む、請求項１４に記載の方法。
  17. 前記シャロー・トレンチ・アイソレーションが、前記第３の半導体層と、前記シリコン・ゲルマニウム２重層と、前記基板の一部とを貫通して延びる、請求項１６に記載の方法。
  18. 前記１つまたは複数のフィンの上部に１つまたは複数の上部ソース・ドレインを形成することと、
    前記１つまたは複数のフィン間に金属ゲートを形成することと、
    １つまたは複数の上部ソース・ドレイン・コンタクトを形成することと、
    １つまたは複数のゲート・コンタクトを形成することと
    をさらに含む、請求項１４に記載の方法。
  19. 前記第１の半導体層がゲルマニウムを３０％含み、前記第２の半導体層がゲルマニウムを６０％含む、請求項１４に記載の方法。
  20. 前記第３の半導体層の材質がシリコンである、請求項１４に記載の方法。
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