KR20180069703A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

개시하는 반도체 디바이스 및 방법은, 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계; 소스/드레인 영역 위에 반도체 캡 층을 성장시키는 단계로서, 반도체 캡 층은 Ge 불순물을 갖고 있고 상기 소스/드레인 영역은 Ge 불순물이 없는 것인 단계; 반도체 캡 층 위에 금속층을 성막하는 단계; Ge 불순물을 갖는 실리사이드층을 소스/드레인 영역 위에 형성하도록 상기 금속층과 상기 반도체 캡 층을 어닐링하는 단계; 및 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 및 상호 참조
본 출원은 2016년 12월 15일자로 출원된 미국 특허 가출원 번호 제62/434,895호의 이익을 주장하며, 그 출원의 전체는 참조로 본 명세서에서 원용한다.
본 개시는 FinFET과 같은 반도체 디바이스를 형성하는 방법에 관한 것이다.
반도체 디바이스는 예를 들면 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 용례에 이용되고 있다. 반도체 디바이스는 통상 반도체 기판 위에 절연 또는 유전 재료층, 전도성 재료층 및 반도체 재료층들을 순차적으로 성막하고, 이들 다양한 층을 리소그래피 및 에칭 프로세스를 이용하여 패터닝하여, 그 상에 회로 컴포넌트 및 소자를 형성함으로써 제조된다.
반도체 산업은 최소 피처 사이즈를 지속적으로 감소시켜 보다 많은 컴포넌트들이 주어진 면적 내에 집적될 수 있게 함으로써, 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속하여 개선시키고 있다. 하지만, 최소 피처 사이즈가 감소함에 따라, 이용되는 각 프로세스 내에 추가적인 문제점이 발생하고, 이들 추가적인 문제점은 해결되어야 한다.
하나의 실시예에 따르면, 방법은, 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계; 소스/드레인 영역 위에 반도체 캡 층을 성장시키는 단계로서, 반도체 캡 층은 Ge 불순물을 갖고 있고 소스/드레인 영역은 Ge 불순물이 없는 것인 단계; 반도체 캡 층 위에 금속층을 성막하는 단계; Ge 불순물을 갖는 실리사이드층을 소스/드레인 영역 위에 형성하도록 금속층과 반도체 캡 층을 어닐링하는 단계; 및 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계를 포함한다.
하나의 실시예에 따르면, 방법은, 기판 위에 게이트 스택을 형성하는 단계; 제1 성장 단계에서 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계; 제1 성장 단계 후의 제2 성장 단계에서 소스/드레인 영역 상에 반도체 캡 층을 성장시키는 단계로서, 제1 성장 단계와 제2 성장 단계는 진공을 파괴하는 일 없이 인시튜(in-situ)로 수행되며, 반도체 캡 층은 SiGe 또는 SiGeP인 것인 단계; 반도체 캡 층 및 소스/드레인 영역 위에 층간 유전체(ILD)를 형성하는 단계; 반도체 캡 층의 상면을 노출시키는 개구를 ILD에 형성하는 단계; 개구 내에서 반도체 캡 층의 상면 상에 금속층을 성막하는 단계; 실리사이드층을 소스/드레인 영역 위에 형성하도록 금속층과 반도체 캡 층을 어닐링하는 단계; 및 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계를 포함한다.
하나의 실시예에 따르면, 방법은, 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계; 소스/드레인 영역 위에 층간 유전체(ILD)를 형성하는 단계; 소스/드레인 영역을 노출시키는 개구를 ILD에 형성하는 단계; 개구 내에서 소스/드레인 영역 상에 SiGe 또는 SiGeP인 반도체 캡 층을 성장시키는 단계; 개구 내에서 반도체 캡 층의 상면 상에 금속층을 성막하는 단계; 실리사이드층을 소스/드레인 영역 위에 형성하도록 금속층과 반도체 캡 층을 어닐링하는 단계; 및 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계를 포함한다.
본 개시 내용의 양태는 이하의 상세한 설명으로부터 첨부된 도면과 함께 읽을 때에 가장 잘 이해할 수 있다. 업계에서의 표준 관행에 따라, 다양한 피처들은 배율에 맞추어 도시하진 않았다는 점을 유념해야 한다. 사실, 다양한 피처의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수도 있다.
도 1은 몇몇 실시예에 따른 FinFET의 일례를 삼차원 도면으로 도시하며,
도 2, 3, 4, 5, 6, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 18c, 19a, 19b, 20a, 20b, 20c, 21a, 및 21b는 몇몇 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다.
도 22a, 22b, 23a 및 23b는 몇몇 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다.
이하의 개시는 본 발명의 다양한 특징을 구현하기 위한 수많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위하여 컴포넌트 및 장치의 특정 예를 아래에서 설명한다. 물론, 이들은 단순히 예이며, 한정을 의도하진 않는다. 예를 들어, 이하의 상세한 설명에서 제2 피처 위에 또는 그 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 추가 피처들이 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료를 위한 것으로, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어가 도면에서 도시한 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데에 있어서 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 그러한 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 작동 중인 장치의 상이한 배향을 아우르고자 한 것이다. 장치는 달리(90° 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
반도체 디바이스 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 특히, 반도체 캡 층(semiconductor cap layer)이 소스/드레인 영역을 에피택시 성장시킨 후에 소스/드레인 영역 위에 형성된다. 후속 단계에서, 층간 유전체(ILD)가 반도체 디바이스 위에 형성되고, ILD에 개구가 형성되어 반도체 캡 층을 노출시킨다. 개구 내에 금속이 성막되고 반도체 캡 층과 함께 어닐링되어 실리사이드를 형성한다. 이어서, 콘택이 실리사이드에 전기적으로 결합되게 형성된다. 하나의 실시예에서, 소스/드레인 영역은 에피택시 성장 n-도핑 Si 영역이고, 반도체 캡 층은 n-도핑 Si 층 상에 에피택시 성장된 SiGe 층이고, 금속은 Ti이다. 금속과 반도체 캡 층을 어닐링함으로써, Ge가 풍부한 TiSi2 실리사이드를 형성한다. 소스/드레인 콘택(Rc)의 직렬 저항은 실리사이드 내의 Ge의 양을 변화시킴으로써 실리사이드(Rs)의 직렬 저항에 대해 상대적으로 변화시킬 수 있다. 실리사이드 내에 형성된 Ge의 양은 최적화되거나 적어도 개선될 수 있어, 디바이스의 축소에 따른 콘택 면적의 감소로 인해 증가하는 Rc 및 Rs를 통해 구동되는 구동 전류에 의해 야기되는 전력 누설을 감소시킬 수 있다. 실시예의 몇몇 변형예도 논의한다. 당업자라면 다른 실시예들의 범위 내에서 고려되는 다른 수정들이 이루어질 수 있다는 점을 쉽게 이해할 것이다. 방법 실시예들을 특정 순서로 논의하지만, 다양한 기타 방법 실시예들은 임의의 로직 순서로 수행될 수도 있고, 본 명세서에서 설명하는 것보다 적거나 많은 단계를 포함할 수도 있다.
도 1은 FinFET의 일례를 삼차원 도면으로 도시한다. FinFET은 기판(50) 상의 핀(56)을 포함한다. 기판(50) 위에는 아이솔레이션 영역(isolation region)(54)이 형성되고, 핀(56)이 인접하는 아이솔레이션 영역(54)들 사이로부터 그 위로 돌출한다. 게이트 유전체(92)가 핀(56)의 측벽을 따라, 그리고 그 상면 위에서 위치하며, 그 게이트 전극(94)이 게이트 유전체(92) 위에 있다. 소스/드레인 영역(82)들이 게이트 유전체(92)와 게이트 전극(94)에 대해 핀(56)의 서로 대향한 측부에 배치된다. 도 1은 또한 후속 도면들에서 이용될 기준 단면을 도시하고 있다. 단면 A-A는 FinFET의 채널, 게이트 유전체(92) 및 게이트 전극(94)을 가로지른다. 단면 B-B는 단면 A-A에 수직한 것으로, 핀(56)의 종방향 축선을 따르며, 예를 들면, 소스/드레인 영역(82) 사이에서 전류 흐름의 방향으로 취한 것이다. 단면 C-C는 단면 A-A에 평행하며 FinFET의 소스/드레인 영역(82)을 가로지른다. 후속 도면은 명료성을 위해 그 기준 단면들을 참조한다.
본 명세서에서 논의하는 몇몇 실시예들은 게이트 라스트 프로세스(gate-last process)를 이용하여 형성되는 FinFET과 관련하여 논의한다. 다른 실시예에서, 게이트 퍼스트 프로세스(gate-first process)가 이용될 수도 있다. 또한, 몇몇 실시예는 평면형 FET 등의 평면형 디바이스에 이용되는 양태를 상정한다.
도 2 내지 도 6은 예시적인 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다. 도 2 내지 도 6은 복수의 FinFET을 제외하면, 도 1에 도시한 기준 단면 A-A를 도시한다.
도 2에서, 기판(50)이 형성된다. 기판(50)은 도핑되거나(예를 들면 p형 또는 n형 도펀트에 의해) 도핑되지 않았을 수 있는 벌크 반도체, 반도체-온-인슐레이터(SOI) 기판 등의 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은 예를 들면 매립 산화물(buried oxide: BOX) 층 또는 실리콘 산화물층 등일 수 있다. 그 절연체층은 기판 상에, 통상 실리콘 또는 유리 기판 상에 마련된다. 다층 또는 그래디언트 기판(gradient substrate) 등의 기타 기판이 이용될 수도 있다. 몇몇 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 제1 영역(50B) 및 제2 영역(50C)을 갖는다. 제1 영역(50B)은 예를 들면 n형 FinFET 등의 NMOS 트랜지스터와 같은 n형 디바이스를 형성하기 위한 것일 수 있다. 제2 영역(50C)은 예를 들면 p형 FinFET 등의 PMOS 트랜지스터와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. 몇몇 실시예에서, 제1 영역(50B)과 제2 영역(50C)은 모두 n형 디바이스 또는 p형 디바이스를 위한 영역과 같은 동일 형태의 디바이스를 형성하는 데에 이용된다.
도 3에서, 핀(52)이 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 몇몇 실시예에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 비임 에칭(NBE) 등 또는 그 조합 등의 임의의 허용 가능 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
도 4에서, 절연 재료(54)가 인접하는 핀(52)들 사이에 형성되어 아이솔레이션 영역(54)을 형성한다. 절연 재료(54)는 실리콘 산화물 등의 산화물, 질화물 등 또는 그 조합일 수 있으며, 고밀도 화학적 기상 성막(HDP-CVD), FCVD(flowable CVD)(예를 들면, 원격 플라즈마 시스템에서 CVD계 재료 성막 및 후 경화(post-curing)하여, 산화물 등의 다른 재료로의 전환) 등 또는 그 조합에 의해 형성될 수 있다. 임의의 허용 가능 프로세스에 의해 형성되는 다른 절연 재료가 이용될 수도 있다. 도시한 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되고 나면, 어닐링 프로세스가 수행될 수 있다. 절연 재료(54)가 아이솔레이션 영역(54)으로 지칭될 수도 있다. 또한, 도 4에서는 화학 기계적 폴리싱(CMP) 등의 평탄화 프로세스가 임의의 과잉의 절연 재료(54)를 제거하여, 동일 높이를 이루는 아이솔레이션 영역(54)의 상면과 핀(52)의 상면을 형성할 수 있다.
도 5에서, 아이솔레이션 영역(54)은 리세스되어, STI(Shallow Trench Isolation) 영역(54)을 형성한다. 아이솔레이션 영역(54)은 제1 영역(50B) 및 제2 영역(50C)에서 핀(56)이 인접하는 아이솔레이션 영역(54)들 사이로부터 돌출하도록 리세스된다. 또한, 아이솔레이션 영역(54)의 상면은 도시한 바와 같은 편평한 표면, 볼록면, 오목면(접시형(dishing) 등) 또는 그 조합을 가질 수 있다. 아이솔레이션 영역(54)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 아이솔레이션 영역(54)은 아이솔레이션 영역(54)의 재료에 대해 선택되는 프로세스 등의 허용 가능한 에칭 프로세스를 이용하여 리세스될 수 있다. 예를 들면, CERTAS® 에치, Applied Materials SICONI 툴, 또는 희석 불화수소(dHF) 산을 이용한 화학적 산화물 제거가 이용될 수 있다.
당업자라면 도 2 내지 도 5에 대해 설명한 프로세스는 핀(56)을 형성할 수 있는 방법에 대한 단지 일례이라는 점을 쉽게 이해할 것이다. 몇몇 실시예에서, 유전층이 기판(50)의 상면 위에 형성될 수 있으며, 트렌치가 그 유전층을 통과해 에칭될 수 있으며, 호모에피택시 구조가 그 트렌치 내에 에피택시 성장될 수 있으며, 유전층은 호모에피택시 구조가 유전층으로부터 돌출하여 핀을 형성하도록 리세스될 수 있다. 몇몇 실시예에서, 핀(52)을 위해 헤테로에피택시 구조가 이용될 수도 있다. 예를 들면, 도 4에서 핀(52)이 리세스되고, 핀(52)과는 다른 재료가 그곳에서 에피택시 성장될 수 있다. 또 다른 실시예에서, 유전층이 기판(50)의 상면 위에 형성될 수 있으며, 트렌치가 그 유전층을 통과해 에칭될 수 있으며, 헤테로에피택시 구조가 기판(50)과는 상이한 재료를 이용하여 트렌치 내에 에피택시 성장될 수 있으며, 유전층은 헤테로에피택시 구조가 유전층으로부터 돌출하여 핀(56)을 형성하도록 리세스될 수 있다. 호모에피택시 또는 헤테로에피택시 구조가 에피택시 성장되는 몇몇 실시예에서, 성장되는 재료는 사전 또는 후속 주입(implantation)을 제거할 수 있는 인시튜(in-situ) 도핑으로 성장 중에 도핑될 수 있지만, 인시튜 및 주입 도핑이 함께 이용될 수도 있다. 또한, PMOS 영역의 재료와는 상이한 NMOS 영역의 재료를 에피택시 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(56)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있다), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들면, III-V족 화합물 반도체를 형성하기 위한 이용 가능 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하며 이들에 한정되지 않는다.
도 5에서, 적절한 웰(well)(도시 생략)이 핀(56), 핀(52) 및/또는 기판(50)에 형성될 수 있다. 몇몇 실시예에서, P-웰이 제1 영역(50B)에 형성될 수 있고, N-웰이 제2 영역(50C)에 형성될 수 있다. 몇몇 실시예에서, P-웰 또는 N-웰은 제1 영역(50B)과 제2 영역(50C) 모두에 형성된다.
상이한 웰 형태를 갖는 실시예에서, 제1 영역(50B)과 제2 영역(50C)을 위한 상이한 주입 단계는 포토레지스트 또는 기타 마스크(도시 생략)를 이용하여 달성할 수 있다. 예를 들면, 포토레지스트가 제1 영역(50B)에서 핀(56) 및 아이솔레이션 영역(54) 위에 형성될 수 있다. 그 포토레지스트는 PMOS 영역 등의 기판(50)의 제2 영역(50C)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기법을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되고 나면, 제2 영역(50C)에서 n형 불순물 주입이 수행되며, 그 포토레지스트는 n형 불순물이 NMOS 영역 등의 제1 영역(50B)에 주입되는 것을 실질적으로 방지하는 마스크로서 기능할 수 있다. n형 불순물은 약 1017㎝-3 내지 약 1018㎝-3 등의 1018㎝-3 이하의 농도로 제1 영역(50B)에 주입되는 인, 비소 등일 수 있다. 주입 후에, 포토레지스트는 허용 가능한 애싱 프로세스(ashing process)에 의해 제거된다.
제2 영역(50C)에서의 주입 후에, 포토레지스트가 제2 영역(50C)에서의 핀(56) 및 아이솔레이션 영역(54) 위에 형성된다. 그 포토레지스트는 NMOS 영역 등의 기판(50)의 제1 영역(50B)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기법을 이용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되고 나면, 제1 영역(50B)에서 p형 불순물 주입이 수행되며, 그 포토레지스트는 p형 불순물이 PMOS 영역 등의 제2 영역(50C)에 주입되는 것을 실질적으로 방지하는 마스크로서 기능할 수 있다. p형 불순물은 약 1017㎝-3 내지 약 1018㎝-3 등의 1018㎝-3 이하의 농도로 제1 영역에 주입되는 붕소, BF2 등일 수 있다, 주입 후에, 포토레지스트는 허용 가능한 애싱 프로세스에 의해 제거될 수 있다.
제1 영역(50B)과 제2 영역(50C)에서의 주입 후에, 어닐링이 수행되어, 주입된 p형 및/또는 n형 불순물을 활성화시킬 수 있다. 몇몇 실시예에서, 에피택시 핀의 성장되는 재료는 그러한 주입을 제거할 수 있는 인시튜(in-situ) 도핑으로 성장 중에 도핑될 수도 있지만, 인시튜 및 주입 도핑이 함께 이용될 수도 있다.
도 6에서, 핀(56) 상에 더미 유전층(58)이 형성된다. 더미 유전층(58)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 그 조합 등일 수 있고, 허용 가능한 기법에 따라 성막 또는 열 성장될 수 있다. 더미 유전층(58) 위에 더미 게이트층(60)이 형성되며, 이 더미 게이트층(60) 위에 마스크층(62)이 형성된다. 더미 게이트층(60)은 더미 유전층(58) 위에 성막되고, 이어서 CMP 등에 의해 평탄화될 수 있다. 마스크층(62)은 더미 게이트(60) 상에 성막될 수 있다. 더미 게이트 층(60)은 전도성 재료일 수 있으며, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 군으로부터 선택될 수 있다. 하나의 실시예에서, 비정질 실리콘이 성막 및 재결정화되어, 폴리실리콘을 생성한다. 더미 게이트 층(60)은 물리적 기상 성막(PVD), CVD, 스퍼터 성막, 또는 전도성 재료를 성막하는 데에 당업계에서 이용되는 공지의 기타 기법에 의해 성막될 수 있다. 더미 게이트층(60)은 아이솔레이션 영역의 에칭으로부터 높은 에칭 감도(etching selectivity)를 갖는 기타 재료가 이용될 수도 있다. 마스크 층(62)은 예를 들면 SiN, SiON 등을 포함할 수 있다. 본 예에서, 단일 더미 게이트 층(60)과 단일 마스크층(62)이 제1 영역(50B)과 제2 영역(50C)에 걸쳐 형성된다. 몇몇 실시예에서, 별개의 더미 게이트층이 제1 영역(50B)과 제2 영역(50C)에 형성될 수 있고, 별개의 마스크층이 제1 영역(50B)과 제2 영역(50C)에 형성될 수 있다.
도 7a 내지 도 21b는 몇몇 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다. 도 7a 내지 도 21b에서, 부호 "a"로 끝나는 도면들은 복수의 FinFET을 제외하면, 도 1에 도시한 기준 단면 A-A를 따라 도시한 것이다. 도 7a 내지 도 21b에 도시한 실시예는 예를 들면, n형 FinFET 등의 NMOS 트랜지스터와 같은 n형 디바이스의 제조에서의 중간 단계들을 도시한다. 마찬가지로, 부호 "b"로 끝나는 도면들은 제1 영역(50B)(예를 들면, 기판(50)의 n형 영역)에서 유사한 단면 B-B를 따라 도시하는 것이며, 그리고 부호 "c"로 끝나는 도면들은 유사한 단면 C-C를 따라 도시하는 것이다. 유사한 기법이 예를 들면, p형 FinFET 등의 PMOS 트랜지스터와 같은 p형 디바이스의 제조에 적용될 수 있다는 점을 이해할 것이다.
도 7a 및 도 7b에서, 마스크 층(62)은 허용 가능한 포토리소그래피 및 에칭 기법을 이용하여 패터닝되어 마스크(72)를 형성할 수 있다. 이어서, 마스크(72)의 패턴이 허용 가능한 에칭 기법에 의해 더미 게이트 층(60)과 더미 유전층(58)에 전사되어, 더미 게이트(70)를 형성한다. 더미 게이트(70)는 핀(56)의 해당 채널 영역을 덮는다. 더미 게이트(70)는 또한 해당 에피택시 핀의 길이 방향에 실질적으로 직교하는 길이방향을 가질 수 있다.
도 7a 및 도 7b에서, 게이트 시일 스페이서(80)가 더미 게이트(76) 및/또는 핀(56)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 성막에 후속한 이방성 에칭에 의해 게이트 시일 스페이서(80)를 형성할 수 있다. 게이트 스페이서(86)는 게이트 스택의 측벽을 밀봉할 수 있고 추가적인 게이트 이격 층(spacing layer)으로서 기능할 수 있다.
게이트 시일 스페이서(80)의 형성 후에, 저농도 도핑 소소/드레인(LDD) 영역(81)을 위한 주입이 수행될 수 있다. 상이한 디바이스 형태를 갖는 실시예에서, 앞서 도 5에서 논의한 주입과 유사하게, 포토레지스트 등의 마스크가 제2 영역(50C)을 노출시킨 채 제1 영역(50B) 위에 형성될 수 있으며, 적절한 형태(예를 들면, p형 또는 n형) 불순물이 제2 영역(50C)에서의 노출된 핀(56)에 주입될 수 있다. 이어서, 그 마스크는 제거될 수 있다. 후속하여, 포토레지스트 등의 마스크가 제1 영역(50B)을 노출시킨 채 제2 영역(50C) 위에 형성될 수 있으며, 적절한 형태의 불순물이 제1 영역(50B)에서의 노출된 핀(56)에 주입될 수 있다. 이어서, 그 마스크는 제거될 수 있다. n형 불순물은 앞서 논의한 n형 불순물 중 임의의 것일 수 있고, p형 불순물은 앞서 논의한 p형 불순물 중 임의의 것일 수 있다. 저농도 도핑 소스/드레인 영역은 약 1015㎝-3 내지 1016㎝-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키도록 어닐링될 수 있다.
도 8a 및 도 8b에서, 에피택시 소스/드레인 영역(82)이 핀(56)에 형성된다. 에피택시 소스/드레인 영역(82)은, 각 더미 게이트(70)가 에피택시 소스/드레인 영역(82)들의 각각의 인접한 쌍 사이에 배치되도록 핀(56)에 형성된다. 몇몇 실시예에서, 에피택시 소스/드레인 영역(82)은 LDD 영역(81)을 통과해 연장할 수 있다.
상이한 디바이스 형태를 갖는 실시예에서, 그 영역들에서의 에피택시 소스/드레인 영역(82)은 별도의 프로세스에서 형성될 수 있다. 이러한 실시예에서, 제1 영역(50B)에서의 에피택시 소스/드레인 영역(82)은, 제2 영역(50C)을 마스킹하고, 제1 영역(50B)에 더미 스페이서층을 컨포멀 성막한 후 이방성 에칭하여, 제1 영역(50B)에서 더미 게이트(70) 및/또는 게이트 시일 스페이서(80)의 측벽을 따라 더미 게이트 스페이서(도시 생략)를 형성하도록 함으로써 형성된다. 이어서, 제1 영역(50B)에서 에피택시 핀의 소스/드레인 영역이 에칭되어 리세스를 형성한다. 제1 영역(50B)에서의 에피택시 소스/드레인 영역(82)은 그 리세스에서 에피택시 성장된다. 제1 영역(50B)이 n형 디바이스 영역이라면, 에피택시 소스/드레인 영역(82)은 예를 들면 n형 FinFET에 적절한 임의의 허용 가능 재료를 포함할 수 있다. 예를 들면, 핀(56)이 실리콘인 경우, 에피택시 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. n형 디바이스가 형성되는 실시예에서, 에피택시 소스/드레인 영역(82)은 P-도핑 Si(SiP)이고, 실질적으로 Ge가 없다. 제1 영역(50B)이 p형 디바이스 영역이라면, 에피택시 소스/드레인 영역(82)은 예를 들면 p형 FinFET에 적절한 임의의 허용 가능 재료를 포함할 수 있다. 예를 들면, 핀(56)이 실리콘인 경우, 에피택시 소스/드레인 영역(82)은 SiGe, SiGeB, Ge, GeSn 등으로 형성될 수 있다. p형 디바이스가 형성되는 실시예에서, 에피택시 소스/드레인 영역(82)은 B-도핑 SiGe(SiGe:B)이고, 실질적으로 C가 없다. 제1 영역(50B)에서의 에피택시 소스/드레인 영역(82)은 핀(56)의 해당 표면으로부터 융기된 표면을 가질 수 있고, 파셋(facet)을 형성할 수 있다. 이어서, 제2 영역(50C) 상의 마스크와 같이, 제1 영역(50B)의 더미 게이트 스페이서가 예를 들면 에칭에 의해 제거된다.
제1 영역(50B)에 에피택시 소스/드레인 영역(82)을 형성한 후에, 제2 영역(50C)에서의 에피택시 소스/드레인 영역(82)은, 제1 영역(50B)을 마스킹하고, 제2 영역(50C)에 더미 스페이서층을 컨포멀 성막한 후 이방성 에칭하여, 제2 영역(50C)에서 더미 게이트(70) 및/또는 게이트 시일 스페이서(80)의 측벽을 따라 더미 게이트 스페이서(도시 생략)를 형성하도록 함으로써 형성된다. 이어서, 제2 영역(50C)에서 에피택시 핀의 소스/드레인 영역이 에칭되어 리세스를 형성한다. 제2 영역(50C)에서의 에피택시 소스/드레인 영역(82)은 그 리세스에서 에피택시 성장된다. 에피택시 소스/드레인 영역(82)은 전술한 바와 같이 예를 들면 p형 FinFET 또는 n형 FinFET에 적절한 임의의 허용 가능 재료를 포함할 수 있다. 제2 영역(50C)에서의 에피택시 소스/드레인 영역(82)은 핀(56)의 해당 표면으로부터 융기된 표면을 가질 수 있고, 파셋(facet)을 형성할 수 있다. 이어서, 제1 영역(50B) 상의 마스크와 같이, 제2 영역(50C)의 더미 게이트 스페이서가 예를 들면 에칭에 의해 제거된다.
도 9a 및 도 9b에서, 반도체 캡 층(84)이 에피택시 소스/드레인 영역(82) 상에 형성된다. 반도체 캡 층(84)은 불순물을 포함한다. 실리사이드층이 후속 처리 단계(아래에서 논의함)에서 형성되는 경우, 그 불순물은 실리사이드층 내로 확산된다. 에피택시 소스/드레인 영역(82)은 반도체 캡 층(84)에서의 불순물이 실질적으로 없다. 반도체 캡 층(84)은 도핑될 수 있거나 그렇지 않을 수 있다. 반도체 캡 층(84)에서의 불순물은 반도체일 수 있으며, 도펀트와는 상이할 수 있다. n형 디바이스가 형성되는 실시예에서, 에피택시 소스/드레인 영역(82)은 SiP로 형성될 수 있고, 반도체 캡 층(84)은 SiGe로 형성될 수 있다. 그러한 실시예에서, Ge가 에피택시 소스/드레인 영역(82)에는 실질적으로 없는 반도체 캡 층(84)의 불순물이다.
반도체 캡 층(84)은 에피택시 소스/드레인 영역(82)을 형성할 때에 예를 들면 진공을 파괴하지 않고 인시튜로 형성될 수 있거나, 별도의 프로세스에서 형성될 수도 있다. 인시튜로 형성되는 실시예에서, 에피택시 소스/드레인 영역(82)이 제1 에피택시 성장 단계에서 형성될 수 있고, 이어서 제2 에피택시 성장 단계에서 반도체 캡 층(84)이 제1 에피택시 성장 단계로부터의 진공을 파괴하는 일 없이 형성될 수 있다. 반도체 캡 층(84)의 두께는 에피택시 소스/드레인 영역(82)의 두께보다 작을 수 있다. 반도체 캡 층(84)은 약 1㎚ 내지 약 10㎚의 두께를 가질 수 있다. 인시튜로 형성되는 실시예에서, 에피택시 소스/드레인 영역(82)과 반도체 캡 층(84)은 유사한 에피택시 성장 프로세스로 형성될 수 있다.
도 10a 및 도 10b에서, 게이트 스페이서(86)가 더미 게이트(70)의 측벽을 따라 게이트 시일 스페이서(80) 상에 형성된다. 게이트 스페이서(86)는, 재료를 컨포멀 성막하고 이어서 그 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 재료는 실리콘 질화물, SiCN, 그 조합 등일 수 있다. 그 에칭은, 게이트 스페이서(86)의 형성 중에 에피택시 소스/드레인 영역(82)이 에칭되지 않도록 게이트 스페이서(86)의 재료에 대해 선태적일 수 있다.
에피택시 소스/드레인 영역(82), 반도체 캡 층(84) 및/또는 에피택시 핀은, 저노동 도핑 소스/드레인 영역을 형성하기 위해 앞서 논의한 프로세스와 유사하게 소스/드레인 영역을 형성하도록 도펀트가 주입될 수 있고, 그 후에 어닐링될 수 있다. 소스/드레인 영역은 약 1019㎝-3 내지 1021㎝-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역의 n형 및/또는 p형 불순물은 앞서 논의한 불순물 중 임의의 것일 수 있다. 몇몇 실시예에서, 반도체 캡 층(84)은 에피택시 소스/드레인 영역(82)과 동시에 도핑될 수 있다. 몇몇 실시예에서, 에피택시 소스/드레인 영역(82) 및/또는 반도체 캡 층(84)은 성장 중에 인시튜로 도핑될 수 있다.
도 11a 및 도 11b에서, ILD(88)가 도 10a 및 도 10b에 도시한 구조 위에 성막된다. ILD(88)는 유전 재료 또는 반도체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD) 또는 FCVD 등의 임의의 적절한 재료로 성막될 수 있다. 유전 재료는 포스포 실리케이트 유리(PSG), 보로 실리케이트 유리(BSG), 붕소 도핑 포스포 실리케이트 유리(BPSG), 미도핑 실리케이트 유리(USG) 등을 포함할 수 있다. 반도체 재료는, 비정질 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있음), 순수 게르마늄 등을 포함할 수 있다. 임의의 허용 가능 프로세스에 의해 형성되는 다른 절연 또는 반도체 재료가 이용될 수도 있다.
도 12a 및 도 12b에서, CMP 등의 평탄화 프로세스가 수행되어, ILD(88)의 상면을 더미 게이트(70)의 상면과 동일 높이로 되게 할 수 있다. CMP는 또한 더미 게이트(70) 상의 마스크(72)를 제거할 수도 있다. 따라서, 더미 게이트(70)의 상면이 ILD(88)를 통해 노출된다.
도 13a 및 도 13b에서, 더미 게이트(70)의 노출된 부분, 게이트 시일 스페이스(80) 및 더미 게이트(70) 바로 아래에 놓인 더미 유전층(58)의 부분은 에칭 단계(들)에서 제거되어, 리세스(90)가 형성된다. 몇몇 실시예에서, 더미 게이트(70)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들면, 에칭 프로세스는 ILD(88) 또는 게이트 스페이서(86)를 에칭하는 일 없이 더미 게이트(70)를 선택적으로 에칭하는 반응 가스(들)를 이용한 건식 에칭 프로세스를 포함할 수 있다. 각 리세스(90)는 해당 팬의 채널 영역을 노출시킨다. 각 채널 영역은 에피택시 소스/드레인 영역(82)들의 인접하는 쌍들 사이에 배치된다. 제거 중에, 더미 유전층(58)은 더미 게이트(70)가 제거될 때에 에치 스톱층으로서 이용될 수 있다. 이어서, 더미 유전층(58) 및 게이트 시일 스페이서(80)가 더미 게이트(70)의 제거 후에 제거된다.
도 14a 및 도 14b에서, 게이트 유전층(92)과 게이트 전극(94)이 대체 게이트를 위해 형성된다. 게이트 유전층(92)은 리세스(90) 내에서 핀(56)의 상면과 측벽, 게이트 스페이서(86)의 측벽 및 ILD(88)의 상면 등에 컨포멀 성막된다. 몇몇 실시예에 따르면, 게이트 유전층(92)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층이다. 몇몇 실시예에서, 게이트 유전층(92)은 고-k 유전 재료이며, 이들 실시예에서, 게이트 유전층(92)은 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 그 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전층(92)이 고-k 유전 재료인 실시예에서, 계면층(도시 생략)이 핀(56) 상에 형성될 수 있고, 게이트 유전층(92)은 계면층 상에 형성될 수 있다. 계면층은 예를 들면 SiO2로 형성될 수 있고, 예를 들면 리세스(90) 내의 핀(56)을 산화시킴으로써 형성될 수 있다. 게이트 유전층(92)의 형성 방법은 분자 비임 성막(MBD), 원자층 성막(ALD), PECVD 등을 포함할 수 있다.
게이트 전극(94)이 게이트 유전층(92) 위에 각각 성막되어, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(94)은 TiN, TaN, TaC, Co, Ru, Al, 그 조합 등의 금속 함유 재료 또는 그 다층으로 이루어질 수 있다. 게이트 전극(94)의 충전 후에, CMP 등의 평탄화 프로세스를 수행하여, 게이트 유전층(92)의 과잉의 부분과, 게이트 전극(94)에 있어서의 ILD(88)의 상면 위의 과잉의 부분의 재료를 제거할 수 있다. 따라서, 이에 따른 게이트 전극(94) 및 게이트 유전층(92)의 재료의 나머지 부분들이 생성되는 FinFET의 대체 게이트를 형성한다. 게이트 전극(94)과 게이트 유전층(92)은 함께 "게이트" 또는 "게이트 스택"으로서 지칭될 수도 있다.
제1 영역(50B) 및 제2 영역(50C)에서의 게이트 유전층(92)의 형성은 각 영역에서의 게이트 유전층(92)들이 동일 재료로 형성되도록 동시에 이루어질 수 있으며, 게이트 전극(94)의 형성은 각 영역에서의 게이트 전극(94)들이 동일 재료로 형성되도록 동시에 이루어질 수 있다. 몇몇 실시예에서, 각 영역에서의 게이트 유전층(92)은 게이트 유전층(92, 96)들이 서로 상이한 재료로 이루어질 수 있도록 별개의 프로세스에 의해 형성될 수 있으며, 각 영역에서의 게이트 전극(94)은 게이트 전극(94, 96)들이 서로 상이한 재료로 이루어질 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 이용하는 경우에 적절한 영역을 마스킹 및 노출시키도록 다양한 마스킹 단계가 이용될 수 있다.
도 15a 및 도 15b에서, ILD(100)가 ILD(88) 위에 성막된다. 하나의 실시예에서, ILD(100)은 FCVD(flowable CVD)법에 의해 형성된 유동 가능 막(flowable film)이다. 몇몇 실시예에서, ILD(100)는 PSG, BSG, BPSG, USG 등의 유전 재료로 형성되며, CVD 및 PECVD 등의 임의의 적절한 방법에 의해 성막될 수 있다.
도 16a 및 도 16b에서, 콘택을 위한 개구(112)들이 ILD(88) 및 ILD(100)를 통과해 형성된다. 반도체 캡 층(84)의 상면이 개구(112)들을 통해 노출된다. 개구(112)들은 모두 동일 프로세스 형성될 수 있거나 별개의 프로세스에서 형성될 수 있으며, 허용 가능한 포토리소그래피 및 에칭 기법을 이용하여 형성될 수 있다.
도 17a 및 도 17b에서, 금속층(114)이 개구(112) 위에 형성된다. 금속층(114)은 ILD(100)의 상면, ILD(88)의 측벽 및 반도체 캡 층(84)의 상면에 컨포멀 형성될 수 있다. 금속층(114)은 PVD, CVD 및 PECVD 등의 임의의 적절한 방법에 의해 성막될 수 있다. 하나의 실시예에서, 금속층(114)은 Ti 또는 Co로 형성되지만, 임의의 적절한 금속이 이용될 수도 있다는 점을 이해할 것이다.
몇몇 실시예에서, 라이너(도시 생략)가 또한 개구(112) 내에 형성된다. 라이너는 확산 배리어 층, 접착층 등일 수 있고, ILD(88) 또는 ILD(100) 내로 금속층(114)의 확산을 방지할 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다.
도 18a 및 도 18b에서, 어닐링 프로세스를 수행하여, 반도체 캡 층(84)과 금속층(114) 사이의 계면에 실리사이드층(116)을 형성한다. 몇몇 실시예에서, 어닐링 프로세스는 개구(112)의 저부에 있는 반도체 캡 층(84) 및/또는 금속층(114)의 실질적으로 전부를 소모한다. 몇몇 실시예에서, 반도체 캡 층(84) 및/또는 금속층(114)의 일부만이 소모된다.
실리사이드층(116)의 형성 중에, 반도체 캡 층(84) 내의 불순물이 실리사이드층(116) 내로 확산한다. 반도체 캡 층(84)의 일부만이 소모되는 실시예에서, 반도체 캡 층(84)의 잔류 부분 내의 불순물(예를 들면, Ge)의 일부 또는 전부가 실리사이드층(116) 내로 이동 및 확산할 수 있다. 예를 들면, 금속층(114)과 접촉하지 않는 반도체 캡 층(84)의 부분 내의 불순물이 실리사이드층(116) 내로 확산할 수 있다. 반도체 캡 층(84) 내의 반도체 재료는 금속층(114)의 금속과 함께 실리사이드를 형성하고, 반도체 캡 층(84) 내의 불순물은 실리사이드층(116)의 불순물이 된다. 에피택시 소스/드레인 영역(82)이 Si로 형성되고 반도체 캡 층(84)이 SiGe로 형성되고 그리고 금속층(116)이 Ti로 형성되는 경우, 실리사이드층(116)은 Ge 불순물이 풍부한 TiSi2를 포함한다. 마찬가지로, 금속층(114)이 Co로 형성되는 경우, 실리사이드층(116)은 Ge 불순물이 풍부한 CoSi2를 포함한다. n형 디바이스의 경우, 실리사이드층(116) 내의 Ge 불순물은, 페르미 준위(Fermi level)가 고정 해제(de-pinned)될 수 있도록 금속-반도체 접합의 밴드 구조를 변경한다. 이는 금속-반도체 접합의 쇼트키 배리어 높이(Schottky barrier height)를 낮출 수 있고, 이에 의해 접합의 접촉 저항을 감소시킨다.
어닐링 프로세스는 하나 이상의 어닐링 단계 또는 프로세스를 수행하는 것을 포함한다. 각각의 연속한 어닐링 단계는 보다 높은 온도에서 수행될 수 있다. 실리사이드층(116)을 형성하기 위한 하나 이상의 어닐링 단계가 도 18c에 도시되어 있다. 단계(1801)에서, 금속층(114)이 반도체 캡 층(84) 상에 성막된다. 단계(1803)에서, 디바이스는 약 250초 등의 약 200 내지 500초의 기간 동안 약 300℃의 온도로 가열된다. 단계(1805)에서, 디바이스는 약 250초 등의 약 200 내지 500초의 기간 동안 약 500℃의 온도로 가열된다. 단계(1807)에서, 디바이스는 약 250초 등의 약 200 내지 500초의 기간 동안 약 600℃의 온도로 가열된다. 반도체 캡 층(84)의 Ge는 단계(1807) 중에 방출(expulsion)을 시작한다. 단계(1809)에서, 디바이스는 약 100 내지 200초의 기간 동안 약 600℃의 온도로 유지된다. 반도체 캡 층(84)의 Ge는 단계(1809) 중에 편석 형성(segregation)을 시작한다. 어닐링 온도가 각 후속 어닐링 단계에서 증가함에 따라, 반도체 캡 층(84)의 Ge는 실리사이드층(116)의 TiSi2의 결정립 경계에 편석으로 형성된다. 최종 어닐링 프로세스(예를 들면, 단계(1809)) 후에, 반도체 캡 층(84)의 Ge가 실리사이드층(116)의 미세한 결정립 경계에서 편석으로 되었기 때문에, 반도체 캡 층(84)은 실질적으로 순수 SiP 또는 Si일 수 있다. 또한, Ge가 큰 원자이기 때문에, 반도체 캡 층(84)내로 에피택시 소스/드레인 영역(82)으로부터 도펀트(예를 들면, SiP가 이용되는 경우 P)의 확산이 발생할 수 있고, 이는 에피택시 소스/드레인 영역(82) 및/또는 반도체 캡 층(84)의 스트레인 엔지니어링(strain engineering)에 도움을 줄 수 있다. 하나 이상의 어닐링 단계 후에, 반도체 캡 층(84)과 금속층(114)의 일부 또는 전부가 소모될 수 있다. 예를 들면, 두층 모두가 완전히 소모될 수 있거나, 어느 층도 완전히 소모되지 않을 수 있거나, 반도체 캡 층(84)은 소모되지 않는 반면 금속(114)이 소모될 수 있거나, 혹은 반도체 캡 층(84)은 소모되는 반면 금속(114)이 소모되지 않을 수도 있다. 소모되는 각 층의 양은 반도체 캡 층(84)과 금속층(114)의 재료 특성에 좌우된다.
에피택시 소스/드레인 영역(82)이 Si 또는 SiP로 형성되고 반도체 캡 층(84)이 SiGe 또는 SiGeP(예를 들면, NMOS 디바이스를 위해)로 형성되는 실시예에서, 실리사이드층(116)은 에피택시 소스/드레인 영역(82)의 두께의 약 1% 내지 20%의 두께를 가질 수 있다. 에피택시 소스/드레인 영역(82) 및 실리사이드층(116)에서의 불순물의 농도는 상이한 깊이에서 달라질 수 있다. 하나의 실시예에서, Ge의 농도는 실리사이드층(116)의 표면에서 약 1%이고, 반도체 캡 층(84)이었던 깊이에서 약 3.5%로 증가하고, 그 깊이가 에피택시 소스/드레인 영역(84) 내로 증가함에 따라 1% 미만으로 감소한다. 다시 말해, 불순물의 대부분은 실리사이드층(116)의 상면 약간 아래의 깊이에 집중될 수 있다. 하나의 실시예에서, Ge 농도는 약 1% 내지 약 20%이며, 그 대부분이 약 1㎚ 내지 약 10㎚ 깊이에 있다.
에칭 프로세스(도시 생략)가 수행되어 에피택시 소스/드레인 영역(82) 상의 실리사이드층(116)을 평탄화할 수 있다. 그 에칭은 GeH4 등의 에칭제를 이용하는 것을 포함할 수 있다.
도 19a 및 도 19b에서, 전도성 재료(118)가 금속층(144) 위에 및 개구(112) 내에 형성된다. 전도성 재료(118)는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 코발트 등일 수 있다.
도 20a, 도 20b 및 도 20c에서, CMP 등의 평탄화 프로세스를 수행하여, ILD(100)의 표면으로부터 과잉의 재료를 제거한다. 평탄화 프로세스는 ILD(100)의 상면 위에 놓이고 그를 따라 연장하는 금속층(114) 및 전도성 재료(118)의 부분들을 제거한다. 개구(112) 내의 금속층(114) 및 전도성 재료(118)의 잔류 부분이 콘택(120)을 형성한다. 콘택(120)은 실리사이드층(116)을 통과해 에피택시 소스/드레인 영역(82)에 전기적으로 결합되고 실리사이드층(116)에 물리적으로 결합된다. 도 20c에 도시한 바와 같이, 에피택시 소스/드레인 영역(82)은 핀(56)들의 각 표면으로부터 융기된 표면을 갖고 있고, 반도체 캡 층(84)과 실리사이드층(116)은 에피택시 소스/드레인 영역(82)의 상면 상에 있다.
도 21a 및 도 21b에서, 콘택(122)이 게이트 전극(94)과 물리적 및 전기적으로 결합되게 형성된다. 콘택(122)은 콘택(120)과 유사한 방식으로 형성될 수 있거나 다르게 형성될 수 있으며, 동일 프로세스 또는 다른 프로세스에서 형성될 수 있다. 콘택(122)이 상이한 프로세스에서 형성되는 실시예에서, 콘택(122)을 위한 개구가 ILD(100)를 통과해 형성된다. 그 개구는 허용 가능한 포토리소그래피 및 에칭 기법을 이용하여 형성될 수 있다. 확산 배리어층, 접착층 등의 라이너와 전도성 재료가 그 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등일 수 있다. CMP 등의 평탄화 프로세스를 수행하여, ILD(100)의 표면으로부터 과잉의 재료를 제거할 수 있다. 잔류 라이너 및 전도성 재료가 개구 내에 콘택(122)을 형성한다. 콘택(122)은 게이트 전극(94)과 물리적 및 전기적으로 결합된다.
몇몇 실시예에서, 와이어(도시 생략)가 콘택(120)과 동시에 선택적으로 형성될 수 있다. 와이어는 콘택(120)을 다른 디바이스에 결합할 수 있다. 이러한 실시예에서, 하드마스크가 ILD(100) 위에 형성되고, 유전층이 하드마스크 위에 형성도고, 실리콘층이 유전층 위에 형성된다. 실리콘층은 예를 들면 트리-레이어 리소그래피(tri-layer lithography)에 의해 패터닝될 수 있다. 제1 에칭 프로세스를 수행하여, 유전층, 하드마스크 및 ILD(100)의 제1 부분에 개구(112)를 형성할 수 있다. 패터닝된 실리콘층을 마스크로서 이용하여 제2 에칭 프로세스를 수행하여, 실리사이드층(116) 및/또는 반도체 캡 층(84)을 노출시키도록 ILD(100)을 통과해 개구(112)를 연장시키는 동시에, 패터닝된 실리콘층에 의해 노출된 유전층의 부분에 트렌치를 형성한다. 전도성 재료(118)가 개구와 트렌치 모두에 형성되어, 콘택(120)과 와이어를 동시에 형성한다.
도 22a 내지 도 23b는 몇몇 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다. 도 22a 내지 도 23b에 있어서, 부호 "a"로 끝나는 도면들은 복수의 FinFET을 제외하면, 도 1에 도시한 기준 단면 A-A를 따라 도시한 것이다. 도 22a 내지 도 23b에 도시한 실시예는 예를 들면, n형 FinFET 등의 NMOS 트랜지스터와 같은 n형 디바이스의 제조에서의 중간 단계들을 도시한다. 마찬가지로, 부호 "b"로 끝나는 도면들은 제1 영역(50B)(예를 들면, 기판(50)의 n형 영역)에서 유사한 단면 B-B를 따라 도시하는 것이다. 유사한 기법이 예를 들면, p형 FinFET 등의 PMOS 트랜지스터와 같은 p형 디바이스의 제조에 적용될 수 있다는 점을 이해할 것이다.
도 22a 및 도 22b에서, 반도체 캡 층(84)은 에피택시 소스/드레인 영역(82)과 함께 그 상에 인시튜로 형성되지 않는다. 대신에, 에피택시 소스/드레인 영역(82)이 형성되고, 이어서 ILD(88) 및 ILD(100)가 에피택시 소스/드레인 영역(82) 위에 성막된다. 개구(112)들이 형성되어, 에피택시 소스/드레인 영역(82)의 상면을 노출시킨다. 이어서, 반도체 캡 층(84)이 개구(112) 내에서 에피택시 소스/드레인 영역(82)의 표면 상에 에피택시 성장된다. 반도체 캡 층(84)은 에피택시 소스/드레인 영역(82)을 형성하는 데에 이용된 것과 유사한 프로세스를 이용하여 형성될 수 있다.
도 23a 및 도 23b에서, 콘택(120)이 개구(112) 내에 형성된다. 콘택(120)의 형성의 일부로서, 실리사이드층(16)이 반도체 캡 층(84) 상에 형성된다. 실리사이드층(116)은 도 19a 및 도 19b에 대해 전술한 바와 유사한 프로세스를 이용하여 형성되며, 따라서 그 상세는 여기서 반복하지 않을 것이다. 실리사이드층(116)은 개구(112) 내의 반도체 캡 층(84)의 일부 또는 전부를 소모할 수 있다. 그 결과, 콘택(120)이 에피택시 소스/드레인 영역(82)과 전기적으로 접촉하고 실리사이드층(116)과 물리적으로 접촉한다. 콘택(122)은 게이트 전극(94)과 물리적 및 전기적으로 접속되게 형성된다.
실시예들은 이하의 이점을 달성할 수 있다. 소스/드레인 영역의 상면 근처에 Ge 등의 불순물을 형성함으로써, TiSi2 실리사이드의 형성 중에 실리사이드화의 속도를 증가시킬 수 있고, 또한 소스/드레인 영역에서의 Si의 소모 속도를 증가시킬 수 있다. 특히, Si 내에 존재할 수 있는 자체 침입형 결함(self-interstitial defect)으로 인해, Si 원자는 TiSi2의 결정격자 내로 확산하여 격자 내의 Ge 원자를 대체하는 경향이 있을 수 있다. 소스/드레인 콘택의 접촉 저항을 감소시킴으로써, 누설 전류가 감소될 수 있고 구동 전류가 증가될 수 있다. 누설 전류를 감소시킴으로써, 열 부젯(thermal budget)이 감소될 수 있다. 실리사이드에 Ge 불순물의 추가는 페르미 준위를 고정 해제(de-pinning)하는 데에 도움을 줄 수 있어, 쇼트키 배리어 높이 및 소스/드레인 콘택의 접촉 저항을 감소시킬 수 있다. 실리사이드에 대한 Ge의 추가는 또한 순수 CoSi2 또는 TiSi2 등의 Ge가 없는 실리사이드와 비교해 접촉 저항을 낮출 수 있다.
이상, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 기술하였다. 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하거나 및/또는 동일한 이점을 달성하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.
<부기>
1. 방법으로서:
기판 위에 게이트 스택을 형성하는 단계;
상기 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계;
상기 소스/드레인 영역 위에 반도체 캡 층을 성장시키는 단계로서, 상기 반도체 캡 층은 Ge 불순물을 갖고 있고 상기 소스/드레인 영역은 Ge 불순물이 없는 것인 단계;
상기 반도체 캡 층 위에 금속층을 성막하는 단계;
Ge 불순물을 갖는 실리사이드층을 상기 소스/드레인 영역 위에 형성하도록 상기 금속층과 상기 반도체 캡 층을 어닐링하는 단계; 및
상기 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계
를 포함하는 방법.
2. 상기 1에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 복수의 어닐링 프로세스를 수행하는 것을 포함하는 것인 방법.
3. 상기 2에 있어서, 상기 복수의 어닐링 프로세스 중 각각의 연속한 어닐링 프로세스는 보다 높은 온도에서 수행되는 것인 방법.
4. 상기 1에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 상기 반도체 캡 층과 금속층 전부를 소모하는 것인 방법.
5. 상기 1에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 상기 반도체 캡 층 또는 금속층 전부를 소모하지 않는 것인 방법.
6. 상기 1에 있어서, 상기 소스/드레인 영역은 P로 도핑되는 것인 방법.
7. 상기 1에 있어서, 상기 반도체 캡 층은 P로 도핑되는 것인 방법.
8. 상기 1에 있어서, 상기 실리사이드층은 1% 내지 20%의 Ge 불순물 농도를 갖는 것인 방법.
9. 상기 8에 있어서, 상기 실리사이드층에서 Ge 불순물의 최대 농도는 상기 실리사이드층의 상면으로부터 1㎚ 내지 10㎚의 깊이에 있는 것인 방법.
10. 상기 1에 있어서, 상기 소스/드레인 영역을 성장시키는 단계 및 상기 반도체 캡 층을 성장시키는 단계는 인시튜(in-situ)로 수행되는 것인 방법.
11. 방법으로서:
기판 위에 게이트 스택을 형성하는 단계;
제1 성장 단계에서 상기 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계;
상기 제1 성장 단계 후의 제2 성장 단계에서 상기 소스/드레인 영역 상에 반도체 캡 층을 성장시키는 단계로서, 상기 제1 성장 단계와 제2 성장 단계는 진공을 파괴하는 일 없이 인시튜로 수행되며, 상기 반도체 캡 층은 SiGe 또는 SiGeP인 것인 단계;
상기 반도체 캡 층 및 소스/드레인 영역 위에 층간 유전체(ILD)를 형성하는 단계;
상기 반도체 캡 층의 상면을 노출시키는 개구를 상기 ILD에 형성하는 단계;
상기 개구 내에서 상기 반도체 캡 층의 상면 상에 금속층을 성막하는 단계;
실리사이드층을 상기 소스/드레인 영역 위에 형성하도록 상기 금속층과 반도체 캡 층을 어닐링하는 단계; 및
상기 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계
를 포함하는 방법.
12. 상기 11에 있어서, 상기 실리사이드층은 1% 내지 20%의 Ge 농도를 갖는 것인 방법.
13. 상기 12에 있어서, 상기 실리사이드층에서 Ge의 최대 농도는 1㎚ 내지 10㎚의 깊이에 있는 것인 방법.
14. 상기 11에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 복수의 어닐링 프로세스를 수행하는 것을 포함하며, 상기 복수의 어닐링 프로세스 중 각각의 연속한 어닐링 프로세스는 보다 높은 온도에서 수행되는 것인 방법.
15. 상기 14에 있어서, 상기 실리사이드층은 TiSi2이며, 상기 반도체 캡 층 내의 Ge는 상기 복수의 어닐링 프로세스 중 최종 어닐링 프로세스 동안 TiSi2의 결정립 경계에 편석(segregate)으로 되는 것인 방법.
16. 방법으로서:
기판 위에 게이트 스택을 형성하는 단계;
상기 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계;
상기 소스/드레인 영역 위에 층간 유전체(ILD)를 형성하는 단계;
상기 소스/드레인 영역을 노출시키는 개구를 상기 ILD에 형성하는 단계;
상기 개구 내에서 상기 소스/드레인 영역 상에 SiGe 또는 SiGeP인 반도체 캡 층을 성장시키는 단계; 및
상기 개구 내에서 상기 반도체 캡 층의 상면 상에 금속층을 성막하는 단계;
실리사이드층을 상기 소스/드레인 영역 위에 형성하도록 상기 금속층과 반도체 캡 층을 어닐링하는 단계; 및
상기 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계
를 포함하는 방법.
17. 상기 16에 있어서, 상기 실리사이드층은 1% 내지 20%의 Ge 농도를 갖는 것인 방법.
18. 상기 17에 있어서, 상기 실리사이드층에서 Ge의 최대 농도는 1㎚ 내지 10㎚의 깊이에 있는 것인 방법.
19. 상기 16에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 복수의 어닐링 프로세스를 수행하는 것을 포함하며, 상기 복수의 어닐링 프로세스 중 각각의 연속한 어닐링 프로세스는 보다 높은 온도에서 수행되는 것인 방법.
20. 상기 19에 있어서, 상기 실리사이드층은 TiSi2이며, 상기 반도체 캡 층 내의 Ge는 상기 복수의 어닐링 프로세스 중 최종 어닐링 프로세스 동안 TiSi2의 결정립 경계에 편석(segregate)으로 되는 것인 방법.

Claims (10)

  1. 방법으로서:
    기판 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계;
    상기 소스/드레인 영역 위에 반도체 캡 층을 성장시키는 단계로서, 상기 반도체 캡 층은 Ge 불순물을 갖고 있고 상기 소스/드레인 영역은 Ge 불순물이 없는 것인 단계;
    상기 반도체 캡 층 위에 금속층을 성막하는 단계;
    Ge 불순물을 갖는 실리사이드층을 상기 소스/드레인 영역 위에 형성하도록 상기 금속층과 상기 반도체 캡 층을 어닐링하는 단계; 및
    상기 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 복수의 어닐링 프로세스를 수행하는 것을 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 상기 반도체 캡 층과 금속층 전부를 소모하는 것인 방법.
  4. 제1항에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 상기 반도체 캡 층 또는 금속층 전부를 소모하지 않는 것인 방법.
  5. 제1항에 있어서, 상기 실리사이드층은 1% 내지 20%의 Ge 불순물 농도를 갖는 것인 방법.
  6. 제5항에 있어서, 상기 실리사이드층에서 Ge 불순물의 최대 농도는 상기 실리사이드층의 상면으로부터 1㎚ 내지 10㎚의 깊이에 있는 것인 방법.
  7. 제1항에 있어서, 상기 소스/드레인 영역을 성장시키는 단계 및 상기 반도체 캡 층을 성장시키는 단계는 인시튜(in-situ)로 수행되는 것인 방법.
  8. 방법으로서:
    기판 위에 게이트 스택을 형성하는 단계;
    제1 성장 단계에서 상기 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계;
    상기 제1 성장 단계 후의 제2 성장 단계에서 상기 소스/드레인 영역 상에 반도체 캡 층을 성장시키는 단계로서, 상기 제1 성장 단계와 제2 성장 단계는 진공을 파괴하는 일 없이 인시튜로 수행되며, 상기 반도체 캡 층은 SiGe 또는 SiGeP인 것인 단계;
    상기 반도체 캡 층 및 소스/드레인 영역 위에 층간 유전체(ILD)를 형성하는 단계;
    상기 반도체 캡 층의 상면을 노출시키는 개구를 상기 ILD에 형성하는 단계;
    상기 개구 내에서 상기 반도체 캡 층의 상면 상에 금속층을 성막하는 단계;
    실리사이드층을 상기 소스/드레인 영역 위에 형성하도록 상기 금속층과 반도체 캡 층을 어닐링하는 단계; 및
    상기 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서, 상기 금속층과 반도체 캡 층을 어닐링하는 단계는 복수의 어닐링 프로세스를 수행하는 것을 포함하며, 상기 복수의 어닐링 프로세스 중 각각의 연속한 어닐링 프로세스는 보다 높은 온도에서 수행되며,
    상기 실리사이드층은 TiSi2이며, 상기 반도체 캡 층 내의 Ge는 상기 복수의 어닐링 프로세스 중 최종 어닐링 프로세스 동안 TiSi2의 결정립 경계에 편석(segregate)으로 되는 것인 방법.
  10. 방법으로서:
    기판 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 인접하여 n형 도핑 Si인 소스/드레인 영역을 성장시키는 단계;
    상기 소스/드레인 영역 위에 층간 유전체(ILD)를 형성하는 단계;
    상기 소스/드레인 영역을 노출시키는 개구를 상기 ILD에 형성하는 단계;
    상기 개구 내에서 상기 소스/드레인 영역 상에 SiGe 또는 SiGeP인 반도체 캡 층을 성장시키는 단계; 및
    상기 개구 내에서 상기 반도체 캡 층의 상면 상에 금속층을 성막하는 단계;
    실리사이드층을 상기 소스/드레인 영역 위에 형성하도록 상기 금속층과 반도체 캡 층을 어닐링하는 단계; 및
    상기 실리사이드층에 전기적으로 결합된 금속 콘택을 형성하는 단계
    를 포함하는 방법.
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