CN104157579B - 一种多沟道全包围栅极的半导体器件结构的制备方法 - Google Patents
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Abstract
本发明提供一种多沟道全包围栅极的半导体器件结构的制备方法，所述制备方法包括步骤：1）提供一硅衬底，于所述硅衬底表面形成Ge底层；2）在所述Ge底层上生长SiGe/Ge周期结构，最上一层用Ge覆盖；3）于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个间隔排列的凹槽；4）采用选择性腐蚀工艺去除凹槽之间的SiGe/Ge周期结构中的SiGe，形成具有间隔的多层Ge结构；5）于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层。本发明提供了一种工艺简单，成本低廉的多沟道全包围栅极的半导体器件结构的制备方法，所制备的半导体器件结构具有多个沟道，可以进一步提高器件性能。本发明具有结构及工艺简单，集成度高等优点，适用于工业生产。
Description
技术领域
本发明涉及一种半导体器件结构的制备方法，特别是涉及一种多沟道全包围栅极的半导体器件结构的制备方法。
背景技术
集成电路已经从在单个硅芯片上制作的少量互连的器件发展成数百万的器件。当前集成电路提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度的改进，最小器件特征的尺寸，也称为器件“几何结构”，已经随着各代集成电路而变得更小。现在以跨度(across)少于四分之一微米的特征来制作半导体器件。
增加的电路密度不仅改进了集成电路的复杂性和性能，并且还向消费者提供成本更低的零件。集成电路的制作设备价格十分昂贵，各制作设备具有一定的晶片产量，并且各晶片将具有在该晶片上的一定数目的集成电路。因此，通过使集成电路的个别器件更小，可以在各晶片上制作更多器件，因此增加制作设备的输出。
然而，使器件更小是非常具有挑战性的，因为集成电路制作中所使用的各工艺可能具有一定的限制。也就是说，给定工艺通常仅对下至某个特征尺寸起作用，于是需要改变工艺或者器件布局。这样的限制的示例在于，对于栅长度减少的CMOS工艺和技术，传统CMOS器件在维持具有低截止电流泄漏的高驱动电流并且也维持阈值电压的稳定性时越来越困难。短沟道效应成为进一步按比例减小传统CMOS器件的巨大障碍。这造成器件性能下降并且决定对小型化的限制。
可见，随着集成电路的发展，集成芯片的尺寸不断减小，对于器件的结构的要求也越来越高。在先进的集成电路中，传统的平面结构器件已经很难满足电路设计的需要。因此，非平面结构的器件应运而生，包括绝缘体上的硅，双栅，多栅等。
具有全包围栅极(gate all around)结构的半导体器件可以有效限制短沟道效应，是业界在遵循摩尔定律下革新所渴望的。但是，制作全包围栅极器件的工艺较为复杂，制作难度较大，而且成本较高。
鉴于以上原因，如何能实现一种工艺简单、成本较低的全包围栅极器件结构的制备方法是业内期待解决的一个重要的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多沟道全包围栅极的半导体器件结构的制备方法，用于解决现有技术中全包围栅极器件结构制作工艺复杂，难度较高且成本较高的问题。
为实现上述目的及其他相关目的，本发明提供一种多沟道全包围栅极的半导体器件结构的制备方法，包括步骤：
1)提供一硅衬底，于所述硅衬底表面形成Ge底层；
2)在所述Ge底层上生长SiGe/Ge周期结构，最上一层用Ge覆盖；
3)于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个间隔排列的凹槽；
4)采用选择性腐蚀工艺去除凹槽之间的SiGe/Ge周期结构中的SiGe，形成具有间隔的多层Ge结构；
5)于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，步骤1)中，采用渐变缓冲层化学气相沉积工艺于所述硅衬底表面形成Ge底层，所述渐变缓冲层为渐变的Si1-xGex层，其中，x为逐渐增大。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，步骤1)中，采用低温-高温化学气相沉积工艺于所述硅衬底表面形成Ge底层。
进一步地，所述低温-高温化学气相沉积工艺中，低温的温度范围为300～400℃，高温的温度范围为550～650℃。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，步骤3)中，于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个矩形凹槽，且所述多个矩形凹槽平行排列。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，步骤4)还包括采用超临界干燥方法对器件结构进行干燥的步骤。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，所述SiGe/Ge周期结构中SiGe的厚度为2～50nm。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，所述SiGe/Ge周期结构中Ge的厚度为2～50nm。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，步骤5)中，采用原子层沉积工艺于所述多层Ge结构的表面及多层Ge结构之间及侧壁形成栅介质层。
作为本发明的多沟道全包围栅极的半导体器件结构的制备方法的一种优选方案，还包括步骤6)，制作所述半导体器件结构源极、漏极以及栅极。
如上所述，本发明提供一种多沟道全包围栅极的半导体器件结构的制备方法，所述制备方法包括步骤：1)提供一硅衬底，于所述硅衬底表面形成Ge底层；2)在所述Ge底层上生长SiGe/Ge周期结构，最上一层用Ge覆盖；3)于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个间隔排列的凹槽；4)采用选择性腐蚀工艺去除凹槽之间的SiGe/Ge周期结构中的SiGe，形成具有间隔的多层Ge结构；5)于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层。本发明提供了一种工艺简单，成本低廉的多沟道全包围栅极的半导体器件结构的制备方法。并且，所制备的半导体器件结构具有多个沟道，可以进一步提高器件性能。本发明具有结构及工艺简单，集成度高等优点，适用于工业生产。
附图说明
图1显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法的步骤流程示意图。
图2～3显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法步骤1)所呈现的结构示意图。
图4显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法步骤2)所呈现的结构示意图。
图5a～5b显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法步骤3)所呈现的结构示意图，其中，图5b为图5a的俯视结构示意图。
图6显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法步骤4)所呈现的结构示意图。
图7显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法步骤5)所呈现的结构示意图。
图8～图9显示为本发明的多沟道全包围栅极的半导体器件结构的制备方法步骤6)所呈现的结构示意图，其中，图9为图8的俯视结构示意图。
元件标号说明
10 硅衬底
20 Ge底层
30 SiGe/Ge周期结构
301 Ge层
302 SiGe层
40 凹槽
50 栅介质层
60 源极
70 漏极
80 栅极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图9所示，本实施例提供一种多沟道全包围栅极的半导体器件结构的制备方法，所述制备方法包括步骤：
如图1～图3所示，首先进行步骤1)S11，提供一硅衬底10，于所述硅衬底10表面形成Ge底层20。
作为示例，可以采用渐变缓冲层化学气相沉积工艺于所述硅衬底10表面形成Ge底层20，所述渐变缓冲层为渐变的Si1-xGex层，其中，x的取值为0～1之间，且x为逐渐增大。采用渐变缓冲层的工艺可以获得高质量的Ge底层20。
另外，也可以采用低温-高温化学气相沉积工艺于所述硅衬底10表面形成Ge底层20。进一步地，所述低温-高温化学气相沉积工艺中，低温的温度范围为300～400℃，高温的温度范围为550～650℃。在本实施例中，所述低温的温度为350℃，所述高温的温度为600℃。采用低温-高温化学气相沉积工艺同样可以获得高质量的Ge底层20。
如图4所示，然后进行步骤2)S12，在所述Ge底层20上生长SiGe/Ge周期结构30，最上一层用Ge覆盖。
作为示例，采用化学气相沉积法在所述Ge底层20上生长SiGe/Ge周期结构30。所述SiGe/Ge周期结构30包括多层交替层叠的Ge层301和SiGe层302。在本实施例中，所述SiGe/Ge周期结构30的最底层和最顶层都为Ge。
需要说明的是，所述SiGe/Ge周期结构30中SiGe表示Si1-xGex，其中，0<x<1，即SiGe为含任意比例的Ge的SiGe合金。
作为示例，所述SiGe/Ge周期结构30中SiGe的厚度为2～50nm。
作为示例，所述SiGe/Ge周期结构30中Ge的厚度为2～50nm。
在本步骤中，通过调节SiGe层的厚度，可以调控多层Ge结构之间的间隔大小，以实现不同厚度的栅介质层的设计，并改善沉积效果。
如图5a～5b所示，接着进行步骤3)S13，于所述SiGe/Ge周期结构30及Ge底层20中刻蚀出直至所述硅衬底10的多个间隔排列的凹槽40。
作为示例，于所述SiGe/Ge周期结构30及Ge底层20中刻蚀出直至所述硅衬底10的多个矩形凹槽40，且所述多个矩形凹槽40平行排列。
如图6所示，接着进行步骤4)S14，采用选择性腐蚀工艺去除凹槽40之间的SiGe/Ge周期结构30中的SiGe，形成具有间隔的多层Ge结构。
作为示例，本步骤还包括采用超临界干燥方法对器件结构进行干燥的步骤。
如图7所示，接着进行步骤5)S15，于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层50。
作为示例，采用原子层沉积ALD工艺于所述多层Ge结构的表面及多层Ge结构之间及侧壁形成栅介质层50。
如图8～图9所示，最后进行步骤6)，制作所述半导体器件结构源极60、漏极70以及栅极80，以完成所述多沟道全包围栅极的半导体器件结构的制备。
如上所述，本发明提供一种多沟道全包围栅极的半导体器件结构的制备方法，所述制备方法包括步骤：1)提供一硅衬底，于所述硅衬底表面形成Ge底层；2)在所述Ge底层上生长SiGe/Ge周期结构，最上一层用Ge覆盖；3)于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个间隔排列的凹槽；4)采用选择性腐蚀工艺去除凹槽之间的SiGe/Ge周期结构中的SiGe，形成具有间隔的多层Ge结构；5)于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层。本发明提供了一种工艺简单，成本低廉的多沟道全包围栅极的半导体器件结构的制备方法。并且，所制备的半导体器件结构具有多个沟道，可以进一步提高器件性能。本发明具有结构及工艺简单，集成度高等优点，适用于工业生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种多沟道全包围栅极的半导体器件结构的制备方法，其特征在于，包括步骤：
1)提供一硅衬底，于所述硅衬底表面形成Ge底层，采用低温-高温化学气相沉积工艺于所述硅衬底表面形成Ge底层，所述低温-高温化学气相沉积工艺中，低温的温度范围为300～400℃，高温的温度范围为550～650℃；
2)在所述Ge底层上生长SiGe/Ge周期结构，最上一层用Ge覆盖；
3)于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个间隔排列的凹槽；
4)采用选择性腐蚀工艺去除凹槽之间的SiGe/Ge周期结构中的SiGe，形成具有间隔的多层Ge结构；
5)于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层。
2.根据权利要求1所述的多沟道全包围栅极的半导体器件结构的制备方法，其特征在于：步骤3)中，于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个矩形凹槽，且所述多个矩形凹槽平行排列。
3.根据权利要求1所述的多沟道全包围栅极的半导体器件结构的制备方法，其特征在于：步骤4)还包括采用超临界干燥方法对器件结构进行干燥的步骤。
4.根据权利要求1所述的多沟道全包围栅极的半导体器件结构的制备方法，其特征在于：所述SiGe/Ge周期结构中SiGe的厚度为2～50nm。
5.根据权利要求1所述的多沟道全包围栅极的半导体器件结构的制备方法，其特征在于：所述SiGe/Ge周期结构中Ge的厚度为2～50nm。
6.根据权利要求1所述的多沟道全包围栅极的半导体器件结构的制备方法，其特征在于：步骤5)中，采用原子层沉积工艺于所述多层Ge结构的表面及多层Ge结构之间及侧壁形成栅介质层。
7.根据权利要求1所述的多沟道全包围栅极的半导体器件结构的制备方法，其特征在于：还包括步骤6)，制作所述半导体器件结构源极、漏极以及栅极。
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