CN103021812B - 一种ⅲ-ⅴoi结构的制备方法 - Google Patents
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Abstract
本发明提供一种Ⅲ-ⅤOI结构的制备方法，至少包括以下步骤：1）提供一半导体衬底，于所述半导体衬底表面形成GaAs层，于所述GaAs层表面形成Ⅲ-Ⅴ半导体层，于所述Ⅲ-Ⅴ半导体层表面形成第一SiO2层，所述半导体衬底为Ge、Ge/Si及Ge/GeSi/Si衬底的一种；2）提供一表面具有第二SiO2层的Si衬底，键合所述第一SiO2层及第二SiO2层；3）采用XeF2气体腐蚀以去除所述半导体衬底，获得GaAs层/Ⅲ-Ⅴ半导体层/SiO2层/Si衬底结构。本发明具有以下有益效果：通过分子束外延或超高真空化学气相沉积的手段可以获得高质量的Ⅲ-Ⅴ半导体层；通过高选择性气体腐蚀的方法制备Ⅲ-ⅤOI，可以有效地将半导体衬底去除的同时保持了Ⅲ-Ⅴ半导体层完整性，从而有效地制备出高质量的Ⅲ-ⅤOI。
Description
技术领域
本发明涉及一种半导体材料的制备方法，特别是涉及一种Ⅲ-ⅤOI结构的制备方法。
背景技术
SOI（Silicon-On-Insulator，绝缘衬底上的硅）技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。
但是，根据国际半导体产业发展蓝图（ITRS2009）的规划，集成电路已经逐步从微电子时代发展到了微纳米电子时代，32纳米技术节点已经非常接近栅的物理尺寸，传统的体硅材料和工艺正接近其物理极限。32纳米技术节点以下尤其是22纳米以下，晶体管的结构和材料将面临更多挑战。必须采取新的技术来提高性能（新材料、新结构、新工艺）。其中，引入新的沟道材料是主要革新途径。研究表明，当微电子技术发展到16纳米技术节点及以下时，晶体管的栅长将小于10nm。此技术节点条件下，具有高迁移率的沟道材料比如Ge、III-V或石墨烯等材料将会替代目前的硅或者应变硅，结合高介电常数栅介质材料形成混合型芯片，从而使微电子技术的发展能够沿着摩尔定律的预测持续发展。
目前Ⅲ-Ⅴ族半导体材料作为高迁移率沟道材料已经引起了全球半导体领域的研究人员的广泛关注，实现可靠的基于Ⅲ-Ⅴ族半导体材料的晶体管需实现与硅圆片的集成，即形成既具有高载流子迁移率、又具有普通SOI具有的高速低功耗优势的Ⅲ-ⅤOI材料，它将决定Ⅲ-Ⅴ族半导体材料能否大规模应用、并实现商业化生产。另外，III-V族半导体材料体系中包括众多具有很高发光效率的直接带隙材料，Ⅲ-ⅤOI材料能够解决有源光器件的问题，将有希望应用于硅基光子集成研究。
现有技术中通常采用晶片键合后再进行剥离的方法制备Ⅲ-ⅤOI材料，主要的剥离方法为智能剥离技术。然而，该技术对于大多数Ⅲ-Ⅴ族半导体材料来说所需的离子注入温度要求较高，因而限制了其适用的广泛性。
可见，提供一种广泛适用于制备Ⅲ-ⅤOI材料的新方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种Ⅲ-ⅤOI结构的制备方法，以提供一种有效制备Ⅲ-ⅤOI的新方法。
为实现上述目的及其他相关目的，本发明提供一种Ⅲ-ⅤOI结构的制备方法，所述制备方法至少包括以下步骤：
1）提供一半导体衬底，于所述半导体衬底表面形成GaAs层，于所述GaAs层表面形成Ⅲ-Ⅴ半导体层，于所述Ⅲ-Ⅴ半导体层表面形成第一SiO2层，所述半导体衬底为Ge、Ge/Si及Ge/GeSi/Si衬底的一种；
2）提供一表面具有第二SiO2层的Si衬底，键合所述第一SiO2层及第二SiO2层；
3）采用XeF2气体腐蚀以去除所述半导体衬底，获得GaAs层/Ⅲ-Ⅴ半导体层/SiO2层/Si衬底结构。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，采用分子束外延法或超高真空化学气相沉积法形成所述GaAs层。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，采用分子束外延法或超高真空化学气相沉积法形成所述Ⅲ-Ⅴ半导体层。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，采用等离子体增强化学气相沉积法及化学机械抛光法形成所述第一SiO2层。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，步骤2）在键合后还包括高温退火以加强键合的步骤。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，步骤3）中，将XeF2气体间歇性地通入至所述半导体衬底表面以将其去除。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，XeF2气体的流向为垂直于所述半导体衬底的方向。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，在腐蚀过程中，气压强度保持在0.1~1Torr之间。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，在腐蚀过程中，腐蚀温度为15~40℃。
作为本发明的Ⅲ-ⅤOI结构的制备方法的一种优选方案，所述半导体衬底的厚度不大于500μm。
如上所述，本发明提供一种Ⅲ-ⅤOI结构的制备方法，至少包括以下步骤：1）提供一半导体衬底，于所述半导体衬底表面形成GaAs层，于所述GaAs层表面形成Ⅲ-Ⅴ半导体层，于所述Ⅲ-Ⅴ半导体层表面形成第一SiO2层，所述半导体衬底为Ge、Ge/Si及Ge/GeSi/Si衬底的一种；2）提供一表面具有第SiO2层的Si衬底，键合所述第一SiO2层及第SiO2层；3）采用XeF2气体腐蚀以去除所述半导体衬底，获得GaAs层/Ⅲ-Ⅴ半导体层/SiO2层/Si衬底结构。本发明具有以下有益效果：通过分子束外延或超高真空化学气相沉积的手段可以获得高质量的Ⅲ-Ⅴ半导体层；通过高选择性气体腐蚀的方法制备Ⅲ-ⅤOI，可以有效地将半导体衬底去除的同时保持了Ⅲ-Ⅴ半导体层完整性，从而有效地制备出高质量的Ⅲ-ⅤOI。
附图说明
图1~图3显示为本发明的一种Ⅲ-ⅤOI结构的制备方法步骤1）所呈现的结构示意图。
图4显示为本发明的一种Ⅲ-ⅤOI结构的制备方法步骤2）所呈现的结构示意图。
图5~图6显示为本发明的一种Ⅲ-ⅤOI结构的制备方法步骤3）所呈现的结构示意图。
元件标号说明
101半导体衬底
102GaAs层
103Ⅲ-Ⅴ半导体层
104第一SiO2层
201Si衬底
202第SiO2层
301XeF2气体
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1~图6所示，本实施例提供一种Ⅲ-ⅤOI结构的制备方法，所述制备方法至少包括以下步骤：
如图1~图3所示，首先进行步骤1），提供一半导体衬底101，于所述半导体衬底101表面形成GaAs层102，于所述GaAs层102表面形成Ⅲ-Ⅴ半导体层103，于所述Ⅲ-Ⅴ半导体层表面形成第一SiO2层104，所述半导体衬底101为Ge、Ge/Si及Ge/GeSi/Si衬底的一种。
具体地，首先对所述半导体衬底101进行清洗，以去除其表面的有机物、氧化物、金属离子等杂质，保证后续的外延生长的质量。
在本实施例中，所述半导体衬底101为Ge衬底，然后采用分子束外延法或超高真空化学气相沉积法形成所述GaAs层102，并采用分子束外延法或超高真空化学气相沉积法形成所述Ⅲ-Ⅴ半导体层103，采用等离子体增强化学气相沉积法形成所述第一SiO2层104后，采用化学机械抛光法对其表面进行抛光以供后续的键合工艺使用。由于Ge和GaAs的晶格失配非常小（室温下约为0.08%），且二者热膨胀系数非常相近，这使得通过选取（001）面偏向<111>方向6°的Ge衬底，利用分子束外延法或超高真空化学气相沉积法在生长GaAs层前对Ge衬底进行除气脱氧及退火处理，再经过合适的生长工艺，便可在Ge衬底上生长出高质量的GaAs层102，然后以该GaAs层102为缓冲层，继续生长出高质量Ⅲ-Ⅴ族半导体材料。
优选地，所述Ge衬底的厚度选择为既可以保证外延等工艺中不容易碎片，又可以保证在后续的XeF2气体腐蚀工艺中可以迅速地将其去除，不影响GaAs层102及Ⅲ-Ⅴ半导体层103的质量。在本实施例中，所述Ge衬底的厚度不大于500μm，在一具体的实施过程中，所述Ge衬底的厚度为175μm。
如图4所示，然后进行步骤2），提供一表面具有第二SiO2层202的Si衬底，键合所述第一SiO2层104及第二SiO2层202。
在本实施例中，在键合后还包括高温退火以加强键合的步骤。
如图5~图6所示，最后进行步骤3），采用XeF2气体301腐蚀以去除所述半导体衬底101，获得GaAs层102/Ⅲ-Ⅴ半导体层103/SiO2层202/Si衬底201结构。
在本实施例中，将XeF2气体301间歇性地通入至所述半导体衬底101表面以将其去除，XeF2气体301的流向为垂直于所述半导体衬底101的方向。
在腐蚀过程中，气压强度保持在0.1~1Torr之间。腐蚀温度为室温，具体范围为15~40℃。
具体地，采用XeF2气体301腐蚀Ge的反应方程为：
Ge(s)+2XeF2(g)→2Xe(g)+GeF4(g)
由于室温下XeF2对Ge和GaAs的选择腐蚀比高达1000000∶1，且在0.8Torr的压强下，XeF2对Ge的腐蚀速率就达到30~50μm/min。因而将Ge层101/GaAs层102/Ⅲ-Ⅴ半导体层103/SiO2层202/Si衬底201结构垂直暴露于低压XeF2气流下，经过数分钟就可以腐蚀掉数百微米的Ge层，而对所述Ⅲ-Ⅴ半导体层103及GaAs层102基本没有影响，从而得到GaAs层102/Ⅲ-Ⅴ半导体层103/SiO2层202/Si衬底201结构，即获得Ⅲ-ⅤOI结构。
当然，在其它的实施例中，所述半导体衬底101也可以是Ge/Si或Ge/GeSi/Si衬底，XeF2气体301对Si和GaAs、GeSi和GaAs也具有非常高的选择腐蚀比，故Ge/Si衬底或Ge/GeSi/Si衬底也是本发明非常好的选择。
综上所述，本发明提供一种Ⅲ-ⅤOI结构的制备方法，至少包括以下步骤：1）提供一半导体衬底，于所述半导体衬底表面形成GaAs层，于所述GaAs层表面形成Ⅲ-Ⅴ半导体层，于所述Ⅲ-Ⅴ半导体层表面形成第一SiO2层，所述半导体衬底为Ge、Ge/Si及Ge/GeSi/Si衬底的一种；2）提供一表面具有第二SiO2层的Si衬底，键合所述第一SiO2层及第二SiO2层；3）采用XeF2气体腐蚀以去除所述半导体衬底，获得GaAs层/Ⅲ-Ⅴ半导体层/SiO2层/Si结构。本发明具有以下有益效果：通过分子束外延或超高真空化学气相沉积的手段可以获得高质量的Ⅲ-Ⅴ半导体层；通过高选择性气体腐蚀的方法制备Ⅲ-ⅤOI，可以有效地将半导体衬底去除的同时保持了Ⅲ-Ⅴ半导体层完整性，从而有效地制备出高质量的Ⅲ-ⅤOI。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种Ⅲ-ⅤOI结构的制备方法，其特征在于，所述制备方法至少包括以下步骤：
1)提供一半导体衬底，于所述半导体衬底表面形成GaAs层，于所述GaAs层表面形成Ⅲ-Ⅴ半导体层，于所述Ⅲ-Ⅴ半导体层表面形成第一SiO2层，所述半导体衬底为Ge、Ge/Si及Ge/GeSi/Si衬底的一种；
2)提供一表面具有第二SiO2层的Si衬底，键合所述第一SiO2层及第二SiO2层；
3)采用XeF2气体腐蚀以去除所述半导体衬底，获得GaAs层/Ⅲ-Ⅴ半导体层/SiO2层/Si衬底结构，在腐蚀过程中，气压强度保持在0.1～1Torr之间。
2.根据权利要求1所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：采用分子束外延法或超高真空化学气相沉积法形成所述GaAs层。
3.根据权利要求1所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：采用分子束外延法或超高真空化学气相沉积法形成所述Ⅲ-Ⅴ半导体层。
4.根据权利要求1所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：采用等离子体增强化学气相沉积法及化学机械抛光法形成所述第一SiO2层。
5.根据权利要求1所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：步骤2)在键合后还包括高温退火以加强键合的步骤。
6.根据权利要求1所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：步骤3)中，将XeF2气体间歇性地通入至所述半导体衬底表面以将其去除。
7.根据权利要求6所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：XeF2气体的流向为垂直于所述半导体衬底的方向。
8.根据权利要求6所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：在腐蚀过程中，腐蚀温度为15～40℃。
9.根据权利要求1所述的Ⅲ-ⅤOI结构的制备方法，其特征在于：所述半导体衬底的厚度不大于500μm。
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