WO2009150999A1 - ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路 - Google Patents

ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路 Download PDF

Info

Publication number
WO2009150999A1
WO2009150999A1 PCT/JP2009/060310 JP2009060310W WO2009150999A1 WO 2009150999 A1 WO2009150999 A1 WO 2009150999A1 JP 2009060310 W JP2009060310 W JP 2009060310W WO 2009150999 A1 WO2009150999 A1 WO 2009150999A1
Authority
WO
WIPO (PCT)
Prior art keywords
effect transistor
field effect
nanowire
nanowire field
substrate
Prior art date
Application number
PCT/JP2009/060310
Other languages
English (en)
French (fr)
Inventor
永▲勲▼ 柳
貴 松川
和彦 遠藤
真一 大内
邦博 坂本
明植 昌原
Original Assignee
独立行政法人産業技術総合研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 独立行政法人産業技術総合研究所 filed Critical 独立行政法人産業技術総合研究所
Priority to US12/991,226 priority Critical patent/US20110057163A1/en
Priority to JP2010516829A priority patent/JP5553266B2/ja
Publication of WO2009150999A1 publication Critical patent/WO2009150999A1/ja
Priority to US13/477,239 priority patent/US8399330B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present invention relates to a nanowire field effect transistor, a manufacturing method thereof, and an integrated circuit including the same.
  • Silicon integrated circuits have been increased in scale and performance according to Moore's law, and have supported an advanced information and communications (IT) society in terms of hardware. It is expected that the trend will continue in the future, but in normal bulk CMOS integrated circuits, there are concerns about the limit of miniaturization in the near future.
  • the main causes include an increase in leakage current accompanying transistor miniaturization and a deterioration in switching characteristics of the transistor (increase in subthreshold coefficient). In other words, the more serious the technology node is, the more serious the problem is that the ratio of reactive power due to leakage current increases rather than operating power.
  • the threshold voltage of the FinFET is a fixed value, it cannot be used for applications such as dynamic power control. Proposals have already been made to improve such drawbacks.
  • a gate electrode sandwiching a vertical channel is physically separated and electrically insulated, a fixed bias is applied to one gate electrode, and a transistor is formed using the other gate electrode. By driving the threshold voltage control is realized.
  • the drain current-gate voltage (Id-Vg) characteristics of the transistor shift to the left and right, and the threshold voltage can be controlled.
  • silicon nanowire field-effect transistors have been actively researched as a device structure that overcomes the limitations of channel miniaturization in order to overcome the short channel effect, drive current reduction, and difficulty of fine channel formation as described above in FinFET. ⁇ Developed.
  • silicon nanowire field effect transistors as shown in FIGS. 29, 30 and 31 have been proposed (see Non-Patent Documents 2 and 3).
  • the characteristics of such a device structure are that the channel has a nano-sized circular cross-sectional shape and that the gate electrode covers the periphery of the channel. Therefore, the channel potential controllability by the gate is stronger than the FinFET, and it is more effective for suppressing the short channel effect. In addition, there was room for channel miniaturization.
  • the dimension of the channel may be larger than the gate length. This is because, in FinFET, the gate electrode covers only both sides of the channel, whereas in the nanowire field effect transistor, the gate electrode covers the channel firmly (Gate-All-Around: GAA).
  • nanowires having a circular cross section as shown in FIGS. 32, 33 and 34 are arranged in the lateral direction. Increases the area.
  • An object of the present invention is to solve the problems of the conventional nanowire field effect transistor as described above and increase the drive current without increasing the device area.
  • a nanowire field effect transistor characterized in that an even number of columnar bodies made of silicon crystal and constituting a nanowire are arranged on the substrate in parallel with and above the surface of the substrate.
  • the nanowire field effect transistor according to (1) wherein a plurality of sets of the even number of columnar bodies are arranged in parallel.
  • the nanowire field effect transistor according to (1) or (2), wherein the silicon crystal is an SOI (Silicon-On-Insulator) layer constituting an SOI (Silicon-On-Insulator) substrate .
  • the SOI substrate is an SOI substrate having a (100) plane orientation, and the columnar body is a columnar body (also referred to as “a nanowire having a circular cross-sectional shape” in this specification).
  • the nanowire field effect transistor according to (3) is an SOI substrate having a (100) plane orientation, and the columnar body is a columnar body (also referred to as “a nanowire having a circular cross-sectional shape” in this specification).
  • the nanowire field effect transistor according to (3) The nanowire field effect transistor according to (4), wherein a gate electrode is provided around the cylindrical body through a gate insulating film.
  • An integrated circuit comprising the nanowire field effect transistor according to any one of (1) to (5).
  • the integrated circuit according to (6) further including a nanowire field-effect transistor that lacks an upper columnar body among the even number of columnar bodies constituting the nanowire.
  • a step of preparing an SOI substrate having a (100) plane orientation, a step of processing a silicon crystal constituting the SOI layer to form an upright plate having a rectangular cross section, and a step of crystal anisotropic etching A process of processing into a shape in which two triangular prisms are vertically arranged so as to be opposed to each other through their ridgelines and the two triangular prisms are subjected to hydrogen annealing or thermal oxidation to form a nanowire
  • a method for manufacturing a nanowire field effect transistor including a step of forming a cylindrical body.
  • a method for manufacturing a nanowire field-effect transistor comprising a step of forming a columnar body constituting a nanowire by subjecting a set of triangular prisms to hydrogen annealing or thermal oxidation.
  • the “nanowire field effect transistor” in the above (1) to (3) includes not only a circular cross-sectional shape but also a nanowire field effect transistor having nanowires having a polygonal cross-sectional shape.
  • the driving current is twice as large as that of a conventional nanowire field effect transistor with the same device area.
  • the nanowire is manufactured by crystal anisotropic wet etching, the channel surface is flat on the atomic layer order, and the reproducibility and uniformity of the size are excellent. Therefore, according to the present invention, it is possible to improve the dimensional variation and characteristic variation of nanowires having a circular cross-sectional shape in which non-uniform silicon fine wires processed by conventional RIE are formed by high-temperature hydrogen annealing or thermal oxidation.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • A-A 'sectional drawing of FIG. B-B 'sectional drawing of FIG. The top view of the integrated circuit containing the nanowire field effect transistor which is 4th Example of this invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of a nanowire field effect transistor according to the first embodiment of the present invention.
  • FIG. 4 is a manufacturing process diagram of
  • FIG. 24 is a cross-sectional view taken along lines A1-A1 ′ and A2-A2 ′ of FIG. 23.
  • B-B 'sectional drawing of FIG. The top view of the integrated circuit containing the nanowire field effect transistor which is 5th Example of this invention.
  • FIG. 33 is a cross-sectional view taken along the line A-A ′ of FIG. 32.
  • RIE reactive ion etching
  • a non-doped SOI Silicon-On-Insulator
  • RIE reactive ion etching
  • nanowires with two symmetrical circular cross-sectional shapes are formed simultaneously using crystal anisotropic wet etching and high-temperature hydrogen annealing or thermal oxidation
  • device fabrication using the gate-last process is described.
  • a similar device can be manufactured by a gate-first process. In the gate first process, after the gate pattern is processed, impurities are introduced into the source / drain regions by ion implantation.
  • FIG. 1 is a plan view of a nanowire field-effect transistor formed on a (100) SOI substrate according to the present invention and having a pair of nanowires with a circular cross-sectional shape at the top and bottom
  • FIG. 2 is a cross-sectional view along AA ′
  • FIG. 3 is a sectional view taken along line BB ′.
  • 1 to 3 1 is a substrate
  • 2 is a buried oxide film
  • 3 is a gate electrode
  • 5-1 and 5-2 are nanowires having a circular cross section formed simultaneously in the vertical direction
  • 6-1 and 6-2 are The gate insulating films 7-1 and 7-2 are a source region and a drain region, respectively.
  • FIG. 4 to 19 show an example of a manufacturing process of a nanowire field effect transistor according to the first embodiment of the present invention, which has a pair of upper and lower nanowires having a circular cross section. 4 to 19, (A) is a cross-sectional view along AA ′, and (B) is a cross-sectional view along BB ′.
  • A is a cross-sectional view along AA ′
  • B is a cross-sectional view along BB ′.
  • an oxide film 10 is formed using thermal oxidation.
  • a resist pattern 20 is formed by electron beam drawing.
  • the resist pattern 20 is transferred to the oxide film 10 by reactive ion etching (RIE) to form a hard mask 10-1.
  • RIE reactive ion etching
  • ion implantation is performed using the resist pattern 20 and the hard mask 10-1 as a protective film to form a source region 7-1 and a drain region 7-2. Thereafter, the resist pattern is removed with oxygen using plasma and sulfuric acid / hydrogen peroxide solution, and the oxide film hard mask 10-1 is removed with hydrofluoric acid. This process is performed in two steps to form PMOS and NOMS source / drain regions, respectively.
  • P or As is used as an ion species for NMOS, and B or BF 2 + is used for PMOS.
  • a nano-sized resist pattern 21 is formed by electron beam drawing.
  • the resist pattern 21 is transferred to the CVD oxide film 11 by RIE to form a hard mask 11-1.
  • the resist pattern 21 is removed with oxygen plasma and a sulfuric acid / hydrogen peroxide solution.
  • FIG. 10 Chemical Vapor Deposition
  • the (100) SOI layer 9 is vertically etched by RIE using the hard mask 11-1 to form silicon nanowires 9-1 having a rectangular cross section. After that, the reaction product by RIE is removed with oxygen plasma and washed with sulfuric acid / hydrogen peroxide solution.
  • the width of the hard mask 11-1 is finely adjusted using dilute hydrofluoric acid.
  • the rectangular silicon channel 9-1 is subjected to crystal anisotropic etching from the side surface using an alkaline aqueous solution, for example, TMAH (Tetramethylammonium Hydroxide), so that a pair of vertically symmetrical nanowires 40-1 and 40 -2.
  • TMAH Tetramethylammonium Hydroxide
  • the etching rate by TMAH is about 1/40 smaller than that of the (110) plane, so the triangular shaped nanowire is almost self-aligned. Can be formed.
  • the gap 22 is formed between the upper and lower triangular nanowires depending on the width W and the SOI thickness H of the hard mask 11-1. That is, the gap 22 is formed when W ⁇ H / tan55 °, but the gap 22 is not formed when W> H / tan55 °.
  • the former case is adopted.
  • the nanowires having the upper and lower triangular cross-sectional shapes are separated by the thermal oxidation method, the latter case is adopted.
  • the gap 23 is formed by etching the hard mask 11-1 and the buried oxide film 2 under the triangular cross-section nanowire 40-2 with hydrofluoric acid.
  • high-temperature hydrogen annealing is performed to process the nanowires 40-1 and 40-2 having a triangular cross section into nanowires 5-1 and 5-2 having a circular cross section.
  • gate oxide films 6-1 and 6-2 are formed by utilizing thermal oxidation. In this step, instead of the oxide film, a high dielectric constant (High-k) material can be deposited by the CVD method and used as a gate insulating film.
  • High-k high dielectric constant
  • a gate electrode material 30 is deposited.
  • the gate electrode material polysilicon or refractory metal is used.
  • TiN, Mo, Ta / Mo alloy or the like is used as the gate electrode material.
  • the gate pattern 24 is formed using electron beam drawing.
  • the gate electrode material 30 is processed by RIE to form the gate electrode 3.
  • a CVD oxide film is deposited and a contact hole is formed, and then an Al electrode is formed.
  • FIG. 20 is a plan view of a nanowire field effect transistor in which a plurality of sets of two nanowires having a circular sectional shape according to the present invention are arranged in parallel.
  • FIG. 21 is a sectional view taken along line AA ′, and
  • FIG. 22 is a sectional view taken along line BB ′.
  • 1 is a substrate
  • 2 is a buried oxide film
  • 3 is a gate electrode
  • 5-5, 5-6, 5-7, 5-8, 5-9 and 5-10 are circular cross-sectional shapes.
  • Nanowires 6-5, 6-6, 6-7, 6-8, 6-9 and 6-10 are gate insulating films
  • 7-1 and 7-2 are source / drain regions.
  • the production process of the second embodiment is basically the same as that of the first embodiment. What is different is that a nanowire pattern may be formed so that a plurality of sets of two nanowires having a circular cross-sectional shape can be arranged at the time of electron beam writing in the above paragraph 0013. Other processes are the same as those of the first embodiment.
  • FIG. 23 shows a nanowire field-effect transistor having a pair of upper and lower circular cross-sectional shapes according to the present invention in a PMOS, and a nanowire field-effect transistor having a circular cross-sectional shape in which the upper circular cross-sectional nanowires are removed by etching. It is a top view of the integrated circuit used for NMOS.
  • FIG. 24 is a sectional view taken along lines A1-A1 ′ and A2-A2 ′, respectively
  • FIG. 25 is a sectional view taken along line BB ′.
  • 1 is a substrate
  • 2 is a buried oxide film
  • 3 is a gate electrode
  • 5-1, 5-2, 5-4 are nanowires having a circular cross section
  • Reference numerals 3 and 6-4 denote gate insulating films
  • reference numerals 7-1, 7-2, 7-3, and 7-4 denote source / drain regions.
  • the manufacturing process of the third embodiment is basically the same as that of the first embodiment. The differences are the following two points. (1) During the ion implantation in the above paragraph 0014, B or BF 2 + is implanted into the source / drain regions 7-1 and 7-2 of the nanowire field effect transistor having a pair of upper and lower circular nanowires. Then, P or As is implanted into the source / drain regions 7-3 and 7-4 of the nanowire field-effect transistor lacking the above-described nanowire having a circular cross section.
  • the region of the nanowire field effect transistor having a pair of upper and lower circular cross-sectional nanowires is protected with a thick film resist, and a resist having a low viscosity is applied at a high speed.
  • the resist is etched back with oxygen plasma so that the head of the intersecting portion of the protruding nanowire and the gate electrode is exposed.
  • the upper gate electrode, the oxide film, and the nanowire are etched in this order while changing the etching gas species.
  • the resist is removed with sulfuric acid / hydrogen peroxide, and a CVD oxide film is deposited as a protective film.
  • the nanowire field effect transistor having a circular cross-sectional shape is formed by removing the upper nanowire by etching and leaving only the lower nanowire.
  • Other processes are the same as those of the first embodiment.
  • FIG. 26 is a plan view of an integrated circuit in which a nanowire field effect transistor having a pair of upper and lower circular cross-sectional nanowires and a nanowire field effect transistor in which a plurality of two circular cross-sectional nanowires are arranged according to the present invention is mounted. is there.
  • FIG. 27 is a sectional view taken along lines A1-A1 ′ and A2-A2 ′, respectively, and
  • FIG. 28 is a sectional view taken along line BB ′.
  • 1 is a substrate
  • 2 is a buried oxide film
  • 3 is a gate electrode
  • 5-1, 5-2, 5-5, 5-6, 5-7, 5-8, 5-9, 5-10 is a nanowire having a circular cross-sectional shape
  • 6-1, 6-2, 6-5, 6-6, 6-7, 6-8, 6-9, 6-10 are gate insulating films
  • 7-1, Reference numerals 7-2, 7-3, and 7-4 denote source / drain regions.
  • the manufacturing process of the fourth embodiment is basically the same as that of the first embodiment.
  • the difference is that the resist patterns of the two types of nanowire field effect transistors are simultaneously drawn during the electron beam drawing in paragraph 0013.
  • Other processes are the same as those of the first embodiment.
  • the nanowire field-effect transistor having two nanowires and the integrated circuit including the nanowire are exemplified, but an SOI substrate having two or more SOI layers and a buried oxide film on the surface is used.
  • a nanowire field effect transistor having an even number of four or more nanowires in the vertical direction or an integrated circuit including the nanowire field effect transistor can be manufactured. In this case, further improvement in current driving capability can be realized.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　基板上に、シリコン結晶よりなり、ナノワイヤを構成する２個の柱状体が、該基板の面と平行かつ上下に配置されていることを特徴とするナノワイヤ電界効果トランジスタ、及び（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法、並びにこれを含む集積回路。

Description

ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路
　本発明は、ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路に関するものである。
　シリコン集積回路は、これまでMooreの法則に従って大規模化・高性能化され、高度情報通信(IT)社会をハードウエアの面で支えてきた。今後とも、そのトレンドを続けることが期待されているが、通常のバルクCMOS集積回路では、近い将来での微細化限界が危惧され始めている。
　その主な原因として、トランジスタの微細化に伴う漏れ電流の増大とトランジスタのスイッチング特性劣化（サブスレッショルド係数の増大）などが挙げられる。つまり、テクノロジーノードが進むほど、動作電力よりも漏れ電流による無効電力の割合が増加していくところに問題の深刻さがある。
　この本質的な困難を打破するために、ITRSロードマップにおいても、極薄ボディ完全空乏型SOI(Silicon-on-Insulator)デバイスやダブルゲート／マルチゲートMOSFETなどを2010年代初頭に導入すると表明されている。その中でも、起立横方向チャネルを持つFin型ダブルゲートMOSFET (FinFET)（非特許文献１参照）が、32 nmノード以降の有望なデバイス候補として世界から注目されている。しかしながら、このダブルゲートMOSFETにおいても、デバイスのゲート長を20 nm以下(32 nmノード以降に相当)までに縮小すると、短チャネル効果による漏れ電流とサブスレッショル係数の増大を完全に抑制することは容易ではない。また、短チャネル化に伴い、チャネル寸法も微細化する必要があるが、その微細なチャネル形成が困難となっている。
　上記FinFETのしきい値電圧は、固定値であるため、ダイナミックな電力制御などの応用には使えない。このような欠点を改良するための提案も既になされている。例えば、特許文献１、２では、縦型チャネルを挟んだゲート電極を物理的に分離・電気的に絶縁して、片方のゲート電極に固定バイアスを印加して置き、もう片方のゲート電極でトランジスタを駆動することで、しきい値電圧制御を実現している。その固定バイアスの値を変えるとトランジスタのドレイン電流―ゲート電圧(Id-Vg)特性が左右にシフトすることになり、しきい値電圧の制御が可能となる。
　しかし、片方のゲート電圧でしきい値電圧を制御する場合、サブスレッショルド係数がどうしても理想値のS = 60 mV/decadeより大幅に増加することになり、デバイスのスイッチング特性の劣化を招く。また、片方のゲートに電圧を加えてしきい値電圧を制御する際に、その片方のチャネルは閉じる方向に動作することとなり、ドレイン電流も大幅に落ちる問題点がある。
　近年、上述のようなFinFETにおける短チャネル効果、駆動電流低下、微細チャネル形成の困難点などを克服するために、チャネル微細化限界を打破するデバイス構造として、シリコンナノワイヤ電界効果トランジスタが積極的に研究・開発されている。
　例えば図２９、図３０及び図３１に示すようなシリコンナノワイヤ電界効果トランジスタが提案されている（非特許文献２、３参照）。
　このようなデバイス構造の特徴としては、チャネルがナノサイズの円形断面形状を持つことと、ゲート電極がチャネルの周囲を覆っていることである。
　したがって、FinFETに比べ、ゲートによるチャネルポテンシャル制御性が強く、短チャネル効果の抑制にもっと効果的である。また、チャネルの微細化に余裕をもたらした。つまり、チャネルの寸法をゲート長より大きくしてもよいという点が魅力的である。これは、FinFETではゲート電極がチャネルの両サイドしか覆われていないのに対して、ナノワイヤ電界効果トランジスタではゲート電極がチャネルの周りをしっかり覆っている(Gate-All-Around:
GAA)ことに起因する。
　しかしながら、これまで提案されたナノワイヤ電界効果トランジスタでは、駆動電流を高めるためには、例えば図３２、図３３及び図３４に示すような円形断面形状のナノワイヤを横方向に並べることになるので、デバイス面積の増大を招く。
特開２００２－２７０８５０号公報 特開２００５－１６７１６３号公報
IEEE Trans. Electron Devices, Vol. 47. No. 12, pp.2320-2325, 2000. Symposium on VLSI Technology 2004, pp. 196-197. Sung Dae Suk, et al., IEDM Tech. Dig., pp. 735-738, 2005.
　本発明は、上述のような従来のナノワイヤ電界効果トランジスタの問題点を解決し、デバイス面積の増大を招くことなく駆動電流を高めることを課題とする。
　上記課題は次のような手段により解決される。
（１）基板上に、シリコン結晶よりなり、ナノワイヤを構成する偶数個の柱状体が、該基板の面と平行かつ上下に配置されていることを特徴とするナノワイヤ電界効果トランジスタ。
（２）上記偶数個の柱状体の組が複数組並列に配置されていることを特徴とする（１）に記載のナノワイヤ電界効果トランジスタ。
（３）上記シリコン結晶は、ＳＯＩ(Silicon-On-Insulator)基板を構成するＳＯＩ(Silicon-On-Insulator)層であることを特徴とする（１）又は（２）に記載のナノワイヤ電界効果トランジスタ。
（４）上記ＳＯＩ基板は、（１００）面方位を持つＳＯＩ基板であり、また上記柱状体は、円柱状体（本明細書では「円形断面形状のナノワイヤ」ともいう）であることを特徴とする（３）に記載のナノワイヤ電界効果トランジスタ。
（５）上記円柱状体の周囲にはゲート絶縁膜を介してゲート電極が設けられていることを特徴とする（４）に記載のナノワイヤ電界効果トランジスタ。
（６）（１）～（５）のいずれかに記載のナノワイヤ電界効果トランジスタを含む集積回路。
（７）ナノワイヤを構成する偶数個の柱状体のうちの上方の柱状体が欠如しているナノワイヤ電界効果トランジスタをさらに含む（６）に記載の集積回路。
（８）（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
（９）（１００）面方位を持ち２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体の組がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体の組を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
　なお上記（１）～（３）における「ナノワイヤ電界効果トランジスタ」は、円形断面形状のみならず、多角断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタも含む。
　本発明での（１００）面方位を持つＳＯＩ基板上に作製するナノワイヤは、上下に二つ配置されるので、同じデバイス面積で、従来のナノワイヤ電界効果トランジスタと比較すると、駆動電流は２倍となる。
　また、ナノワイヤは結晶異方性ウェットエッチングで作製するので、チャネル表面は原子層オーダに平坦で、そのサイズの再現性、均一性に優れている。
　したがって、本発明は、従来のRIEにより加工した不均一なシリコン細線を高温水素アニール或いは熱酸化などで形成した円形断面形状のナノワイヤの寸法バラツキ、特性バラツキを改善できる。
本発明の第１実施例であるナノワイヤ電界効果トランジスタの平面図。 図２のA-A’断面図。 図１のB-B’断面図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第３実施例であるナノワイヤ電界効果トランジスタの平面図。 図２０のA-A’断面図。 図２０のB-B’断面図。 本発明の第４実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。 図２３のA1-A1’及びA2-A2’断面図。 図２３のB-B’断面図。 本発明の第５実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。 図２６のA1-A1’及びA2-A2’断面図。 図２６のB-B’断面図。 従来のナノワイヤ電界効果トランジスタの平面図。 図２９のA-A’断面図。 図２９のB-B’断面図。 従来の２本のナノワイヤを横方向に配置したナノワイヤ電界効果トランジスタの平面図。 図３２のA-A’断面図。 図３２のB-B’断面図。
　本発明に係る電界効果トランジスタについて、以下実施例を例示して詳細に説明する。
　ここでは、便宜上（１００）面方位を持つ、故意に不純物を導入していない(Non-doped)ＳＯＩ(Silicon-On-Insulator)基板を用いて、反応性イオンエッチング(Reactive Ion Etching: RIE)、結晶異方性ウェットエッチング及び高温水素アニール或いは熱酸化を用いて、上下に２つの対称的な円形断面形状を持つナノワイヤを同時に形成、ゲートラスト(Gate-Last)プロセスによるデバイス作製の場合を述べるが、ゲートファースト(Gate-First)プロセスでも、同様なデバイスが作製できる。ゲートファーストプロセスにおいては、ゲートパターン加工後に、ソース・ドレイン領域にイオン注入により、不純物を導入することになる。
（第１実施例）
　図１、図２及び図３に本発明の第１実施例を示す。図１は本発明に係る（１００）ＳＯＩ基板上に形成する、上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの平面図であり、図２はA-A’断面図であり、図３はB-B’断面図である。図１～図３において、１は基板、２は埋め込み酸化膜、３はゲート電極、５－１と５－２は縦方向に同時に形成した円形断面形状のナノワイヤ、６－１と６－２はゲート絶縁膜、７－１と７－２は、それぞれソース領域とドレイン領域である。
　図４～図１９に、本発明の第１実施例に係る、上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの製造工程例を示す。なお図４～図１９において、（Ａ）図はA-A’断面図であり、（Ｂ）図はB-B’断面図である。
　まず、図４に示すように、シリコン基板１上に、埋め込み酸化膜２と（１００）面方位のシリコン結晶層９からなるＳＯＩウエハを用意する。
　次に、図５に示すように、熱酸化を利用して酸化膜１０を形成する。
　次に、図６に示すように、電子ビーム描画でレジストパターン２０を形成する。
　次に、図７に示すように、反応性イオンエッチング(Reactive Ion Etching: RIE)で、レジストパターン２０を酸化膜１０に転写して、ハードマスク１０－１を形成する。
　次に、図８に示すように、レジストパターン２０とハードマスク１０－１を保護膜として、イオン注入を行い、ソース領域７－１とドレイン領域７－２を形成する。その後に、レジストパターンは、酸素にプラズマと硫酸・過酸化水素溶液などで除去、酸化膜ハードマスク１０－１はフッ酸で除去する。この工程は、２回に分けて行い、それぞれ、PMOSとNOMSのソース・ドレイン領域を形成する。イオン注入の際に、NMOSに関しては、イオン種としてはＰ或いはＡｓ、PMOSに関してはＢ或いはBF2 +を用いる。
　次に、図９に示すように、新たにCVD（Chemical Vapor Deposition）酸化膜１１を堆積する。CVD酸化膜の希フッ酸によるエチング速度が大きいため、窒素雰囲気中で、T=850℃、２分間のアニールを行うことが望ましい。
　次に、図１０に示すように、電子ビーム描画で、ナノサイズのレジストパターン２１を形成する。
　次に、図１１に示すように、RIEでレジストパターン２１をCVD酸化膜１１に転写して、ハードマスク１１－１を形成する。
　次に、レジストパターン２１は、酸素プラズマと硫酸・過酸化水素溶液などで除去する。
　次に、図１２に示すように、ハードマスク１１－１を利用して、RIEで、（１００）SOI層９を垂直にエッチングし、矩形断面を持つシリコンナノワイヤ９－１を形成する。その後に、酸素プラズマでRIEによる反応生成物を除去し、硫酸・過酸化水素溶液で洗浄する。
　次に、図１３に示すように、希フッ酸を用いて、ハードマスク１１－１の幅の微調整を行う。その後に、アルカリ水溶液、例えばTMAH(Tetramethylammonium Hydroxide)を用いて、矩形シリコンチャネル９－１を側面から結晶異方性エッチングをすることで、上下対称な一対の三角断面形状のナノワイヤ４０－１と４０－２を形成する。三角断面形状のナノワイヤの両側面の面方位は（１１１）面となるので、TMAHによるエッチング速度が（１１０）面に比べ、１／４０ほど小さいので、ほぼ自己整合的に三角断面形状のナノワイヤが形成できる。なお、エッチング時間を精密に制御して、三角断面形状のナノワイヤがオーバエッチングされないようにする必要がある。上下の三角断面形状のナノワイヤの間に隙間２２が形成されるか、されないかは、ハードマスク１１－１の幅WとSOI厚Hによって決まる。つまり、W<H/tan55°の場合隙間２２が形成されるが、W>H/tan55°の場合は隙間２２が形成されない。ここでは、前者の場合を採用している。しかし、熱酸化の方法で上下の三角断面形状のナノワイヤを分離する場合は、後者の場合を採用する。
　次に、図１４に示すように、フッ酸で、ハードマスク１１－１と三角断面形状のナノワイヤ４０－２下の埋め込み酸化膜２をエッチングして、隙間２３を形成する。
　次に、図１５に示すように、高温水素アニールを行い、三角断面形状のナノワイヤ４０－１と４０－２を、円形断面形状のナノワイヤ５－１と５－２に加工する。
　次に、図１６に示すように、熱酸化を利用して、ゲート酸化膜６－１と６－２を形成する。なお、この工程で、酸化膜の代わりに、高誘電率(High-k)材料をCVD法で堆積して、ゲート絶縁膜として用いることもできる。
　次に、図１７に示すように、ゲート電極材料３０を堆積する。ゲート電極材料としては、ポリシリコン、或いは高融点金属を用いる。例えば、TiN、 Mo、Ta/Moアロイなどをゲート電極材料として用いる。
　次に、図１８に示すように、電子ビーム描画を用いて、ゲートパターン２４を形成する。
　次に、図１９に示すように、ゲート電極材料３０をRIEで加工し、ゲート電極３を形成する。
　次に、CVD酸化膜を堆積し、コンタクトホール形成後、Ａｌ電極を形成するが、これらの工程は通常の集積回路作製プロセスと同様であるため、ここでは省略する。ここで、本発明の上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの作製が完了する。
（第２実施例）
　図２０、図２１、図２２に本発明の第２実施例を示す。図２０は、本発明に係る２個の円形断面形状のナノワイヤを複数組並列に配置したナノワイヤ電界効果トランジスタの平面図である。図２１はそのA-A’断面図、図２２はそのB-B’断面図である。
　図２０～図２２において、１は基板、２は埋め込み酸化膜、３はゲート電極、５－５、５－６、５－７、５－８、５－９、５－１０は円形断面形状のナノワイヤ、６－５、６－６、６－７、６－８、６－９、６－１０はゲート絶縁膜、７－１と７－２はソース・ドレイン領域である。
　第２実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１３での電子ビーム描画の際に、２個の円形断面形状のナノワイヤを複数組配置できるようにナノワイヤのパターンを形成すればよい。その他の工程は、第１実施例の工程と同様である。
（第３実施例）
　図２３、図２４、図２５に本発明の第３実施例を示す。図２３は、本発明に係わる、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタをPMOSに、上部円形断面形状のナノワイヤをエッチングで無くした円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタをNMOSに用いた集積回路の平面図である。図２４はそれぞれそのA1-A1’及びA2-A2’断面図、図２５はそのB-B’断面図である。
　図２３～図２５において、１は基板、２は埋め込み酸化膜、３はゲート電極、５－１、５－２、５－４は円形断面形状のナノワイヤ、６－１、６－２、６－３、６－４はゲート絶縁膜、７－１、７－２、７－３、７－４はソース・ドレイン領域である。
　第３実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の２点である。
（１）上記段落００１４でのイオン注入の際に、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタのソース・ドレイン領域７－１と７－２には、Ｂ或いはBF2 +を注入し、上の円形断面形状ナノワイヤが欠如したナノワイヤ電界効果トランジスタのソース・ドレイン領域７－３と７－４には、Ｐ、或いはＡｓを注入する。
（２）上記段落００１８のゲート電極形成後に、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタの領域は、厚膜レジストで保護して置き、粘度の低いレジストを高速で塗布する。酸素プラズマでレジストをエッチバックして行き、凸となっているナノワイヤとゲート電極の交差する部分の頭部が露出するようにする。次に、RIEで、エッチング用ガス種を変えながら、上部のゲート電極、酸化膜、ナノワイヤの順にエッチングする。
　最後に、硫酸・過酸化水素で、レジストを除去し、保護膜としてCVD酸化膜を堆積する。これで、上部のナノワイヤをエッチングして除去し、下部ナノワイヤのみを残した、円形断面形状のナノワイヤ電界効果トランジスタが形成される。その他の工程は、第１実施例の工程と同様である。
（第４実施例）
　図２６、図２７、図２８に本発明の第４実施例を示す。図２６は、本発明に係る、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタと、２個の円形断面形状ナノワイヤを複数組配置したナノワイヤ電界効果トランジスタを混載した集積回路の平面図である。図２７はそれぞれそのA1-A1’及びA2-A2’断面図、図２８はそのB-B’断面図である。
　図２６～図２８において、１は基板、２は埋め込み酸化膜、３はゲート電極、５－１、５－２、５－５、５－６、５－７、５－８、５－９、５－１０は円形断面形状のナノワイヤ、６－１、６－２、６－５、６－６、６－７、６－８、６－９、６－１０はゲート絶縁膜、７－１、７－２、７－３、７－４はソース・ドレイン領域である。
　第４実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１３の電子ビーム描画の際に、上記２種類のナノワイヤ電界効果トランジスタのレジストパターンを同時に描画することである。その他の工程は、第１実施例の工程と同様である。
　以上第１～第４実施例では、２個のナノワイヤを有するナノワイヤ電界効果トランジスタ並びにこれを含む集積回路を例示したが、表面に２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用いることにより、上下方向に４個以上偶数個のナノワイヤを有するナノワイヤ電界効果トランジスタ又はこれを含む集積回路を作製することができる。この場合には更なる電流駆動力向上が実現できる。
１　基板
２　埋め込み酸化膜
３、３－１、３－２　ゲート電極
４　絶縁膜
５、５－１、５－２、５－４、５－５、５－６、５－７、５－８、５－９、５－１０　円形断面形状のナノワイヤ
６－１、６－２、６－４、６－５、６－６、６－７、６－８、６－９、６－１０　ゲート絶縁膜
７－１、７－２、７－３、７－４　ソース・ドレイン領域
９　（１００）結晶シリコン層
１０　酸化膜
１１　酸化膜
１１－１　ハードマスク
１３－１、１３－２　絶縁膜
２０、２１　レジストパターン
２２、２３　隙間
２４　レジストパターン
３０　ゲート電極材料
４０－１、４０－２　三角断面形状のナノワイヤ
５０　矩形断面形状Finチャネル
５０－１、５０－２、５０－３　円形断面形状のナノワイヤ
６０－１、６０－２、６０－３　ゲート絶縁膜

Claims (9)

  1. 　基板上に、シリコン結晶よりなり、ナノワイヤを構成する偶数個の柱状体が、該基板の面と平行かつ上下に配置されていることを特徴とするナノワイヤ電界効果トランジスタ。
  2. 　上記偶数個の柱状体の組が複数組並列に配置されていることを特徴とする請求項１に記載のナノワイヤ電界効果トランジスタ。
  3. 　上記シリコン結晶は、ＳＯＩ基板を構成するＳＯＩ層であることを特徴とする請求項１又は２に記載のナノワイヤ電界効果トランジスタ。
  4. 　上記ＳＯＩ基板は、（１００）面方位を持つＳＯＩ基板であり、また上記柱状体は、円柱状体であることを特徴とする請求項３に記載のナノワイヤ電界効果トランジスタ。
  5. 　上記円柱状体の周囲にはゲート絶縁膜を介してゲート電極が設けられていることを特徴とする請求項４に記載のナノワイヤ電界効果トランジスタ。
  6. 　請求項１～５のいずれか１項に記載のナノワイヤ電界効果トランジスタを含む集積回路。
  7. 　ナノワイヤを構成する偶数個の柱状体のうちの上方の柱状体が欠如しているナノワイヤ電界効果トランジスタをさらに含む請求項６に記載の集積回路。
  8. 　（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
  9. 　（１００）面方位を持ち２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体の組がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体の組を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
PCT/JP2009/060310 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路 WO2009150999A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/991,226 US20110057163A1 (en) 2008-06-09 2009-06-05 Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
JP2010516829A JP5553266B2 (ja) 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタの作製方法
US13/477,239 US8399330B2 (en) 2008-06-09 2012-05-22 Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-150439 2008-06-09
JP2008150439 2008-06-09

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US12/991,226 A-371-Of-International US20110057163A1 (en) 2008-06-09 2009-06-05 Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
US13/477,239 Division US8399330B2 (en) 2008-06-09 2012-05-22 Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor

Publications (1)

Publication Number Publication Date
WO2009150999A1 true WO2009150999A1 (ja) 2009-12-17

Family

ID=41416706

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/060310 WO2009150999A1 (ja) 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路

Country Status (3)

Country Link
US (2) US20110057163A1 (ja)
JP (1) JP5553266B2 (ja)
WO (1) WO2009150999A1 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120001180A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Method for Manufacturing the Same
CN102623382A (zh) * 2012-03-31 2012-08-01 上海华力微电子有限公司 基于soi的三维阵列式硅纳米线场效应晶体管制备方法
CN102683215A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 应变硅纳米线nmosfet的制备方法
JP2014502045A (ja) * 2010-11-17 2014-01-23 インターナショナル・ビジネス・マシーンズ・コーポレーション ナノワイヤ・デバイス及びその形成方法
JP2015103531A (ja) * 2013-11-20 2015-06-04 猛英 白土 半導体装置
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
WO2017191799A1 (ja) * 2016-05-06 2017-11-09 株式会社ソシオネクスト 半導体集積回路装置
KR20170138625A (ko) * 2016-06-07 2017-12-18 삼성전자주식회사 반도체 소자
WO2018025580A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体集積回路装置
WO2018025597A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体チップ
WO2018030107A1 (ja) * 2016-08-08 2018-02-15 株式会社ソシオネクスト 半導体集積回路装置
JP2019009476A (ja) * 2010-12-01 2019-01-17 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
WO2019043888A1 (ja) * 2017-08-31 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置
KR20200046367A (ko) * 2018-10-24 2020-05-07 전자부품연구원 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법
KR20200137046A (ko) * 2018-05-14 2020-12-08 시놉시스, 인크. 일관된 나노와이어 형상들을 달성하기 위한 결정 배향 엔지니어링

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101650416B1 (ko) 2011-12-23 2016-08-23 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
CN102569410B (zh) * 2012-02-28 2014-06-11 上海华力微电子有限公司 双层隔离半导体纳米线mosfet
CN102569409B (zh) * 2012-02-28 2014-07-16 上海华力微电子有限公司 双层隔离纵向堆叠式半导体纳米线mosfet
CN102646624B (zh) * 2012-03-31 2014-04-16 上海华力微电子有限公司 基于SOI的三维阵列式后栅型Si-NWFET制造方法
CN103377928B (zh) * 2012-04-17 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN103377942A (zh) * 2012-04-28 2013-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN102683413B (zh) * 2012-05-04 2015-07-29 上海华力微电子有限公司 混合晶向反型模式半导体纳米线mosfet
CN102683333B (zh) * 2012-05-04 2016-04-27 上海华力微电子有限公司 双层隔离混合晶向积累型纳米线mosfet
CN102683356B (zh) * 2012-05-04 2014-12-10 上海华力微电子有限公司 双层隔离混合晶向应变纳米线mosfet
CN102709245B (zh) * 2012-05-04 2014-06-04 上海华力微电子有限公司 制备双层SOI混合晶向后栅型反型模式SiNWFET的方法
CN102683414B (zh) * 2012-05-04 2014-11-19 上海华力微电子有限公司 混合晶向反型模式半导体纳米线mosfet
CN102683412B (zh) * 2012-05-04 2015-03-18 上海华力微电子有限公司 双层隔离混合晶向应变纳米线mosfet的制备方法
US8737114B2 (en) 2012-05-07 2014-05-27 Micron Technology, Inc. Switching device structures and methods
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9461114B2 (en) * 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
US9449820B2 (en) 2014-12-22 2016-09-20 International Business Machines Corporation Epitaxial growth techniques for reducing nanowire dimension and pitch
CN106033769B (zh) 2015-03-12 2020-10-27 联华电子股份有限公司 纳米线结构及其制作方法
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US20160372600A1 (en) * 2015-06-19 2016-12-22 International Business Machines Corporation Contact-first field-effect transistors
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
US10236362B2 (en) 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
US10332986B2 (en) 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188432A (ja) * 1992-12-16 1994-07-08 Nippon Telegr & Teleph Corp <Ntt> 量子デバイスおよびその製造方法
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2006080519A (ja) * 2004-09-07 2006-03-23 Samsung Electronics Co Ltd ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法
JP2007088482A (ja) * 2005-09-22 2007-04-05 Korea Electronics Technology Inst ナノワイヤ素子の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5405454A (en) * 1992-03-19 1995-04-11 Matsushita Electric Industrial Co., Ltd. Electrically insulated silicon structure and producing method therefor
FR2822293B1 (fr) * 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
JP2004058267A (ja) * 2002-06-03 2004-02-26 Japan Science & Technology Corp シリコン微小細線からなる３次元構造体、その製造方法及びそれを利用した装置
DE10250868B8 (de) * 2002-10-31 2008-06-26 Qimonda Ag Vertikal integrierter Feldeffekttransistor, Feldeffekttransistor-Anordnung und Verfahren zum Herstellen eines vertikal integrierten Feldeffekttransistors
WO2005055326A1 (ja) * 2003-12-05 2005-06-16 National Institute Of Advanced Industrial Science And Technology 二重ゲート電界効果トランジスタ
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
JP4635897B2 (ja) * 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
US7491995B2 (en) * 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
WO2007148653A1 (ja) * 2006-06-21 2007-12-27 Panasonic Corporation 電界効果トランジスタ
US20090066348A1 (en) * 2006-09-06 2009-03-12 Young Shik Shin Apparatus and method for quantitative determination of target molecules
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188432A (ja) * 1992-12-16 1994-07-08 Nippon Telegr & Teleph Corp <Ntt> 量子デバイスおよびその製造方法
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2006080519A (ja) * 2004-09-07 2006-03-23 Samsung Electronics Co Ltd ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法
JP2007088482A (ja) * 2005-09-22 2007-04-05 Korea Electronics Technology Inst ナノワイヤ素子の製造方法

Cited By (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969866B2 (en) * 2010-07-02 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120001180A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Method for Manufacturing the Same
JP2014502045A (ja) * 2010-11-17 2014-01-23 インターナショナル・ビジネス・マシーンズ・コーポレーション ナノワイヤ・デバイス及びその形成方法
US9245750B2 (en) 2010-11-17 2016-01-26 International Business Machines Corporation Nanowire devices
US9384975B2 (en) 2010-11-17 2016-07-05 International Business Machines Corporation Nanowire devices
US10991799B2 (en) 2010-12-01 2021-04-27 Sony Corporation Silicon and silicon germanium nanowire structures
US10636871B2 (en) 2010-12-01 2020-04-28 Intel Corporation Silicon and silicon germanium nanowire structures
JP2019009476A (ja) * 2010-12-01 2019-01-17 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
CN102623382A (zh) * 2012-03-31 2012-08-01 上海华力微电子有限公司 基于soi的三维阵列式硅纳米线场效应晶体管制备方法
CN102683215A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 应变硅纳米线nmosfet的制备方法
CN102683215B (zh) * 2012-05-04 2015-08-12 上海华力微电子有限公司 应变硅纳米线nmosfet的制备方法
JP2015103531A (ja) * 2013-11-20 2015-06-04 猛英 白土 半導体装置
CN108701653B (zh) * 2016-02-25 2022-07-29 株式会社索思未来 半导体集成电路装置
US11289610B2 (en) 2016-02-25 2022-03-29 Socionext Inc. Semiconductor integrated circuit device
US11688814B2 (en) 2016-02-25 2023-06-27 Socionext Inc. Semiconductor integrated circuit device
CN108701653A (zh) * 2016-02-25 2018-10-23 株式会社索思未来 半导体集成电路装置
JPWO2017145906A1 (ja) * 2016-02-25 2018-12-27 株式会社ソシオネクスト 半導体集積回路装置
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
US10903370B2 (en) 2016-02-25 2021-01-26 Socionext Inc. Semiconductor integrated circuit device
US10707354B2 (en) 2016-02-25 2020-07-07 Socionext Inc. Semiconductor integrated circuit device
WO2017191799A1 (ja) * 2016-05-06 2017-11-09 株式会社ソシオネクスト 半導体集積回路装置
US10847542B2 (en) 2016-05-06 2020-11-24 Socionext Inc. Semiconductor integrated circuit device
JPWO2017191799A1 (ja) * 2016-05-06 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置
KR20170138625A (ko) * 2016-06-07 2017-12-18 삼성전자주식회사 반도체 소자
KR102506426B1 (ko) 2016-06-07 2023-03-08 삼성전자주식회사 반도체 소자
WO2018025580A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体集積回路装置
JPWO2018025580A1 (ja) * 2016-08-01 2019-05-30 株式会社ソシオネクスト 半導体集積回路装置
US11764224B2 (en) 2016-08-01 2023-09-19 Socionext Inc. Semiconductor integrated circuit device
US10868192B2 (en) 2016-08-01 2020-12-15 Socionext Inc. Semiconductor chip
US10879270B2 (en) 2016-08-01 2020-12-29 Socionext Inc. Semiconductor integrated circuit device
US11749757B2 (en) 2016-08-01 2023-09-05 Socionext Inc. Semiconductor chip
JPWO2018025597A1 (ja) * 2016-08-01 2019-05-30 株式会社ソシオネクスト 半導体チップ
US11450688B2 (en) 2016-08-01 2022-09-20 Socionext Inc. Semiconductor integrated circuit device
WO2018025597A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体チップ
US11335814B2 (en) 2016-08-01 2022-05-17 Socionext Inc. Semiconductor chip
WO2018030107A1 (ja) * 2016-08-08 2018-02-15 株式会社ソシオネクスト 半導体集積回路装置
WO2019043888A1 (ja) * 2017-08-31 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置
US11063035B2 (en) 2017-08-31 2021-07-13 Socionext Inc. Semiconductor integrated circuit device
JPWO2019043888A1 (ja) * 2017-08-31 2020-10-01 株式会社ソシオネクスト 半導体集積回路装置
KR102366629B1 (ko) 2018-05-14 2022-02-23 시놉시스, 인크. 일관된 나노와이어 형상들을 달성하기 위한 결정 배향 엔지니어링
KR20200137046A (ko) * 2018-05-14 2020-12-08 시놉시스, 인크. 일관된 나노와이어 형상들을 달성하기 위한 결정 배향 엔지니어링
KR20200046367A (ko) * 2018-10-24 2020-05-07 전자부품연구원 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법
KR102569943B1 (ko) * 2018-10-24 2023-08-25 한국전자기술연구원 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US20110057163A1 (en) 2011-03-10
JP5553266B2 (ja) 2014-07-16
US20120238082A1 (en) 2012-09-20
US8399330B2 (en) 2013-03-19
JPWO2009150999A1 (ja) 2011-11-17

Similar Documents

Publication Publication Date Title
JP5553266B2 (ja) ナノワイヤ電界効果トランジスタの作製方法
JP5413782B2 (ja) ナノワイヤ電界効果トランジスタ及びこれを含む集積回路
US9153657B2 (en) Semiconductor devices comprising a fin
JP5009611B2 (ja) Ｆｉｎｆｅｔデバイス中の構造を形成する方法
CN108172548B (zh) 用于形成金属氧化物半导体器件结构的鳍的方法
Masahara et al. Ultrathin channel vertical DG MOSFET fabricated by using ion-bombardment-retarded etching
US8354721B2 (en) Gate-all-around CMOSFET devices
WO2011066730A1 (zh) 混合晶向反型模式全包围栅cmos场效应晶体管
WO2011066725A1 (zh) 混合晶向积累型全包围栅cmos场效应晶体管
US9466699B2 (en) Manufacturing method for vertical channel gate-all-around MOSFET by epitaxy processes
US10600881B2 (en) Tunneling field-effect transistor and fabrication method thereof
WO2011066728A1 (zh) 混合材料积累型全包围栅cmos场效应晶体管
JP2010258124A (ja) 半導体装置及び半導体装置の製造方法
JP4415112B2 (ja) 電界効果トランジスタ及びこれを含む集積回路
KR102133208B1 (ko) 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법
US20230014586A1 (en) Horizontal gaa nano-wire and nano-slab transistors
CN108933174B (zh) 鳍式场效应晶体管及其形成方法
CN104347508B (zh) 半导体结构及其形成方法
US20080197384A1 (en) Field Effect Transistor Arrangement
CN102646598A (zh) 基于SOI的纵向堆叠式后栅型Si-NWFET制造方法
CN102646624A (zh) 基于SOI的三维阵列式后栅型Si-NWFET制造方法
CN113178491B (zh) 一种负电容场效应晶体管及其制备方法、一种半导体器件
TW202247463A (zh) 具全空乏矽晶絕緣體之環繞式閘極元件
JP5327782B2 (ja) 二重絶縁ゲート電界効果トランジスタおよびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09762429

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010516829

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12991226

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09762429

Country of ref document: EP

Kind code of ref document: A1