JP2014502045A - ナノワイヤ・デバイス及びその形成方法 - Google Patents

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Abstract

【課題】ナノワイヤ・デバイス（７、１４、２５、３８、４０）およびこうしたデバイスを形成するための方法を提供する。
【解決手段】この方法は、半導体ナノワイヤ（１、１０、２０、３０）を外周方向に囲むストレッサ層（６、１３、２３、３３）を形成するステップを含む。この方法は、ストレッサ層によってナノワイヤが半径方向および長手方向の歪みの少なくとも一方を受けることによって、ナノワイヤ内のキャリア移動度が高くなるように行われる。半径方向および長手方向の歪み成分は別々に用いられても一緒に用いられてもよく、その各々が引っ張り歪みまたは圧縮歪みにされてもよく、所与のデバイスのナノワイヤにおける伝導率を高めるための所望の歪み特徴の構築を可能にする。
【選択図】図５

Description

本発明は一般的に、ナノワイヤ・デバイスおよびこうしたデバイスを形成するための方法に関する。
半導体デバイスは、これ以上ないほど厳密なサイズの制約を受ける。こうした制約を満たすための改善されたデバイス・アーキテクチャの開発が常に課題となっている。この課題に応じて、半導体ナノワイヤに基づくデバイスが現在開発中である。これらの「ナノワイヤ」は長く伸びた細い（サブミクロン）ワイヤであり、リソグラフィ処理または成長技術を用いて半導体から形成できる。ナノワイヤは一般的に最大約２００ｎｍ、より通常には５０ｎｍに近い厚さを有し、約２ｎｍから約５０ｎｍの厚さが現在最も典型的である。ナノワイヤの断面形はさまざまであってもよく、一般的な例は、丸い（例、円形の）断面、およびリボン形のナノワイヤすなわち「ナノリボン」を与える一般的に矩形の断面を含む。ナノワイヤはマイクロエレクトロニクス回路内のさまざまなデバイスにおいて具現化されてもよく、ＭＯＳ（金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ））技術における一般的な適用は、ＦＥＴ（電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ））デバイスのチャネル構造としての適用である。ナノワイヤＦＥＴは、ゲート・スタックがナノワイヤ・チャネルを囲む一般的に円筒形の構造として形成された「サラウンドゲート（ｓｕｒｒｏｕｎｄ−ｇａｔｅ）」配置を利用できる。
平面ＭＯＳ技術においては、ＦＥＴのチャネルにおけるキャリア移動度を増加させるために、ストレインド・シリコン（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ）が用いられてきた。ここでの基本的なプロセスを添付の図面の図１ａから図１ｄに示している。図１ａおよび図１ｂに概略的に示されるとおり、最初にＳｉｘＧｅ１−ｘの層を成長させる。ゲルマニウムの格子定数（５．６５Å）はシリコン（５．４Å）よりも大きいため、結果として得られる結晶構造が大きくなる。図１ｃに示されるとおり、その後に成長するシリコン層内のシリコン原子は、拡張したＳｉＧｅ格子に従って整列しようとする。すなわち、ＳｉＧｅベース層は上に横たわるシリコン層に対するストレッサの働きをする。その結果、図１ｄに示されるとおり、最終的なシリコン層は引っ張り歪み（ストレイン）を受ける（ΔＬ／Ｌ＞０、ここでＬは表面に平行な長さを表す）。図２に概略的に示される最終トランジスタ構造を作製するために、ストレインド・シリコンの上にゲート誘電体およびゲート電極を重ねることによって、ゲート・スタックを完成させる。
平面シリコン層は熱酸化によって歪みを受けてもよく、ここでは組み込まれた酸素原子によって体積が大きくなるために、Ｓｉ表面原子が引っ張り歪みを受ける。加えて、いくつかの平面トランジスタ・アーキテクチャにおいては、シリコン・チャネルにおける歪みを誘導するためにゲートの頂部において窒化ケイ素がストレッサ層として用いられてきた。
ナノワイヤ・ジオメトリにおいては、ＳｉＧｅコアを提供し、そのコアの周りにストレインドＳｉシェルを成長させることによってストレインドＳｉチャネルが実現されてもよい。ゲート・スタックと、ナノワイヤの端部におけるソースおよびドレイン・コンタクトとによって、ストレインドＳｉ ＭＯＳゲート−オールアラウンド・トランジスタ（ｓｔｒａｉｎｅｄ Ｓｉ ＭＯＳ ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ ｔｒａｎｓｉｓｔｏｒ）が完成する。こうしたトランジスタのチャネル内の電流はストレインドＳｉ内を流れ、ＳｉＧｅは電流の流れに寄与しない。特許文献１は熱電適用のためのストレインド・ナノワイヤを開示しており、ここではナノリボンの対向表面に逆位相で配置された量子ドットが周期的な表面歪み変調を誘導し、結果としてリボンの長さに沿ったリボンの反相関位置変位をもたらす。
米国特許出願公開第２００８／０２７６９７９号
半導体デバイスは、これ以上ないほど厳密なサイズの制約を受ける。こうした制約を満たすための改善されたデバイス・アーキテクチャの開発が常に課題となっている。この課題に応じて、半導体ナノワイヤに基づくデバイスが現在開発中である。
本発明の局面の一実施形態は、ナノワイヤ・デバイスを形成するための方法を提供し、この方法は半導体ナノワイヤを外周方向に囲むストレッサ層を形成するステップを含み、この方法は、ストレッサ層によってナノワイヤが半径方向および長手方向の歪みの少なくとも一方を受けることによって、ナノワイヤ内のキャリア移動度が高くなるように行われる。
したがって本発明の実施形態においては、ナノワイヤにストレスを加えるためにストレッサ層が形成され、ナノワイヤが歪みを受けて、結果として伝導率が高まるような態様でデバイスが形成される。より特定的には、本発明の実施形態に従って、（たとえばストレッサ層、ナノワイヤおよびおそらくはあらゆるその他のデバイス構成要素の特定の材料もしくは構造またはその両方、もしくは、以下に例示されるとおりの最終デバイス構造を作製するために構成要素を個別に、もしくは組み合わせて、またはその両方で形成する特定のやり方、またはその両方などによって）ストレッサ層の効果が、ナノワイヤにおける半径方向および長手方向の歪みの適切な１つまたは組み合わせを生成してナノワイヤのキャリア移動度を高めることであるような態様で、この方法が行われてもよい。ストレッサ層がナノワイヤを外周方向に囲むため、長手方向の歪みに加えて（または代替的に）半径方向の歪みが誘導され得る。よって本発明の実施形態に従うと、伝導率を高めるために利用され得る歪みは、表面に平行な歪みに限定されない。材料および方法ステップを適切に選択することによって、半径方向および長手方向の歪み成分を別々に用いることも一緒に用いることもできるし、その各々を引っ張り歪みまたは圧縮歪みにすることもできる。よって本発明を具現化する方法は、問題のナノワイヤに対する最適な伝導率を達成するために、引っ張り歪み／圧縮歪みの半径方向もしくは長手方向またはその両方の歪み成分を用いて、所望の歪み特徴を効果的に構築できる。さらに、上述の先行技術のストレインドＳｉナノワイヤ構造の単なる外側シェルとは対照的に、結果的に得られるデバイスのナノワイヤ・コア全体を、たとえばＦＥＴデバイスにおけるチャネルなどの導電性要素として用いることができる。このことによって、より小さな直径のナノワイヤの使用が可能となり、デバイス寸法の低減が容易になり、全体の効率が増進される。
本発明の実施形態に従うと、ストレッサ層はナノワイヤを外周方向に囲み、ナノワイヤの外周長の実質的に全周にわたって延在する。一般的に、ストレッサ層はナノワイヤの長手方向範囲のすべてまたは一部のみに形成されてもよく（場合によっては、たとえばラップアラウンド・ゲートなどの何らかの付加的な構造がすでにナノワイヤの部分の周囲に形成されていることがある）、かつ完全に連続的または均質である必要はない。たとえばパターン形成されるか、またはランダムな不連続性が想定されてもよく、層全体としてナノワイヤをその外周に沿って封入するか、または取り囲むものとしてもよい。なぜなら、ストレッサ層はナノワイヤを外周方向に囲み、デバイスにおいて半径方向歪みが利用され得るからである。この特徴はさらに、一般的にナノワイヤの長手軸と平行な均一の長手方向歪みを達成することを可能にすることによって、ナノワイヤの望ましくない歪みを回避できる。特に好ましい実施形態において、ストレッサ層は実質的に均質なコーティングとして形成される。それによって処理が簡単になり、均一な歪み特徴の達成が可能になることによって、たとえば位置的変形（たわみ、屈曲など）などの変則性を回避できる。
本発明の実施形態において、ナノワイヤは、最初にその両端または一方の端部のみが固定されるように形成されてもよい。ワイヤはさまざまな断面形を有して形成されてもよいが、後でワイヤを囲むストレッサ層の形成を可能にするために（少なくともワイヤの長さの一部にわたって）その外周のすべての側が自由にアクセス可能であるべきである。好ましい実施形態において、ナノワイヤは丸い断面、最も好ましくは実質的に円形の断面を有して形成される。しかし、他のもっと角のある断面、たとえば一般的に矩形、台形、六角形などの断面も可能であり、本明細書において用いられる「半径方向」という用語はそれに従って解釈されるべきである。特に、ナノワイヤにおける半径方向歪みとは、一般的にナノワイヤの内部に向かって内向きに、または内部から外向きに方向付けされた歪みを包含すると解釈されるべきである。圧縮半径方向歪みは、一般的にナノワイヤの外周から中心領域または中心点に向けて内向きに方向付けされた歪みを含む。引っ張り半径方向歪みは、一般的にナノワイヤの中心領域または中心点から外周に向けて外向きに方向付けされた歪みを含む。こうした半径方向歪みは、一般的にナノワイヤの長手軸の方向に整列される長手方向歪みとは異なるさらなる歪み成分を構成する。これらの歪み成分を受けるとき、その対応する歪み成分が引っ張り歪みか圧縮歪みかに従って、ナノワイヤのサイズが半径方向または長手方向に増加または減少する。
本発明を具現化するナノワイヤ・デバイスは、場合によっては支持構造を伴う、ストレッサ層に囲まれたナノワイヤといった単純なものであってもよいし、たとえばＦＥＴデバイスなどの付加的な構成要素を組み込んだもっと複雑なデバイスであってもよい。半導体ナノワイヤ自体は、半導体特性を有するナノワイヤを得るためのあらゆる簡便な態様で形成されてもよい。よって本発明を具現化するいくつかの方法は、半導体材料のナノワイヤを形成するステップを含んでもよく、ここでの半導体材料は１つまたはそれ以上の成分材料を含んでもよく、さらにたとえば真性半導体、化合物半導体または半導体ヘテロ構造などを含んでもよい。他の実施形態は、半金属材料のナノワイヤを形成するステップを含んでもよく、ここではストレッサ層によって誘導される歪みが半金属材料を半導体にする。たとえば、半径方向圧縮歪みもしくは長手方向引っ張り歪みまたはその両方を生成するために適切に適用されたストレッサ層は、半金属ナノワイヤの厚みを減少させて、半金属が半導体になる閾値未満にすることができる。
ストレッサ層は、最終デバイスのナノワイヤにおいて必要な歪みが誘導されるように、さまざまなやり方で形成されてもよい。いくつかの実施形態において、この方法は、ナノワイヤにストレスを加えるように固有に適合された材料のストレッサ層を形成するステップを含んでもよい。すなわち、ストレッサ層の材料の固有特性または内在特性のために、層の形成自体がナノワイヤにストレスを加えるというものである。これはたとえば、ストレッサ層とナノワイヤとの結晶構造の違い、たとえば格子定数の違いなどによるもの、または材料界面における特定の結合角度によって内在性成長ストレスがもたらされることなどによるものであってもよいし、ストレッサ層とナノワイヤとの熱膨張係数の違いによるものであってもよい。他の実施形態において、この方法は、ナノワイヤ上に予備層を形成し、次いでその予備層を処理して予備層を活性化することによりナノワイヤにストレスを加えるようにすることによって、ストレッサ層を形成するステップを含んでもよい。したがってこれらの実施形態においては、予め形成された予備層の後処理によって、ナノワイヤにストレスが加えられる。たとえばこうした予備層は、たとえば熱処置によって誘導されるアモルファス／結晶相転移などによって、後処理において体積変化を起こす材料で形成されてもよい。場合によって、これらの方法は、予備層を後処理するステップの前に、その層のストレッサ層としての活性化を容易にするための後処理中に予備層の外表面ジオメトリを実質的に維持するために、予備層の上に固定層を形成するステップを含んでもよい。この技術は以下の実施例によって示される。こうした固定層は薄層またはバルク材料によって実現されてもよく、本明細書において「層（ｌａｙｅｒ）」という用語は、厚さに対するいかなる特定の限定も暗示することなく最も一般的な意味で用いられる。
一般的にストレッサ層は、最終デバイスの特定のナノワイヤに所望の歪み特徴を与えるために必要とされるとおりの、さまざまなやり方およびさまざまな材料で形成されてもよい。下の実施例によって示されるとおり、場合によっては、ナノワイヤに所望の歪みを受けさせた後にストレッサ層が除去されてもよく、その後はナノワイヤに取り付けられた支持構造によって歪みが維持されてもよい。ストレッサ層によってナノワイヤが受ける歪みの性質および程度は、多くの因子に影響される。これらの因子は、材料、界面化学、寸法、層形成処理、および最終デバイスの作製における全体のプロセス・ステップを含む。ナノワイヤ内のキャリア移動度に対する歪みの特定の効果も、たとえば材料、キャリアのタイプ、寸法、および歪みが半径方向か長手方向か、圧縮歪みか引っ張り歪みか、またはこれらの何らかの組み合わせであるかなどのさまざまな因子に依存する。これらの因子を考慮することによって、キャリア移動度に対する所望の効果を達成するために適切な歪み特徴を生成するように、ストレッサ層形成およびデバイス処理ステップを適合できる。このことを以下により詳細に考察し、実施例によって示している。
本発明の第２の局面の実施形態は、ナノワイヤを外周方向に囲むストレッサ層を有する半導体ナノワイヤを含むナノワイヤ・デバイスを提供し、その配置によって、ナノワイヤがストレッサ層によって半径方向および長手方向の歪みの少なくとも一方を受けることにより、ナノワイヤにおけるキャリア移動度が高くなる。
本発明の第３の局面の実施形態は、ナノワイヤとゲート構造とを含む電界効果トランジスタ（ＦＥＴ）を提供し、ゲート構造は誘電体およびゲート電極を含み、ナノワイヤのチャネル部分を囲んでおり、ＦＥＴはさらに、ナノワイヤのそれぞれの端部にソースおよびドレイン領域を含み、ナノワイヤが半径方向および長手方向の歪みの少なくとも一方を受けることによって、ナノワイヤにおけるキャリア移動度が高くなる。
一般的に、本明細書においては本発明を具現化する方法を参照しながら特徴を説明しているが、本発明を具現化するデバイスの中に対応する特徴が提供されてもよいし、その逆であってもよい。
添付の図面を参照しながら、本発明の好ましい実施形態を例として説明する。
図１ａ〜図１ｄは、先行技術の平面トランジスタ技術におけるストレインド・シリコン層の製作の段階を示す図である。 ストレインド・シリコン・チャネルを有する先行技術の平面ＭＯＳＦＥＴの構造を示す図である。 図３ａ〜図３ｃは、ナノワイヤ・デバイスを形成するための、本発明を具現化する第１の方法を示す図である。 図４ａ〜図４ｃは、ナノワイヤ・デバイスを形成するための、本発明を具現化する第２の方法を示す図である。 図５ａ〜図５ｅは、ナノワイヤ・デバイスを形成するための、本発明を具現化する第３の方法を示す図である。 図６ａ〜図６ｅは、ナノワイヤ・デバイスを形成するための、本発明を具現化する第４の方法を示す図である。 本発明を具現化するＦＥＴの概略図である。
本発明の例示的実施形態の詳細な説明を提供する前に、これらの実施形態の基礎をなすいくつかの基本的原理を詳述することが有用である。
以下に説明される、ナノワイヤ・デバイスを形成する具現化された方法に共通するのは、半導体ナノワイヤを外周方向に囲むストレッサ層の形成であり、それによってストレッサ層がナノワイヤにストレスを加える。各々の場合に、その方法は、ストレッサ層の効果によって、結果的に得られるデバイスのナノワイヤが半径方向および長手方向の歪みの少なくとも一方を受けることによって、ナノワイヤのキャリア移動度が高くなるような態様で行われる。以下に例示的な実施例が与えられるが、一般的にストレッサ層は、所与のデバイスのナノワイヤに所望の歪み特徴を与えるために必要とされるとおりの、さまざまなやり方およびさまざまな材料で形成されてもよい。当業者に理解されるとおり、特定のストレッサ層によって特定のナノワイヤに誘導される歪みの性質および程度は、多くの因子に影響される。これらの因子は、問題となる材料間の特定の界面化学、たとえば化学結合がどのように形成されているか、ならびにそれらの結合の特定の長さおよび角度など、ならびに材料の結晶構造、たとえば格子定数および結晶方向などを含む。材料と同様に、ストレッサ層およびナノワイヤの寸法、たとえば厚さなども歪み特徴に関連する。ストレッサ層が厚くなるとより多くのストレスを加えるために（固有の物理的制限を受けて）より多くの歪みを誘導するだろうし、ナノワイヤが細くなるとより歪まされやすくなるだろう。ストレスは層蒸着／処理の間に増大する傾向があるため、層形成も歪み特徴に関連があり、さらに最終デバイスの作製に含まれるあらゆる付加的処理ステップもナノワイヤの最終歪み特徴に影響し得る。
さらに、ナノワイヤのキャリア移動度に対する特定の歪み特徴の効果はさまざまな因子に依存することも当業者に理解されるであろう。これらの因子は、材料、結晶構造、キャリア・タイプ、電流の流れ方向、および歪みが半径方向か長手方向か、圧縮歪みか引っ張り歪みか、またはこれらの何らかの組み合わせであるかを含む。例示的実施例として、ナノワイヤの熱酸化によって酸化物ストレッサ層を生成することを伴うプロセスを考える。ワイヤ軸に沿った方向では、酸化は、酸素原子の組み込みによって引っ張り歪みの生成に資する。しかしながら半径方向では、酸化フロント（ｏｘｉｄａｔｉｏｎ ｆｒｏｎｔ）がナノワイヤの表面から内部に移動するため、酸化は圧縮歪みの生成に資する。その結果、半径方向および長手方向の歪みによる電子移動度の変化が、少なくとも部分的に相殺され得る。さらに、ナノワイヤの両端がクランプされてワイヤが長手方向に膨張できないときは、加えられたストレスが長手方向歪みを誘導できず（ΔＬ／Ｌ＝０）、半径方向歪み成分のみが利用され得る。
上記の因子を考慮することにより、所与のデバイスに必要とされるとおりに、材料、ストレッサ層形成、および全体のデバイス処理ステップ（例、ナノワイヤが半径方向／長手方向の歪み成分を受け取ることを防ぐ／もたらす構造の形成もしくは除去またはその両方）を選択できる。特に、これらのさまざまな因子の知識および考慮によって、キャリア移動度の所望の改善、ひいてはデバイス性能の向上を達成するために歪み特徴を適合させることが可能になる。本明細書の記載から、特定の実施形態に対する適切な材料、パラメータおよび処理ステップが当業者に明らかになるだろう。
本発明を具現化する方法の特定の実施例を説明する。
図３ａおよび図３ｂは、本発明を具現化する第１の方法における連続的な段階の概略図である。この方法の第１段階は、半導体ナノワイヤ１の製作を含む。この実施例において、ナノワイヤは、一般的に公知の処理技術を用いてＳＯＩ（絶縁体上シリコン（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ））ウェハ２から形成される。簡単にいうと、最初にウェハ２の上側シリコン層のリソグラフィおよびドライ・エッチングによって、ナノワイヤ１およびナノワイヤの端部に取り付けられた支持構造３、４が規定される。この段階では、部分的に形成されたワイヤはまだウェハ２の基板５の上にある。（図面では別々に示されていないが、ここでの基板５はウェハの絶縁（酸化物）層と、その下にあるシリコン・キャリア層とを含む。）次いでワイヤがアンダーエッチングされることによって、基板５への接触がなくなる。その結果として図３ａに示される構造が得られ、ここではナノワイヤ１がその端部に取り付けられた２つの支持構造３、４の間に延在する。図３ｃの左側に示されるとおり、結果的に得られるナノワイヤ１の断面は実質的に円形である。本実施例において、ナノワイヤは約５ｎｍから１５ｎｍの直径を有する。次の段階は、ナノワイヤに対するストレッサ層の形成を含む。本実施形態において、ストレッサ層は、酸化雰囲気における急速な熱処理による熱酸化のプロセスを介してナノワイヤに選択的に適用される酸化物の層として形成される。その結果得られる酸化物層６は、端部支持３、４の間のナノワイヤ１の全長にわたって延在する実質的に均質なコンフォーマル（ｃｏｎｆｏｒｍａｌ）・コーティングとして形成される。本実施例において、酸化物層は５ｎｍから１５ｎｍの厚さに形成される。ストレッサ層６の形成後に得られるデバイス７を図３ｂに概略的に示しており、対応するナノワイヤ１の断面を図３ｃの右側に示す。
シリコン・ナノワイヤ１の結晶構造および寸法、ならびにストレッサ層６の材料および厚さを考慮すると、ここでのストレッサ層の効果として、ナノワイヤは圧縮半径方向歪みを受け、その結果として図３ｂおよび図３ｃの破線で示されるとおりにナノワイヤの直径が減少する。なお、本実施形態における端部支持構造３、４の存在によって、ナノワイヤが長手方向歪みを受けることが防がれる。したがって歪みはナノワイヤ１の表面に垂直なもののみであり、表面に平行な歪み成分はない。次いでデバイス７は、意図される機能によって、たとえば支持構造３および４のドーピングならびにコンタクトの形成などのさらなる処理ステップを受けてもよく、その特定の例を以下に説明する。いずれの場合にも、キャリア・タイプおよび電流の流れ方向（特に（１００）または（１１０）表面上の正孔に対して）を適切に選択することによって、この「半径方向圧縮歪み単独」方法によって約２パーセントから１０パーセントのキャリア移動度の改善を期待できる。
なお、上記実施例においては半径方向歪みが圧縮歪みであるが、異なるナノワイヤ・デバイス（例、異なるキャリア極性を有するデバイス）に対して好ましければ、引っ張り半径方向歪みを生成するためにストレッサ層を適切に選択および形成することによって、この効果を誘導してもよい。ここでの適切な材料もしくはプロセスまたはその両方は、当業者に明らかであろう。さらに、本実施例においてはストレッサ層として酸化物層が形成されるが、他の実施形態においては異なる材料でストレッサ層が形成されてもよい。その材料の例は、窒化物（たとえば窒化ケイ素、窒化チタン、窒化ホウ素および窒化タングステンなど）、二元酸化物（たとえば酸化ケイ素、酸化アルミニウムおよび酸化ハフニウムなど）、三元酸化物（たとえばペロブスカイト、例ＳｒＴｉＯ３など）、炭化物（たとえば炭化ケイ素など）、および炭素を含む。ストレッサ層を生成するためにさまざまな処理技術が用いられてもよい。これらの技術は、拡散、化学反応、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、スパッタ蒸着、パルス・レーザ蒸着、分子線エピタキシ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）、化学ビーム・エピタキシ（ｃｈｅｍｉｃａｌ ｂｅａｍ ｅｐｉｔａｘｙ：ＣＢＥ）、金属有機ＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ：ＭＯＣＶＤ）などを含んでもよい。特定の材料に対する好適な層形成技術は当業者に明らかであろう。
図４ａから図４ｃは、本発明を具現化する第２の方法の連続的な段階におけるナノワイヤ断面の概略図である。この方法の第１段階は、概して図３ａを参照して上述したとおりの半導体ナノワイヤ１０の製作を含む。本実施例において、ナノワイヤはたとえばＩｎＡｓなどの化合物半導体から形成されており、約２０ｎｍの直径を有する。次の段階も同様に、ナノワイヤに対するストレッサ層の形成を含む。しかしながら本実施形態において、ストレッサ層は３ステップ・プロセスで形成される。最初に、図４ａに示されるとおり、ＣＶＤのプロセスによってナノワイヤ１０上のコンフォーマル・コーティングとして、アモルファス・カルコゲナイド系合金（例、ＧｅＴｅ）の予備層１１が選択的に形成される。ここでの予備層１１は約１０ｎｍから２０ｎｍの厚さを有する。次に、図４ｂに示されるとおり、予備層１１の上に固定層１２が形成される。ここでの固定層は厚さ約１０ｎｍのＴａＮの層であり、層１１の結晶化温度より低い温度におけるＡＬＤのプロセスによって形成される。最終ステップにおいて、予備層１１が処理されて、ナノワイヤ１０にストレスを加えるために予備層が活性化される。特に、このデバイスはカルコゲナイド層１１の転移温度（例、ＧｅＴｅについては２００℃）よりも高い温度に加熱された後に冷却される。これによってカルコゲナイド層１１の、アモルファス状態からより稠密な結晶状態への相転移がもたらされ、結果として比体積が減少して結晶層１３が生成される。相転移処理の際に、固定層１２は予備層１１の外表面ジオメトリを維持する。よって予備層１１を伴うナノワイヤ１０の直径は固定され、構造全体の膨張／収縮が抑制される。したがって、結果として得られる図４ｃに示されるデバイス１４においては、結晶層１３の体積が減少したことによって、この層がナノワイヤ１０に対するストレッサ層として働くようになり、引っ張り半径方向歪みを誘導し、その際に図面内の矢印によって示されるとおり、ナノワイヤは半径方向に外向きに膨張する。本実施例においても、ナノワイヤ端部支持によって長手方向歪みが抑制される。上述の材料およびパラメータによって、かつキャリア・タイプおよび電流の流れ方向（（１００）または（１１０）表面上の電子）を適切に選択することによって、本実施例における半径方向引っ張り歪みの結果として約２０パーセントから５０パーセントのキャリア移動度の改善を期待できる。
前述と同様に、デバイス１４はその後さらなる処理ステップを受けてもよく、以下にその特定の例を説明する。もちろん、他の実施形態に対して所望であれば、逆相転移を利用して引っ張り歪みを圧縮歪みにしてもよい。所望であれば、カルコゲナイドの代わりにたとえばアモルファスＳｉまたは炭素など、他の相転移材料が用いられてもよい。ストレッサ層を活性化するための後処理を含む他の技術も用いられてもよい。たとえば、Ｎｂ金属などの固定層を通り抜けることのできる物質、たとえば水素などの気体の放出または吸収をもたらすための処理によって、体積変化がもたらされてもよい。固体拡散を用いた電気化学反応によるリチウム合金のリチウム取り込みは、ここに別の例を提供する。なお、こうした後処理技術のすべてが必ずしも固定層の使用を必要とするわけではない。加えて、上記の固定層は薄層であるが、いくつかの実施形態においてはバルク材料によって固定層が実現されてもよい。
図５ａから図５ｅは、本発明を具現化する第３の方法における連続的な段階の概略図である。第１段階は、概して図３ａを参照して上述したとおりの、端部支持２１、２２に固定された半導体ナノワイヤ２０の製作を含む。本実施例において、ナノワイヤはＳｉから形成されており、約５ｎｍから２０ｎｍの直径を有する。次に図５ｂに示されるとおり、ナノワイヤおよび端部支持の上にストレッサ層２３が形成される。ここでのストレッサ層２３は、ＣＶＤによって約１０ｎｍから２０ｎｍの厚さに形成されたＳｉｘＮｙの層である。このストレッサ層は、図面に示されるとおりナノワイヤ２０の膨張をもたらす引っ張り半径方向歪みを誘導する。この段階で、端部支持２１、２２はナノワイヤが長手方向歪みを受けることを防ぐ。図５ｃに示される次のステップにおいては、リソグラフィ処理によって端部支持２２が除去される。よって一方端が自由になったナノワイヤ２０は、次いでストレッサ層によって引っ張り長手方向歪みを受け、図示されるとおりに長手方向に膨張する。次のステップでは新たな端部支持２４が形成され、図５ｄに示されるとおりこの支持はナノワイヤ２０の自由端に取り付けられる。本実施例において、新たな端部支持２４は古い支持２２と同じ材料のエピタキシャル成長によって形成される。ここで両端が支持されたナノワイヤ２０は、図示されるとおりなおも長手方向および半径方向の歪みを受けている。次に、ドライ・エッチングのプロセスによってストレッサ層２３が除去される。その結果得られる図５ｅに示されるデバイス２５においては、ストレッサ層の除去によってナノワイヤの半径方向歪みが排除されている。しかしながら以前のストレッサ層の効果による長手方向歪みは、端部支持２１、２４によって維持される。
本実施例に記載される材料およびパラメータによって、かつ適切なキャリア・タイプおよび電流の流れ方向（（１００）および（１１０）表面上の電子）によって、長手方向引っ張り歪みの結果として約１０パーセントから２０パーセントのキャリア移動度の改善を期待できる。もちろん、他の実施形態に対して所望であれば、引っ張り長手方向歪みを圧縮歪みにしてもよい。加えて、いくつかの実施形態においては、図５ｄの段階で止めて長手方向および半径方向の歪み成分の両方を維持することが望ましいかもしれない。さらに他の実施形態においては、前に説明した方法で作製された図３ｂおよび図４ｃのナノワイヤにステップ５ｃからステップ５ｅが適用されてもよい。さらに、新たな端部支持２４はナノワイヤに接触する電極の働きをしてもよく、たとえば金属蒸着技術によって形成される金属などの異なる材料でできていてもよい。ステップ５ｃにおいて、長手方向歪みを受けるためにナノワイヤを自由にするためにちょうど十分であるように元の支持２２を部分的にのみ除去することによってナノワイヤを自由にする実施形態も想定され得る。さらに、図５ａのように最初に両端が固定されたナノワイヤを形成する代わりに、一方端のみが固定されたナノワイヤが形成されてもよい。特に、基板に平行ではなく垂直に伸長するこうしたナノワイヤが形成されてもよい。そうすると基板がナノワイヤの一方端の支持の働きをし、他方端が自由になる。次いで、このカンチレバ・ナノワイヤ構造にストレッサ層が適用されることによって、ナノワイヤがそのストレッサ層によって半径方向および長手方向の歪みを受けてもよい。
ナノワイヤ内に長手方向歪みのみを達成する代替的な方法を図６ａから図６ｅに示す。ここでの材料および処理ステップは、概して前述の方法のものと同様であると想定し、重要な相違点のみを以下に説明する。この方法のステップ６ｂにおいては、ナノワイヤ３０と基板３５との間隙を充填するために十分な厚さにストレッサ層３３が形成される。次に、両方の端部支持３１および３２が除去される。図示されるとおり、これによってナノワイヤは両端が自由となってストレッサ層３３によって支持され、そのためにナノワイヤは長手方向および半径方向の歪みの両方を受ける。次に図６ｄに示されるとおり、ナノワイヤのそれぞれの端部に取り付けられる２つの新たな支持３６、３７が形成される。最後にストレッサ層が除去されて、半径方向歪みが排除される。しかしながら本実施形態の最終デバイス３８において、以前のストレッサ層の効果による長手方向歪みは、新たな端部支持３６、３７によって維持される。
図７は、本発明を具現化するナノワイヤＦＥＴデバイスの実施例を示す。本実施例のデバイス４０は、最初に上述の方法によって図５ｅまたは図６ｅに示されるデバイスを作製することによって形成される。長手方向歪みを受けるナノワイヤ４１に対する端部支持は、ソースおよびドレイン・コンタクト・パッド４２、４３の働きをする。次いで、一般的に公知の処理技術によって、ナノワイヤ４１の中央チャネル部分の周りにサラウンドゲート構造が形成される。このゲート構造はナノワイヤ４１の周りに形成されたゲート誘電体４４を含み、このゲート誘電体４４は１つまたはそれ以上の絶縁材料の層を含んでもよい。次いで、誘電体の周りに金属またはポリシリコンのゲート・コンタクト４５が形成される。ゲートの長さは、ゲート・スタックとソースおよびドレイン領域それぞれとの間にナノワイヤ４１の露出領域を残すように定められる。最後に付加的な層４６が蒸着されることにより、ソースおよびドレイン・パッドの間のゲート構造とナノワイヤの露出領域とが封入される。本実施例における層４６は、ＣＶＤによって蒸着されたＳｉｘＮｙで形成されており、すでに長手方向歪みを受けているナノワイヤ４１に対するさらなるストレッサ層の働きをする。このストレッサ層は、ゲートとソース／ドレインとの間のナノワイヤの領域に付加的な半径方向ストレスを加えることによって、性能をさらに向上させる。
上述の実施形態は、ナノワイヤの伝導率を高めるために、引っ張りまたは圧縮の半径方向および長手方向の歪み成分を別々または一緒に利用することを可能にすることが分かるだろう。上述のとおりにストレッサ層を用いることによって、ナノワイヤ・コア全体が伝導率に寄与でき、ナノワイヤ性能を最適化するために所望の歪み特徴が構築され得る。
もちろん、記載される例示的実施形態に多くの変更および修正が加えられ得ることが認識されるだろう。たとえば、ナノワイヤは円形の断面を有する必要はない。一般的に、ナノワイヤを外周方向に囲むストレッサ層の形成が可能であるように、（たとえば構造の長さに沿って支持するために接合されているフィン・タイプの構造などではなく）ナノワイヤがその外周のすべての側からアクセス可能であれば、あらゆるナノワイヤ断面が用いられてもよい。もちろん、すでに他の構造が上に形成されているナノワイヤにストレッサ層を適用してもよく、上述の方法を適用してナノワイヤの露出部分に半径方向もしくは長手方向またはその両方の歪みを生成してもよい。たとえば、既存のサラウンドゲート構造が形成されたナノワイヤに上述の方法を適用して、図７のものと類似のＦＥＴデバイスを達成してもよい。前に考察したとおり、代替的な実施形態は、ストレッサ層によって誘導される歪みの下で半金属ナノワイヤを半導体ナノワイヤに転換してもよい。
簡単なナノワイヤ・デバイスおよびそれに基づくＦＥＴデバイスを上述したが、本発明を具現化する方法は一般的に、導体としてナノワイヤが用いられるあらゆるデバイスを作製するために適用されてもよい。特定の例は、熱電変換器、ナノワイヤ・センサ、およびたとえばＬＥＤ（発光ダイオード（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅｓ））などの光電子デバイスを含む。前に言及したとおり、ナノワイヤは基板に垂直に形成されて鉛直のデバイス・ジオメトリを与えてもよい。
本発明の範囲から逸脱することなく、前述の実施形態に多くのその他の変更および修正を加えることができる。

Claims (16)

  1. ナノワイヤ・デバイス（７、１４、２５、３８、４０）を形成するための方法であって、前記方法は、半導体ナノワイヤ（１、１０、２０、３０）を外周方向に囲むストレッサ層（６、１３、２３、３３）を形成するステップを含み、前記方法は、前記ストレッサ層によって前記ナノワイヤが半径方向および長手方向の歪みの少なくとも一方を受けることによって、前記ナノワイヤ内のキャリア移動度が高くなるように行われる、方法。
  2. 半導体材料の前記ナノワイヤ（１、１０、２０、３０）を形成するステップを含む、請求項１に記載の方法。
  3. 半金属材料の前記ナノワイヤを形成するステップを含み、前記ストレッサ層によって誘導される前記歪みが前記半金属材料を半導体にする、請求項１に記載の方法。
  4. 前記ナノワイヤ（１、２０、３０）にストレスを加えるように固有に適合された材料の前記ストレッサ層（６、２３、３３）を形成するステップを含む、請求項１から３のいずれか１項に記載の方法。
  5. 前記ナノワイヤ（１０）上に予備層（１１）を形成し、次いで前記予備層（１１）を処理して前記予備層を活性化することにより前記ナノワイヤにストレスを加えることによって、前記ストレッサ層（１３）を形成するステップを含む、請求項１から３のいずれか１項に記載の方法。
  6. 前記予備層（１１）を処理するステップの前に、前記処理中に前記予備層の外表面ジオメトリを実質的に維持するために前記予備層の上に固定層（１２）を形成するステップを含む、請求項５に記載の方法。
  7. 前記ナノワイヤの各端部が支持（３、４、２１、２２、３１、３２）に取り付けられるように前記ナノワイヤ（１、２０、３０）を形成するステップと、次いで前記ストレッサ層（６、２３、３３）を形成するステップとを含む、請求項１から６のいずれか１項に記載の方法。
  8. 前記ナノワイヤの少なくとも一方の端部において前記ナノワイヤ（２０、３０）を前記支持（２２、３１、３２）から自由にすることによって、前記ナノワイヤが前記ストレッサ層（２３、３３）によって少なくとも長手方向歪みを受けるステップを含む、請求項７に記載の方法。
  9. 前記ナノワイヤの一方の端のみが支持に取り付けられるように前記ナノワイヤを形成するステップと、次いで前記ストレッサ層を形成することによって、前記ナノワイヤが前記ストレッサ層によって少なくとも長手方向歪みを受けるステップとを含む、請求項１から６のいずれか１項に記載の方法。
  10. 前記ナノワイヤ（２０、３０）の前記端部または各自由端に取り付けられる新たな支持（２４、３６、３７）を形成するステップを含む、請求項８または９に記載の方法。
  11. 前記ナノワイヤ（２０、３０）から前記ストレッサ層（２３、３３）を除去することによって、前記ストレッサ層によるあらゆる半径方向歪みが排除されるステップを含む、請求項１０に記載の方法。
  12. 前記ストレッサ層（６、１３、２３、３３）を実質的に均質なコーティングとして形成するステップを含む、請求項１から１１のいずれか１項に記載の方法。
  13. 丸い断面を有する前記ナノワイヤ（１、１０、２０、３０）を形成するステップを含む、請求項１から１２のいずれか１項に記載の方法。
  14. ナノワイヤ・トランジスタ（４０）を形成するための方法であって、前記方法は、誘電体（４４）およびゲート電極（４５）を含み、かつ前記ナノワイヤ（４１）のチャネル部分を囲むゲート構造を形成するステップと、前記ナノワイヤのそれぞれの端部にソースおよびドレイン領域（４２、４３）を提供するステップとを含む、請求項１から１３のいずれか１項に記載の方法。
  15. ナノワイヤ・デバイス（７、１４）であって、ナノワイヤを外周方向に囲むストレッサ層（６、１３）を有する半導体ナノワイヤ（１、１０）を含み、前記配置は、前記ナノワイヤが前記ストレッサ層によって半径方向および長手方向の歪みの少なくとも一方を受けることによって、前記ナノワイヤ内のキャリア移動度が高くなるようにする、ナノワイヤ・デバイス。
  16. ナノワイヤ（４１）およびゲート構造を含む電界効果トランジスタ（ＦＥＴ）（４０）であって、前記ゲート構造は誘電体（４４）およびゲート電極（４５）を含み、かつ前記ナノワイヤ（４１）のチャネル部分を囲んでおり、前記ＦＥＴはさらに、前記ナノワイヤのそれぞれの端部にソースおよびドレイン領域（４２、４３）を含み、前記ナノワイヤが半径方向および長手方向の歪みの少なくとも一方を受けることによって、前記ナノワイヤ内のキャリア移動度が高くなる、ＦＥＴ。
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