JP2008523590A - ナノスケールワイヤベースのデータ格納装置 - Google Patents

ナノスケールワイヤベースのデータ格納装置 Download PDF

Info

Publication number
JP2008523590A
JP2008523590A JP2007544625A JP2007544625A JP2008523590A JP 2008523590 A JP2008523590 A JP 2008523590A JP 2007544625 A JP2007544625 A JP 2007544625A JP 2007544625 A JP2007544625 A JP 2007544625A JP 2008523590 A JP2008523590 A JP 2008523590A
Authority
JP
Japan
Prior art keywords
shell
storage device
data storage
electronic data
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007544625A
Other languages
English (en)
Inventor
チャールズ エム． リーバー，
ユエ ウー，
ハオ ヤン，
Original Assignee
プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ filed Critical プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ
Publication of JP2008523590A publication Critical patent/JP2008523590A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B9/00—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor
    • G11B9/02—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor using ferroelectric record carriers; Record carriers therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/123—Nanowire, nanosheet or nanotube semiconductor bodies comprising junctions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/16—Memory cell being a nanotube, e.g. suspended nanotube
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/17—Memory cell being a nanowire transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/18—Memory cell being a nanowire having RADIAL composition
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Neurology (AREA)
  • Semiconductor Memories (AREA)

Abstract

本発明は、ナノテクノロジーおよび回路網において使用され得るサブマイクロ電子デバイスに関し、一部の場合において、ナノスケールワイヤおよびデータを符号化することが可能なナノ構造に関する。本発明の一局面は、ナノスケールワイヤまたは電気的に分極可能な領域を有する他のナノ構造を提供する。一部の場合において、電気的に分極可能な領域は、外部に電界が存在しなくても、分極状態を維持することが可能である。電気的に分極可能な領域の全てまたは一部分のみが、例えば１ビット以上のデータを符号化するために分極され得る。実施形態の１つのセットにおいて、電気的に分極可能な領域は、機能性酸化物、または強誘電率の酸化材料を含む。

Description

（関連出願の引用）
本出願は、Ｌｉｅｂｅｒらによる「Ｎａｎｏｓｃａｌｅ Ｗｉｒｅ Ｂａｓｅｄ Ｄａｔａ Ｓｔｏｒａｇｅ」と題される米国特許出願第６０／６３３，７３３号（２００４年１２月６日出願）に対する優先権を主張し、上記出願は、本明細書において参照により援用される。
（連邦政府スポンサーの研究）
本発明の様々な局面は、米国防省高等研究計画局助成第Ｎ−０００１４−０１−１−０６５１号および第Ｎ０００１４−０４−１−０５９１号によって後援される。米国政府は、本発明に関して一定の権利を有し得る。
（技術分野）
本発明は、概して、回路網において使用され得るナノテクノロジーおよびサブマイクロ電子デバイスに関連し、特に、ナノスケールワイヤおよびデータを符号化することが可能なナノ構造に関連する。
ナノテクノロジー、特に半導体量子ドットおよびナノワイヤのようなサブマイクロ電子技術に対する関心は、ナノスケールにおける化学的および物理的課題、およびこれらの構造を電子デバイス、光デバイスおよび関連のデバイスにおいて利用する期待によって、動機付けられてきた。ナノスケールの製品は、電荷キャリアおよびエキシトン（例えば電子、電子正孔対、電子対など）の移送に非常に適し得、その結果として、ナノスケールの電子アプリケーション、光アプリケーションおよび他のアプリケーションにおける基礎的要素として有用であり得るが、ナノテクノロジーおよびナノ電子工学のほとんどが、充分に開発されていない。それゆえに、ナノスケールのデバイスを含む新規で改善された製品および技術に対する必要性が、当該分野において存在する。
本発明は、ナノスケールワイヤおよびデータを符号化することが可能な他のナノ構造に関連する。本発明の目的は、一部の場合において、相関する製品、特定の課題に対する代替的な解決策、および／または１つ以上のシステムおよび／または製品の複数の異なる使用を含む。
一局面において、本発明は、電子データ格納デバイスを提供する。実施形態の１セットに従って、デバイスは、第１の電極、第２の電極、第１の電極と第２の電極との間の電気的経路を定義する半導体材料、および少なくとも第１の分極状態と第２の分極状態との間でスイッチ可能な半導体材料近似の材料を含む。一実施形態において、半導体材料は、強誘電率の材料の第１または第２の分極状態にそれぞれ応答して、第１の伝導状態と第２の伝導状態との間でスイッチ可能であり、第１の伝導性、および第１の伝導性の少なくとも１０００倍の第２の伝導性のそれぞれを、第１の電極と第２の電極との間に提供する。
実施形態の別のセットにおいて、電子データ格納デバイスは、第１の電極、第２の電極、および第１の電極と第２の電極との間の電気的経路を定義する半導体材料含む。一実施形態において、半導体材料は、少なくとも、電気的経路に沿って、第１のスイッチ領域および第２のスイッチ領域を含み、第１のスイッチ領域および第２のスイッチ領域のそれぞれは、第１の伝導状態と第２の伝導状態との間で個別的かつ独立にスイッチ可能であり、第２の伝導状態はそれぞれの領域において電気的経路に沿って、それぞれの領域における第１の状態の伝導性の少なくとも１０００倍の伝導性を提供する。
実施形態のさらに別のセットにおいて、電子データ格納デバイスは、オフ状態とオフ状態の導電性の少なくとも１０００倍の導電性を提供するオン状態とを有する半導体データ格納要素を含む。データ格納要素は、オン状態からオフ状態および／またはその逆に要素をスイッチすることが可能である書込電圧、および要素の状態が決定され得る読取電圧を有し得る。特定の実施形態において、読取および書込電圧は、１Ｖまたは２Ｖだけ異なる。
別の局面に従って、本発明は製品である。実施形態の１セットにおいて、製品は、第１の電極、第２の電極、第１の電極と第２の電極との間に電気的経路を定義する半導体材料、および少なくとも２つの制御端子を含み、各端子は、第１の電極と第２の電極との間の電気的経路に沿って、半導体材料と電気的に連絡する。
実施形態の別のセットにおいて、製品は、電気的に分極可能な領域を備えるナノスケールワイヤを含む。一実施形態において、電気的に分極可能な領域は、電界が存在しなくても分極状態を維持することが可能である。実施形態のさらに別のセットに従って、製品は、コアとコアを少なくとも部分的に取り囲むシェルとを備えるナノスケールワイヤを含む。一実施形態において、コアは、半導体または導体である。一部の場合において、シェルは、強電性の酸化材料を含む。
実施形態のさらに別のセットにおいて、製品は、不揮発性のメモリ要素のアレイを備えるデバイスを含む。一実施形態において、製品は、複数のメモリ要素を含み、各メモリ要素は、トランジスタアーキテクチャを備えるナノスケールワイヤを備える。実施形態のさらに別のセットにおいて、製品は、コアと少なくとも２つのシェルとを備えるナノスケールワイヤを含み、各シェルは、コアの少なくとも一部分を取り囲む。一実施形態において、ナノスケールワイヤは、強電性の酸化材料を備える。実施形態のさらに別のセットにおいて、製品は、トランジスタアーキテクチャを備えるナノスケールワイヤを含む。少なくとも一実施形態において、ナノスケールワイヤは、強電性の酸化材料を備える。実施形態のさらに別のセットにおいて、製品は、コアとシェルとを備えるナノスケールワイヤを含み、ナノスケールワイヤは、Ｂａを含む。実施形態のさらに別のセットにおいて、製品は、コアと少なくとも２つのシェルとを備えるナノスケールワイヤを含み、シェルのうちの少なくとも１つは、少なくとも約１５の誘電率を有する。
実施形態の１セットにおいて、製品は、１ビットよりも多いデータを符号化するナノスケールワイヤを備える。実施形態の別のセットに従って、製品は、ビットデータを符号化する領域を備えるナノスケールワイヤを含み、その領域は、第２の可動ナノスケールワイヤの位置によっては定義されない。
実施形態の１セットにおいて、製品は、メモリ要素のアレイを備えるデバイスを含み、各メモリ要素は、約２０ｎｍ２／ｂｉｔを下回る範囲を有する。実施形態のさらに別のセットに従って、製品は、少なくとも１０００であるオン／オフ電流の差異の比率において、約１Ｖａｂｓｏｌｕｔｅを下回る読取電圧を有するメモリ要素を含む。実施形態のさらに別のセットにおいて、製品は、少なくとも１０００であるオン／オフ電流の差異の比率において、約１Ｖａｂｓｏｌｕｔｅを下回る書込電圧を有するメモリ要素を含む。実施形態のさらに別のセットにおいて、製品は、少なくとも１０００であるオン／オフ電流の差異の比率において、約１：１．５を下回る読取／書込電圧比率を有するメモリ要素を含む。製品は、第１の伝導性を有する第１の安定状態と、第２の伝導性を有する第２の安定状態とを有するメモリ要素を含み、実施形態のさらに別のセットにおいて、第１の伝導性は、第２の伝導性の少なくとも１０００倍の大きさである。
さらに別の局面において、本発明は手段を提供する。実施形態の１セットにおいて、手段は、コアおよびシェル、シェルの少なくとも一部分を備えるナノスケールワイヤにおける分極化の作用を含む。
実施形態の１セットは、ナノスケールワイヤ上にデータの第１のビットを符号化する動作とデータの第１のビットを実質的に変化させることなく、ナノスケールワイヤ上にデータの第２のビットを符号化する動作とを含む手段を提供する。実施形態の別のセットにおいて、手段は、ナノスケールワイヤからのデータの第１のビットを読取る動作と、第１のビットから独立したデータの第２のビットをナノスケールワイヤから読取る動作とを含む。実施形態のさらに別のセットにおいて、手段は、固定ナノスケールワイヤにおいて、少なくとも１ビットのデータを符号化する動作を含む。
実施形態のさらに別のセットにおいて、手段は、ソース電極、ドレイン電極、およびソース電極とドレイン電極との両方と電気的に連絡する半導体材料を提供する動作、および半導体材料において、少なくとも２つの別個のビットデータを独立的に書込および読取りする動作を含む。
実施形態のさらに別のセットは、第１のシェルとは異なる第２のシェルを形成するために、コアおよび第１のシェルを備えるナノスケールワイヤの少なくとも一部分の上に、強電性の酸化材料を堆積させる動作を含む手段を提供する。実施形態の別のセットにおいて、手段は、基板に対して固定されてないナノスケールワイヤの少なくとも一部分の上に、強電性の酸化材料を堆積させる動作を含む。
実施形態のさらに別のセットは、基板に固定されてないナノスケールワイヤの少なくとも一部分の上に、少なくとも約１５である誘電率を有する材料を堆積させる動作を含む手段を提供する。
別の局面において、本発明は、本明細書に記載される実施形態のうちの１つ以上を形成する方法に関する。さらに別の局面において、本発明は、本明細書に記載される実施形態のうちの１つ以上を使用する方法に関する。
本発明の他の利点および新規性は、添付の図面を参照して考察されるときには、本発明の限定ではない様々な実施形態の以下の詳細な記載から明らかになり得る。本明細書と参照として援用される文書とが、矛盾するおよび／または不整合な開示を含む場合には、本明細書が支配し得る。参照として援用される２つ以上の文書が、相互に矛盾するおよび／または不整合な開示を含む場合には、より新しい有効なデータを有する文書が支配し得る。
本発明の限定されない実施形態が、添付の図面を参照して例示によって記載され得、図面は、概略的なものであり、尺度に合わせて描かれることを意図していない。図面において、図示される同一なコンポーネント、または同様なコンポーネントはそれぞれ、共通の数字によって表される。明確にするために、全ての図面において全てのコンポーネントにラベル付けされているわけではなく、本発明の各実施形態の全てのコンポーネントが表示されているのでもない。図示は必ずしも、当業者が本発明を理解することを可能にするわけではない。
本発明は、回路網において使用され得るナノテクノロジーおよびサブマイクロ電子デバイスに関連し、一部の場合において、ナノスケールワイヤおよびデータを符号化することが可能な他のナノ構造に関連する。本発明の一局面は、ナノスケールワイヤおよび電気的に分極可能な領域を有する他のナノ構造を提供する。例えば、ナノスケールワイヤは、コアと電気的に分極可能なシェルとを備え得る。一部の場合において、電気的に分極可能な領域は、外部の電界が存在しなくても、分極状態を維持することが可能である。電気的に分極可能な領域の全て、または一部のみが、例えば１ビット以上のデータを符号化するために分極され得る。実施形態の１セットにおいて、電気的に分極可能な領域は、機能性酸化物、または例えばＢａＴｉＯ３、ジルコン酸チタン酸鉛などのような強電性の酸化材料を含む。一部の実施形態において、ナノスケールワイヤ（または他のナノ構造）はさらに他の材料を含み得、例えば、分離領域は、電気的に分極可能な領域を、ナノスケールワイヤの他の領域から分離する。例えば、ナノスケールワイヤにおいて、１つ以上の中間のシェルが、電気的に分極可能なシェルからコアを分離し得る。
例えば、コア１０およびシェル２０を有するナノスケールワイヤ５を用いて図４Ａ示されるように、本発明の一局面は、コアおよびシェルを有するナノスケールワイヤを提供し、シェルは、機能性酸化物および／またはチタン酸バリウム（例えばＢａＴｉＯ３）のような強電性の酸化材料を含む。コアの少なくとも一部分を少なくとも部分的に取り囲むシェル２０の１つ以上の部分は、電界５０をシェル２０の１つ以上の部分に適用することによって、独立的に分極され得、分極の後に、そのような部分は、外部の電界が存在しなくてもなお、分極状態を維持することが可能であり得る。コアは、導電性（すなわち、電流を通すことが可能）であり得、電界をシェルに適用するために使用され得る。例えば、コアは、シリコンのような半導体、または導体を含み得る。半導体の他の例は、元素半導体、ＩＶ族の半導体、ＩＩＩ−Ｖ族の半導体、ＩＩ−ＩＶ族の半導体、ならびに異なるドーピングの程度を有する半導体を含む。追加例が、以下にさらに記載される。それ故に、本発明は、ｐ型のドーピングされたシリコンに限定されず、異なる型および／または異なるドーピングの程度を有する他の型の半導体材料にも同様に適用可能であることが留意されるべきである。
特定の実施形態において、そのようなナノスケールワイヤは、不揮発性のメモリデバイスのようなデバイスにおいて有用である。一部の場合において、１ビットよりも大きいデータが、ナノスケールワイヤ、例えば独立的に分極されるシェルの異なる部分の中に符号化され得る。データ（すなわちビット）は、（例えば、「書込電圧」を使用して）電界をシェルの一部分に適用することによって、シェルの一部分の中に符号化され得る。例えば、ワイヤは、シェルの一部分とコアとの間に第１の電圧グラジエント（例えば「１」を表す）を形成することによって分極され得、シェルの一部分とコアとの間に第２の電圧グラジエント（例えば「０」を表す）を形成することによって脱分極され得、第２の電圧グラジエントは、第１の電圧グラジエントに対して小さいか、または負であり得る。電圧グラジエントを除去すると、シェルの一部分は、一部の場合において、少なくとも数時間、数日、数週間以上にわたり、分極状態を維持することが可能である。どのような理論にも拘束されることを考えないことにすると、一部の場合において、量子スケールにおける電気的に分極可能な領域の「２進性」の特性（例えば、「アップ」電気双極子モーメントおよび「ダウン」電気双極子モーメント）により、シェルの一部分は、いかなる感知可能な減少、つまり「漏出」なく、非常に長い期間にわたり分極状態を維持することが可能である。なぜならば、電気的に分極可能な領域の一部分の量子状態（例えば、「アップ」電気双極子モーメントおよび「ダウン」電気双極子モーメント）が、実質的な漏出または中間値を防止し、ナノスケールワイヤのナノスケールの大きさが、本明細書で考察されるような伝導性および／またはナノスケールワイヤ他の電気的特性を電気的に分極可能な領域が、制御することを可能だからである。分極状態に対する「１」ならびに脱分極または反分極状態に対する「０」の表示は、任意に選択されること、および本発明の別の実施形態において、「０」が分極状態に対して選択され得、かつ「１」が脱分極または反分極状態に対して選択され得ることに留意されるべきである。本開示の利点を使用することにより、当業者は、任意の分極符号化スキームを使用して、ナノスケールワイヤに対してデータを読取／書込するための適切な技術を知り得る。
一実施形態において、分極シェルは、分極されないシェルに対して、分極領域に近接する（すなわち、接触または少なくとも近く）コアのコンダクタンスを変化させ得、それに対応して、より多い分極量が、一部の場合において、伝導性に関して、より高い効果を有し得る（他の実施形態は以下でさらに詳細に考察される）。それゆえにシェルの分極状態は、コアのコンダクタンスを測定することにより決定され得る。例えば、コアがｐ型のドーピングされたシリコンを含む場合に、コアに向けられてるシェルの一部分における分極状態（すなわち、「ダウン」双極子モーメント）は、コアのコンダクタンスを低下させ得、コアの反対に向けられてるシェルの一部分における分極状態（すなわち、「アップ」双極子モーメント）は、コアのコンダクタンスを増加させ得る。さらに、コアのコンダクタンスは、シェルの一部分の分極状態を変化させることなく、例えば、分極が書込まれるが値の小さい電圧に対して負であるシェルの一部分に、電圧を適用することによって決定され得る。そのような電圧を適用するために、１つ以上の電極が、シェルの１つ以上の部分に適用され得る。その結果として、シェルの各部分付近のコアのコンダクタンスを決定することによって、シェルのその部分の分極状態が、独立的に決定され得る。例えば、（例えば、読取電圧が適用される前のナノスケールワイヤに対して）より高いコンダクタンスは、（脱分極のシェルの一部分は、一般的に、さらなる脱分極によって実質的に変化させられないので）シェルのその部分における分極の不足を示し得、より低いコンダクタンスは、シェルのその部分における分極を示し得る。それ故に、ナノスケールワイヤは、一部の場合において、トランジスタまたはスイッチとして扱われ得、その場合に、コアはソースおよびドレインとして振る舞い、シェル部分のそれぞれは、ゲートとして振る舞う。代わりに、読取電圧をナノスケールワイヤのシェルの各部分に適用することによって、データを符号化するナノスケールワイヤの各部分の状態が、決定され得る。
本発明は、チタン酸バリウムのみに限定されず、強電性の酸化材料および／または他の電気的に分極可能な材料のような他の材料、または機能性酸化物の材料を含むことに、留意すべきである。例えば、一局面において、本発明は、外部の電界が存在しなくても分極状態を維持することが可能な材料を含む。
本明細書において使用されるように、「機能性酸化物」の材料は、酸素を含み、ナノスケールワイヤの少なくとも一部分の上でコーティングまたはシェルを形成する材料である。機能性酸化物は、一般的に、ナノワイヤの電子的特性および／または放射特性および／または他の特性に影響を与えること、またはナノワイヤまたはその機能性酸化物などに影響を与える分子材料を取り付けるプラットフォームとして作用することのいずれかによって関連付けられるナノワイヤに、機能的に影響を与え得る。機能性酸化物の材料の例は、例えば本明細書において記載されるように、高い誘電率Ｋの材料、強電性の酸化材料、強磁性の酸化材料などを含むが、それらには限定されない。これらの材料および／または他の材料の組み合わせはまた、本発明の特定の実施形態において考慮される。一部の場合において、機能性酸化物の材料は、原子層堆積または本明細書に記載される他の技術のような技術を使用して、ナノスケールワイヤ上に堆積され得る。
本明細書で使用されるように、「強電性の酸化材料」は、外部刺激が除去されたときでさえも、材料が分極状態を一様（ｅｖｅｎ）に維持するように、例えば電界および／または機械的な力のような外部刺激によって、可逆的にかつ安定的に分極され得る材料である。（当業者には理解されるように、その名前にかかわらず、「強電性の酸化」材料は、鉄を含有する材料および／または酸素を含有する材料に限定されないことにもまた、留意するべきである。）一般的に、強電性の酸化材料は２つの状態を有し、その２つの状態は、「分極」状態および「脱分極」状態（または「反分極」状態）、「アップ」電気双極子モーメントおよび「ダウン」電気双極子モーメント、比較的に高い伝導状態および比較的に低い伝導状態、双極子モーメントを有する第１の状態および双極子モーメントを有さない第２の状態などとして、様々に参照され得る。本明細書の記載において、「分極」状態および「脱分極」状態のような強電性の酸化材料の２つの状態に対する参照は、単なる例であり、他の実施形態において、強電性の酸化材料の状態は、「アップ」電気双極子モーメントおよび「ダウン」電気双極子モーメント、比較的に高い伝導状態および比較的に低い伝導状態などとして参照され得ることが、理解されるべきである。強電性の酸化材料の限定ではない例は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３、タンタル酸ストロンチウムビスマス（ＳｒＢｉ２Ｔａ２Ｏ６）、ビスマスチタン酸ランタン（Ｂｉ（ＬａｘＴｉ１−ｘ）４Ｏ１２）、ストロンチウムチタン酸バリウム（ＢａｘＳｒｌ−ｘＴｉＯ３）、テルル化ゲルマニウム（ＧｅＴｅ）などを含む。
実施形態の１セットにおいて、強電性の酸化材料は、ペロブスカイト結晶構造、またはチタン鉄鉱結晶構造を有する材料を含む。そのような結晶構造は、例えば、結晶構造の単位胞（ｕｎｉｔ ｃｅｌｌ）の中の原子が第１の位置に存在する第１の安定状態、および結晶構造の単位胞の中の原子が、第１の位置とは異なる第２の位置に存在する第２の安定状態のような、２つ以上の安定した原子状態を有し得る。ペロブスカイト結晶構造は、異なる適用電界を使用して、第１の状態または第２の状態において、分極され得る電気的に分極可能な材料であり得る。当業者は、ペロブスカイト結晶構造、またはチタン鉄鉱結晶構造を有する材料を識別することが可能であり得る。特定のペロブスカイト結晶構造の中に存在し得る原子の例は、バリウム、ジルコニウム、チタニウム、鉛、ゲルマニウム、ストロンチウムなど、ならびにそれらの特定の酸化物を含むが、それらには限定されない。特定の場合において、強電性の酸化材料は、１つよりも多い単位胞のタイプを含み得る。例えば、強電性の酸化材料は、チタン酸バリウムおよびチタン酸鉛、チタン酸バリウムおよびジルコン酸チタン酸鉛、チタン酸鉛およびジルコン酸チタン酸鉛などを含み得る。
本明細書において使用されるように、「電気的に分極可能」である材料または領域は、分極状態が電界の適用によって変化され得る材料である。本発明の一部の実施形態において、電気的に分極可能な材料または領域は、例えば、強電性の酸化材料および／または機能性酸化物材料を含む実施形態において、電界が除去されるときに、電気的に分極可能な領域は、分極状態を維持することが可能であり得る。それ故に、例えば、強電性の酸化材料に適用される第１の電界は、材料（または、少なくともその一部分）が「分極」状態に入るようにし得、第２の電界は、材料（または、少なくともその一部分）が「脱分極」状態または「反分極」状態に入るようにし得る。一部の場合において、第１の電界および第２の電界は、反対の極（すなわち、正および負の電界）を有し得る。材料または領域に適用される電界は、材料または領域の分極状態を変化させるのに少なくとも充分な強度および／または持続期間を有し得る。以下でさらに詳細に考察されるように、一部の場合において、電気的に分極可能な領域は、独立的に分極され得る（すなわち、電気的に分極可能な領域の第１の部分は、電気的に分極可能な領域の第２の部分の分極状態を実質的に変化させることなく、分極または脱分極され得、電気的に分極可能な領域の第１の部分において、電気的に分極可能な領域の第２の部分の伝導性を実質的に変化させることなく、伝導性が高められ得る、など）２つ以上の部分を含み得る。
本発明は、コアおよびシェルを有するナノスケールワイヤに限定されず、他の配置のナノスケールワイヤならびに他のナノ構造も同様に含むことがまた、理解されるべきである。例えば、一実施形態において、ナノ構造は、電気的に分極可能である第１の層または第１の領域、および例えば、半導体または導体の領域７１と電気的に分極可能な領域７２とを用いて、図６Ａに示されるような、半導体または導体である第２の層または第２の領域を備え得る。限定ではない別の例のように、ナノ構造は、半導体または導体の領域をはさんでいる２つの電気的に分極可能な領域を備え得る。以下に記載において、ナノスケールワイヤに対する参照は、利便性のみの目的であり、他のナノ構造がまた、特定の場合において使用され得ることが、理解されるべきである。
実施形態の１セットは、（例えば上記で考察したような）強電性の酸化材料を含む第１の領域と、強電性の酸化材料が存在し得ない第２の領域とを有するナノスケールワイヤを提供する。例えば、第２の領域は、シリコンのような半導体、導体、高い誘電率Ｋの材料、金属などを含み得る。実施形態の別のセットは、ペロブスカイト結晶構造および／またはチタン鉄鉱結晶構造を含む第１の領域と、ペロブスカイト結晶構造および／またはチタン鉄鉱結晶構造の存在しない第２の領域とを有するナノスケールワイヤを提供する。実施形態のさらに別のセットは、電気的に分極可能である第１の領域と、電気的に分極可能ではない第２の領域とを有するナノスケールワイヤを提供する。実施形態のさらに別のセットは、少なくとも約１５である誘電率を有する第１の領域と、第１の領域を下回る誘電率を有する第２の領域とを有するナノスケールワイヤを提供する。本発明の実施形態のさらに別のセットは、機能性酸化物の材料を含む第１の領域と、機能性酸化物の材料の存在し得ない第２の領域とを有するナノスケールワイヤを提供する。一部の実施形態において、これらの実施形態の組み合わせがまた考えられる。ナノスケールワイヤの中の２つよりも多い領域がまた考えられ（例えば、ナノスケールワイヤは、２、３、４、５またはそれ以上のそのような領域を有し得る）、これらの領域は、独自の構成を有し得、および／またはこれらの領域の一部が、例えば図４Ｂおよび図４Ｃに示されるように、同じ構成を備え得る。領域は、互いに対して任意の配置に、例えば、（例えば、コア／シェルの構造におけるような、コア／シェルの構造のシェルのような）放射状に、または（例えば、領域が、ナノスケールワイヤの長手方向の軸に沿って隣接するように配置され得るような）長手方向に配置され得る。これらの配置の組み合わせがまた考えられ得る。例えば、ナノスケールワイヤは、第１の領域と、少なくとも１つのシェルによって取り囲まれるナノスケールワイヤの長手方向の軸に沿って第１の領域に隣接するように配置される第２の領域とを有し得る。また、ナノスケールワイヤは、コアを少なくとも部分的に取り囲む２、３以上のシェルを有し得る、など各領域は、任意の形状または大きさを有し得る。例えば、領域は、１マイクロメーターを下回る、１００ｎｍを下回る、１０ｎｍを下回る、または１ｎｍを下回る最小の大きさを有し得る。一部の場合において、１つ以上の領域が、原子の単一の単分子層を含み得る。特定の配置において、（例えば、単分子層の中の原子の一部が存在しない場合は）領域は、単一の単分子層の厚みを下回り得る。ナノスケールワイヤの領域は、最小限の交差汚染を使用して、互いに区別され得（例えば、２つの異なる領域の間の接合が「原子的に急激」であり得、構成の異なる２つの隣接する領域の間で原子スケールにおいて、急激な転移がある）、またはナノスケールワイヤの構成は、１つの領域から次の領域へと漸進的に変化し得る。例として、隣接する領域の間の「重複領域」は、例えば、約１０ｎｍを下回る、約２０ｎｍを下回る、約４０ｎｍを下回る、約５０ｎｍを下回る、約１００ｎｍを下回る、約または５００ｎｍを下回るような数ナノメートルの幅である。一部の場合において、追加の分離領域が、これらの領域を分離するために、ナノスケールワイヤに追加され得る。例えば、分離領域は、ナノスケールワイヤの他の領域の間の原子拡散を防止または少なくとも低減し得る。
本発明の一部の実施形態に従って、ナノスケールワイヤは、コアを少なくとも部分的に取り囲む２、３またはそれ以上のシェル（例えば、「コア／シェル配置」）を有し得る。例えば、図４Ｂにおいて、ナノスケールワイヤ５は、コア１０および（同心円状に配置される）シェル２０、シェル３０、およびシェル４０を備え、図４Ｃにおいて、ナノワイヤ５はコア１０、および（同心円状に配置される）シェル２０、シェル３０、およびシェル４０を備える。シェルは、コアの少なくとも一部分の周りに放射状（すなわち、同心円状）に配置され得、および／または互いに対して長手方向に配置され得る（例えば、互いに接触して、単一のシェル構造の構成または密集に関する変化を長手方向に定義し、例えば、空気、絶縁体、流体、または予備のナノワイヤではないコンポーネントなどによって、互いから分離される）。シェルの部分は、コア上に直接的に配置され得るか、あるいは１つ以上の中間のシェルの部分（構成が長手方向に一致し得るか、または構成が長手方向に変化し得る）によって、コアから分離され得る。シェルは、必ずしも同心円状に配置される必要はない。例えば、シェルのうちの１つ以上が、コアに対して中心からずれて配置され得る。
本発明の実施形態の１セットは、さらに、例えば、ナノスケールワイヤのシェルまたは他の領域、あるいは他のナノ構造として配置される高い誘電率Ｋの材料を含む。高い誘電率Ｋの材料は、ナノスケールワイヤの中のあらゆる場所に配置され得る。本明細書において使用されるように、「高い誘電率Ｋの材料」は、概して、伝導率の低い伝導体であるが、電界の比較的に効率のよいサポーターであり、すなわち材料は、電界が通過することを可能にするが、電流が容易に通ることを可能にはしない。そのような特性は、例えば、当業者には公知の技術を使用して、材料の誘電率（「Ｋ」）を決定することによって決定され得る。高い誘電率Ｋの材料は、例えば、少なくとも約１０の誘電率のような比較的に高い誘電率を有し得、一部の場合において、誘電率は、少なくとも約１５、少なくとも約２０、少なくとも約２５、少なくとも約３０、少なくとも約４０、または少なくとも約５０であり得る。比較的に高い誘電率を有する材料の限定ではない例は、特定のセラミック材料、マイカ、ガラス、または特定のポリマーを含む。一部の実施形態において、高い誘電率Ｋの材料は、比較的に高い誘電率を有するジルコニウム、ハフニウム、アルミニウムなどの化合物を含む材料を含み得る。一実施形態において、高い誘電率Ｋの材料は、１つ以上の酸化物（すなわち、１つ以上の酸素原子を含む無機材料）を含む。当業者は適切な誘電率を有する酸化物を知り得る。限定ではない例は、例えば、ジルコニウム、ハフニウムを含む金属酸化物を含み、特定の例は、ＺｒＯ２、ＺｒＳｉＯ４、ＨｆＯ２、ＨｆＳｉＯ４、Ａｌ２Ｏ３などを含む。一部の場合において、高い誘電率を有する１つよりも多い材料が使用され得る。
一部の実施形態において、高い誘電率Ｋの材料は、ナノスケールワイヤの半導体または導体の領域と、ナノスケールワイヤにおける電気的に分極可能な領域との間に配置され得る。一部の実施形態に従って、高い誘電率Ｋの材料は、例えば、半導体または導体の領域と電気的に分極可能な領域との間の電流の流れを防止するか、または少なくとも制限することにより、材料が、電気的に分極可能な領域の性能を高めることによって、分極状態を維持することが可能であるような誘電率を有するように選択され得る。一部の場合、例えば、ナノスケールワイヤが、コア／シェル配置を有し、半導体または導体の領域がコアであり、電気的に分極可能な領域がナノスケールワイヤのシェルである場合に、高い誘電率Ｋの材料は、ナノスケールワイヤの別のシェルとして配置され得る（例えば、電気的に分極可能なシェルの少なくとも一部分と、ナノスケールワイヤのコアの少なくとも一部分との間に配置される）。例えば、図４Ｂにおいて、ナノスケールワイヤ５は、半導体または導体のコア５、高い誘電率Ｋの材料を含む内側のシェル３０、および電気的に分極可能な材料を含む外側のシェル２０を備え得る。
高い誘電率Ｋの材料は、半導体または導体の領域、および／または電気的に分極可能な領域に、直接的に隣接するように配置され得るか、あるいは半導体または導体の領域と電気的に分極可能な領域との間に形成される電界が、実質的に、高い誘電率Ｋの材料の少なくとも一部分に（例えば、測定され得る程度に）接触するように、間接的に配置され得る。例えば、（例えば、以下に考察されるような金属を含む）材料の別の領域は、高い誘電率Ｋの材料と電気的に分極可能な領域との間に配置され得る。
別の例として、一部の実施形態において、高い誘電率Ｋの材料は、直接的にまたは間接的に、例えば、上記のような２つ以上の領域の間のような、ナノスケールワイヤの２つ以上の領域の間に配置され得る。例えば、高い誘電率Ｋの材料は、強電性の酸化材料を含む第１の領域と、強電性の酸化材料のない第２の領域との間、ペロブスカイト結晶構造および／またはチタン鉄鉱結晶構造を含む第１の領域と、ペロブスカイト結晶構造および／またはチタン鉄鉱結晶構造のない第２の領域との間、少なくとも１５である誘電率を有する第１の領域と、第１の領域を下回る誘電率を有する第２の領域との間、機能性酸化物材料を有する第１の領域と、機能性酸化物材料を有さない第２の領域との間などに配置され得る。
本発明の実施形態の別のセットは、さらに、ナノスケールワイヤ、または他のナノ構造の中、例えば、半導体または導体の領域および／または電気的に分極可能な領域のような２つ以上の他の領域、あるいは上記の他の領域の任意のものを分離する分離領域を含む。分離領域は、ナノスケールワイヤの他の領域への原子拡散を防止（少なくとも低減）し得る。一部の実施形態において、分離領域は、分離領域に隣接する領域を下回る原子内拡散係数を有する材料によって定義され得る。別の実施形態において、分離領域は、金属（例えば、金または白金のような貴金属）、または酸化物（例えば、ＳｉＯ２）を含み得る。さらに別の実施形態において、分離領域は、高い誘電率Ｋの材料を含むか、または高い誘電率Ｋの材料によって定義される。それ故に、図４Ｂを参照すると、ナノスケールワイヤ５は、半導体または導体のコア５、電気的に分極可能な材料を含む外側のシェル２０、ならびに半導体または導体のコアと電気的に分極可能な材料とを分離する分離領域３０を備え得る。
実施形態のさらに別のセットにおいて、例えば、ナノスケールワイヤまたは他のナノ構造は、例えば、半導体または導体の領域および／または電気的に分極可能な領域、または上記の他の領域のうちの任意のもののような、ナノスケールワイヤの中の２つ以上の他の領域を分離する金属を含む領域を含む。金属を含む領域は、例えば、異なる領域の間の原子の間隔の差異の結果による圧力の低減によって、ナノスケールワイヤの領域の間で、よりよい接続が行なわれることを可能にし得る。一部の場合において、金属の領域はまた、ナノスケールワイヤの他の領域への原子拡散を防止するか、または少なくとも低減するために使用され得る。実施例は、金、白金、パラジウム、ロジウム、銀、またはイリジウムを含むが、それらには限定されない。
上記の領域の任意の組み合わせが、本発明の特定の実施形態において想定される。それ故に、例えば、ナノスケールワイヤまたは別のナノ構造は、半導体または導体の領域、高い誘電率Ｋの材料、金属を含む領域、および電気的に分極可能な領域を含み得、一部の場合において、これらの領域は、コア／シェル配置において分散配置され得る。したがって、例えば図４Ｃに示されるように、ナノスケールワイヤ５は、半導体または導体のコア５、高い誘電率Ｋの材料を含む、コアの少なくとも一部分を取り囲む第１のシェル３０、金属を含む、第１のシェルの少なくとも一部分を取り囲む第２のシェル４０、ならびに電気的に分極可能な材料を含む、第２のシェルの少なくとも一部分を取り囲む外側のシェル２０を備え得る。一部の場合において、シェルは、コアの周りに同心円状に配置され得る。
実施形態の１セットにおいて、ナノスケールワイヤまたは他のナノ構造は、独立的に似分極され得る２つ以上の部分を含む電気的に分極可能な領域を含む。例えば、電気的に分極可能な領域の第１の部分は、ナノスケールワイヤの隣接する部分の分極状態を実質的に変化させることなく、分極、または脱分極され得る。それ故に、電気的に分極可能な領域の第１の部分を電気的に分極するか、または脱分極するときに、電気的に分極可能な領域の第２の部分の分極状態は、実質的に変化されず（例えば、第２の部分は、同時に分極、または脱分極されない）、（以下に考察するように）読取るときに、第１の部分の分極または脱分極の前と同じデータをもたらす。
一実施形態において、独立的に分極、または脱分極され得る電気的に分極可能な領域の複数の部分は、少なくとも３つの単位胞の距離（中心〜中心）によって分離され、一部の場合において、それら部分は、少なくとも４個の単位胞、少なくとも５個の単位胞、少なくとも７個の単位胞、少なくとも１０個の単位胞、少なくとも１５個の単位胞、少なくとも２０個の単位胞、少なくとも２５個の単位胞、少なくとも５０個の単位胞などの距離によって分離され得る。本明細書において使用されるように、「単位胞」は、電気的に分極可能な領域の結晶構造における最も単純な繰り返しの単位である。当業者は、材料の単位胞のサイズを決定するための適切な技術を知り得る。特定の例として、電気的に分極可能な領域が、ＢａＴｉＯ３ペロブスカイト結晶構造を含む場合に、単位胞のサイズは約０．４ｎｍであり得る。
別の実施形態において、独立的に分極、または脱分極され得る電気的に分極可能な領域の複数の部分は、１つ以上の電極によって定義され、各電極は、電気的に分極可能な領域に接触して、または近接して（すなわち、適切な強度および持続期間の電界が、電極を使用して適用されるときに、電極付近の電気的に分極可能な領域の一部分が、ナノスケールワイヤの隣接する領域が実質的に変化させられることなく、分極されるか、または脱分極されるような距離において）独立的に配置される。一部の場合において、少なくとも１つの電極が、電気的に分極可能な領域に接触して、または近接して存在し、一部の場合において、少なくとも２、３、５、１０、２０、５０、７５、または１００個の電極のそれぞれが、電気的に分極可能な領域に接触しておよび／または近接して、例えば、電気的に分極可能な領域の異なる部分に接触して、または近接して存在する。全てではない特定の例において、例えば、実用性のために、１００、５０、２０、または１０個ほどの電極のそれぞれが、電気的に分極可能な領域に接触して、または近接して存在する。以下でさらに考察されるように、一部の場合において、ナノスケールワイヤは、１ビットよりも大きいデータを符号化するために使用され得、本発明の特定の実施形態において、各電極は、ナノスケールワイヤの中のビットデータを符号化するためおよび／または読取るために使用され得る。
一部の実施形態において、電気的に分極可能な領域に間隔を空けて位置する少なくとも３つの単位胞の距離によって分離されるように、電極が配置され得る。しかしながら、他の実施形態において、電極がより大きな距離によって分離されるように、電極が配置され得る。例えば、一部の場合において、電極が電気的に分極可能な領域に対して、少なくとも４単位胞、少なくとも５単位胞、少なくとも７単位胞、少なくとも１０単位胞、少なくとも１５単位胞、少なくとも２０単位胞、少なくとも２５単位胞、少なくとも５０単位胞などの距離によって分離されるように、電極が配置される。他の場合において、電極は、少なくとも約１ｎｍ、少なくとも約２ｎｍ、少なくとも約３ｎｍ、少なくとも約５ｎｍ、少なくとも約１０ｎｍ、少なくとも約１５ｎｍ、少なくとも約２０ｎｍ、少なくとも約２５ｎｍ、少なくとも約３０ｎｍ、少なくとも約４０ｎｍ、少なくとも約５０ｎｍ、少なくとも約７５ｎｍ、少なくとも約１００ｎｍ、少なくとも約１５０ｎｍ、少なくとも約２００ｎｍ、少なくとも約２５０ｎｍ、少なくとも約３００ｎｍ、少なくとも約５００ｎｍ、または少なくとも１ミクロンの距離によって分離され得る。
一実施形態において、図５において概略的に示されるように、電極の間隔が、コア−シェルのナノスケールワイヤを製造することによって決定され（図５Ａ）、ナノスケールワイヤを並べて、一定のピッチに間隔を空けて置き、および／または（例えば、本明細書において参照として援用される「Ｎａｎｏｓｃａｌｅ Ａｒｒａｙｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許第６０／５２４，３０１号（２００３年１１月２０日出願）において開示されるようなＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔの技術を使用して）ナノスケールワイヤが接触し（図５Ｂ）、次に、コアが電極を定義するように、適切なエッチング技術を使用して、ナノスケールワイヤのシェルの少なくとも一部分をエッチングする（図５Ｃ）。電極のアレイは、例えば、各出願が本明細書において参照として援用される「Ｎａｎｏｓｃａｌｅ Ａｒｒａｙｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許第６０／５２４，３０１号（２００３年１１月２０日出願）または「Ｎａｎｏｓｃａｌｅ Ａｒｒａｙｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許第１０／９９５，０７５号（２００４年１１月２２日出願）において開示されるスタンピング技術またはインプリンティング技術を使用するような、当業者に公知の移送技術を使用して、ナノスケールワイヤに接触するように、または少なくとも近接するように配置され得、電極のアレイは、例えばシェルがエッチングされる前または後のような、製造過程の間に、任意の適切な地点に配置され得る。本明細書において使用されるように、ナノスケールワイヤのアレイの「ピッチ」は、隣接するナノスケールワイヤの中心と中心との間の間隔である。例えば、ピッチは、一部の場合において、約５００ｎｍを下回り、約２００ｎｍを下回り、約１００ｎｍを下回り、約５０ｎｍを下回り、または約２０ｎｍを下回り得る。他の実施形態において、ナノスケールワイヤのピッチは、少なくとも約１００ｎｍ、少なくとも約２００ｎｍ、少なくとも約３００ｎｍ、少なくとも約４００ｎｍ、少なくとも約５００ｎｍ、少なくとも約６００ｎｍ、少なくとも約７５０ｎｍ、少なくとも約１ミクロン、少なくとも約２ミクロン、少なくとも約３ミクロン、少なくとも約５ミクロン、少なくとも約１０ミクロン、少なくとも約１５ミクロン、少なくとも約２０ミクロン、少なくとも約２５ミクロン以上であり得る。特定の実施形態において、並べられたナノスケールワイヤは、互いに接触するように配置されるが、しかしながら、他の実施形態において、並べられたナノスケールワイヤは、実質的に物理的に接触しないようなピッチにおいて存在し得る。
電極は、電圧をナノスケールワイヤ、例えば電気的に分極可能な領域に伝達することが可能である任意の材料から製造され得る。電極は、それぞれ独立的に、同じ材料または異なる材料から製造され得る。例えば、電極は、金属（例えば、ニッケル、銅、金または白金のような貴金属など）、または半導体材料（例えば、シリコン、ガリウム、ゲルマニウムなど）を含み得る。一実施形態において、１つ以上の電極は、別のナノスケールワイヤを備え得る。
電極は、当業者には公知の任意の適切な技術（例えば、電子ビームリソグラフィまたは光リソグラフィ技術）を使用して、ナノスケールワイヤの電気的に分極可能な領域に接触して、または少なくとも近接して配置され得、例えば、次に金属堆積（例えば、ニッケル、チタニウム、パラジウムのような貴金属などの熱蒸発、電子ビーム蒸発など）が生じる。一般的に、電極はナノスケールワイヤに対して固定される（すなわち、電極はナノスケールワイヤに対して動かない）。それ故に、一部の実施形態において、固定される電極は、ビットデータを符号化するために使用され得るナノスケールワイヤに電気的に分極可能な領域の一部分を定義するために使用され得る。
しかしながら、電極は、必ずしも全ての実施形態において要求されるわけではないことに、留意するべきである。例えば、一部の実施形態において、電界は、ナノスケールワイヤの外部にあるデバイスを使用して、ナノスケールに適用され得る。例えば、原子力顕微鏡（「ＡＦＭ」）プローブのようなプローブが、ナノスケールワイヤに近接して、または接触して配置され得、ナノスケールワイヤの電気的に分極可能な領域の一部分に電界を適用するために使用され得る。
本発明の一部の局面において、１ビット以上のデータが、例えば、上記のように、独立的に分極され得る２つ以上の部分を含む電気的に分極可能な領域を含むナノスケールワイヤを使用することによって、ナノスケールワイヤまたは本発明の他のナノ構造に符号化され得る。例えば、（例えば、脱分極状態、比較的に高い伝導性の状態などのような）第１の分極状態は、「０」を割り当てられ得、（例えば、分極状態、比較的に低い伝導性の状態などのような）第２の分極状態は、「１」を割り当てられ得る。本明細書において使用されるように、用語「ビット」または「複数のビット」は、データに関するものとして使用され、一般的に、多くの場合に「０」および「１」として参照される２つの状態を有するが、（例えば、コンピュータのファイルが、ファイルのサイズを低減させるために、数学的に「圧縮」されるときに、各「ビット」が、複数の情報を符号化するために使用されるような）情報理論的な意味において情報の内容を測定するために使用されるものとして、用語「ビット」または「複数のビット」は、本明細書において使用されないことに、留意するべきである。
それ故に、本発明のナノスケールワイヤは、それぞれ独立的に分極、または脱分極され得る任意の数の部分を含む電気的に分極可能な領域を含み得、そのようなナノスケールワイヤは、同様な数のビットデータを符号化するために使用され得る。例えば、少なくとも、１、２、３、５、１０、２０、５０、７５または１００ビットのデータが、本発明のナノスケールワイヤの中に符号化され得る。ナノスケールワイヤの実際の数は、ナノスケールワイヤのサイズまたは長さ、ナノスケールワイヤに隣接して、または近接して配置される電極の数などのような要素に依存し得る。特定の例において、例えば、実用性を考慮して、１００、５０、２０、または１０ビットほどのデータが、ナノスケールワイヤの中に符号化され得る。
上記で考察したように、本発明の特定の実施形態において、電気的に分極可能な領域に接触して、または少なくとも近接して配置される１つ以上の電極が、電気的に分極可能な領域の１つ以上の部分を定義するために使用され得、各電極は、独立的に、ビットデータを符号化することが可能である。電極は、ナノスケールワイヤにビットデータを符号化（書込）するために、および／またはナノスケールワイヤからビットデータを読取るために使用され得る。
実施形態の１セットにおいて、電気的に分極可能な領域の一部分は、（例えば、電界を形成するために「書込」電圧を使用して）その部分を分極させるために、少なくとも充分である強度および／または持続期間を有する電界を、電気的に分極可能な領域のその部分に適用することによって、（例えば「１」であるビットデータを符号化するために）分極され得る。したがって、この実施形態に従うと、その部分が前もって脱分極された場合に、その領域は直ちに分極され、その部分が前もって分極される場合には、その領域は分極されたままである。電界は、任意の適切な技術を使用して、電気的に分極可能な領域の一部分に適用され得る。例えば、電界は、（例えば、ナノスケールワイヤの半導体または導体の領域に電流を適用することによって）ナノスケールワイヤを使用して、形成され得、あるいは電界は、例えば電界、外部のプローブなどを使用して、ナノスケールワイヤに外部から適用され得る。特定の限定ではない例として、図６Ａにおいて、ナノスケールワイヤまたは他のナノ構造７５は、半導体または導体の領域７１および電気的に分極可能な領域７２を含み、電極７６は、ナノスケールワイヤの電気的に分極可能な領域に近接して配置され、例えば電圧を電極７６に適用し、異なる電圧（例えば、より大きいまたはより小さい電圧、反対の極を有する電圧、電圧ゼロなど）を領域７１に適用することによって、電極７６と半導体または導体の領域７１との間の電位差を形成することによって、電界は、電気的に分極可能な領域にわたって形成され得る。
一部の場合において、比較的に低い「書込」電圧が、ワイヤのナノスケールの特性により使用され得る。例えば、実施形態の１セットにおいて、約５Ｖを下回る、約４．５Ｖを下回る、約４Ｖを下回る、約３．５Ｖを下回る、約３Ｖを下回る、約２．５Ｖを下回る、約２Ｖを下回る、約１．８Ｖを下回る、約１．６Ｖを下回る、約１．４Ｖを下回る、約１．２Ｖを下回る、約１Ｖを下回る、約０．８Ｖを下回る、または約０．５Ｖを下回る大きさ（すなわち、無視できるサイン（ｓｉｇｎ））を有する電圧が、電気的に分極可能な領域の一部分の分極状態を変化させるために使用され得る。一部の場合において、書込電圧はまた、例えば、２Ｖを上回る、３Ｖを上回る、４Ｖを上回るなどのように、特定の値を上回り得る。限定ではない例として、書込電圧は、約３Ｖと約５Ｖとの間、約４Ｖと約５Ｖとの間などであり得る。適用される電圧は、電気的に分極可能な領域の分極状態を（例えば、脱分極状態から分極状態に）変化させるのに充分であり得る。
一部の実施形態において、電気的に分極可能な領域の一部分を分極させるために要求される電圧の大きさは、電気的に分極可能な領域の一部分を脱分極させるために要求される電圧の大きさを上回り（または下回り）得る。すなわち、分極電圧の大きさと脱分極電圧の大きさとは等しくはない。一実施形態において、例として、電気的に分極可能な領域の一部分を分極（「書込」）するために要求され得る電圧は、＋４Ｖと＋５Ｖとの間であり得、電気的に分極可能な領域の一部分を脱分極（「消去」）するために要求される電圧は、−３Ｖと−４Ｖとの間であり得る。
一実施形態において、電極、あるいは電気的に分極可能な領域の一部分に接触して、または少なくとも近接して配置される他のプローブと、ナノスケールワイヤの半導体または導体の領域との間の電位差を形成することによって、電界が、形成される。例えば、半導体または導体の領域がアースされるか、または反対のサインの電圧が半導体または導体の領域に適用される一方で、電圧が電極に適用され得る。あるいは、例えば、比較的に小さい電圧が半導体または導体の領域に適用されるか、またはその領域がアースされる一方で、比較的に大きい電圧が電極に適用され得る。同様に、電気的に分極可能な領域の一部分は、例えば、上記のものと同様の技術を使用して、電気的に分極可能な領域のその部分に、分極している電界と反対のサインを有する電界を適用することによって、その部分を脱分極させるために少なくとも充分な強度および／または持続期間を有する電界を、その部分に適用することによって（例えば、例えば「０」であるビットデータを符号化するために）脱分極され得る。上記のように、その部分が前もって分極された場合に、その領域は直ちに脱分極され、その部分が前もって脱分極された場合に、その領域は脱分極（または反分極）されたままである。
ナノスケールワイヤが、電気的に分極され得る１つよりも多い部分を含む場合に、様々な部分が、独立的に分極、または脱分極され得る。例えば、一実施形態において、第１の電界は、ナノスケールワイヤの第１の部分に適用され得、（第１の電界と同じであり得るか、あるいは異なり得るか、または存在し得ない、すなわち強度ゼロを有する）第２の電界は、ナノスケールワイヤの第２の部分に適用され得る。特定の例として、図６Ｂを参照すると、ナノスケールワイヤ５は、半導体または導体のコア１０および電気的に分極されるシェル２０を備え、第１の電極６０および第２の電極６５が、ナノスケールワイヤに近接して配置され、独立的にビットデータを符号化するために使用され得る少なくとも２つの部分１１、１２を定義する。部分１１は、部分１１のみに電界５０を適用することによって、例えば、電極６０に正の電圧を適用し、同時にコア１０および電極６５に負の電圧をアースするか、または適用することによって、あるいは電極６０に正の電圧を適用し、コア１１に負の電圧をアースするか、または適用することによって、および電極１１にコアの電圧をわずかに下回る電圧を適用する（その結果として、電界５０によってもたらされる、部分１２に対する任意の「スピルオーバー」効果を無効にする傾向を有する電界を部分１２に近接して形成する）ことによって、あるいは（例えば、「浮動」電圧が使用されるデバイスにおいて）コア１０および／または電極６５と比較してより大きな電圧を電極６０に適用することになどよって、部分１２の分極状態を実質的に変化させることなく分極され得る。
電気的に分極可能な領域の一部分の分極状態が、上記のものを含む任意の適切な技術を使用して決定され得る。例えば、一実施形態において、電気的に分極可能な領域が、強電性の酸化材料または機能性酸化物を含む場合に、分極状態は、電気的に分極可能な領域に電圧（すなわち「読取」電圧）を適用することによって、同時に、電気的に分極可能な領域に隣接、または近接して配置（すなわち、電気的に分極可能な領域の一部分の分極状態が、半導体または導体の領域のコンダクタンスを変化させるように配置される）されるナノスケールワイヤの半導体または導体の領域のコンダクタンスを測定することにより、決定され得る。一部の場合において、電気的に分極可能な領域の一部分に接触して、または少なくとも近接して配置される電極を使用して、電圧が電気的に分極可能な領域の一部分に適用され得る。特定の例において、電極または他のプローブはまた、電気的に分極可能な領域を分極（「書込」または「符号化」）するために使用される電極であり得る。
一般的に、電気的に分極可能な領域の一部分に適用される電圧は、電気的に分極可能な領域の一部分の分極状態を変化させるために充分な強度および／または持続期間を有さない。例えば、電気的に分極可能な半導体領域は、ｐ型のドーピングされたシリコンを含み、分極は、電気的に分極可能な領域の少なくとも一部分に「書込」まれ、次に、分極された部分に適用される正の電圧は、適用電圧が存在しないと、半導体または導体の領域のコンダクタンスを低下させ得、分極された部分に適用される負の電圧は、適用電圧が存在しないと、半導体または導体の領域のコンダクタンスを増加させ得る。それ故に、特定の限定ではない例として、図６Ａを参照すると、電気的に分極可能な領域７２の分極状態は、（領域７２の分極状態を変化させるために不十分な）電圧を適用し、例えば、領域７１の第１の端部７７から第２の端部７８への電位降下を適用し、派生電流を測定することによって半導体または導体の領域７１のコンダクタンスの派生的な変化を測定することによって、決定され得る。
特定の例において、比較的に低い「読取」電圧が、ワイヤのナノスケールの特性により、分極状態を決定するために使用され得る。例えば、実施形態の１セットにおいて、約５Ｖを下回る、約３Ｖを下回る、約２．５Ｖを下回る、約２Ｖを下回る、約１．８Ｖを下回る、約１．６Ｖを下回る、約１．４Ｖを下回る、約１．２Ｖを下回る、約１Ｖを下回る、約０．８Ｖを下回る、または約０．５Ｖを下回る大きさを有する電圧は、電気的に分極可能な領域の一部分の分極状態を決定するために使用され得る。さらに、他の実施形態において、読取／書込電圧の比率はまた、比較的低く維持され得る。例えば、読取電圧と書込電圧との間の比率は、約１：１０を下回り、約１：５を下回り、約１：３を下回り、約１：２．５を下回り、約１：２を下回り、約１：１．８を下回り、約１：１．６を下回り、約１：１．５を下回り、約１：１．４を下回り、約１：１．３を下回り、約１：１．２を下回り、または約１：１．１を下回り得る。一部の実施形態において、読取／書込電圧の異なる比率が、ナノスケールワイヤの異なる部分に対して使用され得る。
ナノスケールワイヤが、電気的に分極され得る１つよりも多い部分を含む場合に、各部分が独立的に決定され得る（および／または一部の場合において、例１において以下で考察されるように、各部分の組み合わせが決定される）。例えば、一実施形態において、第１の電界が第１の部分に適用され得、（第１の電界と同じであり得るか、あるいは異なり得るか、または存在し得ない、すなわち強度ゼロを有する）第２の電界が、ナノスケールワイヤの第２の部分に適用され得る。特定の例として、図６Ｂを参照すると、部分１１の分極状態は、電圧が電極６０または電極６５に適用されないときの、コア１１のコンダクタンスに対する、電圧（すなわち、読取電圧）が電極６０に適用される（かつ、電圧が電極６５に適用されない）ときの、コア１１のコンダクタンスを決定することによって、決定され得る。コア１１のコンダクタンスは、当業者には公知の測定技術に関する任意の適切な技術を使用して、決定され得る。例えば、電位降下は、コア１１の第１の端部１５からコア１１の第２の端部１６にわたり形成され得、派生電流が測定され得る。
本発明の特定の局面が、トランジスタまたはスイッチとして使用され得ることにもまた、留意するべきである。例えば、実施形態の１セットにおいて、ナノスケールワイヤの電気的に分極可能な領域または他のナノ構造が、「ゲート」として使用され得、電気的に分極可能な領域に接触して、または少なくとも近接して配置されるナノスケールワイヤの半導体または導体の領域が、トランジスタまたはスイッチの「ソース」および「ドレイン」として使用され得る。したがって、特定の例として、図６Ａは、スイッチを図示するために使用され得、電気的に分極可能な領域７２が、制御端子または「ゲート」として機能し、半導体または導体の領域７１の第１の端部７７は、第１の端子または「ソース」として機能し、領域７１の第２の端部７８は、第２の端子または「ドレイン」として機能する。電極７６に適用される電位は、電気的に分極可能な領域７２の分極状態を変化させるために使用され得、第１の端子と第２の端子との間、またはソースとドレインとの間の伝導性を変化させ得る。
さらに、一部の場合において、ナノスケールワイヤのトランジスタは、１つよりも多い制御端子または「ゲート」を有し得る。例えば、一部の実施形態において、ナノスケールワイヤの電気的に分極可能な領域の一部分に接触して、または少なくとも近接して配置される各電極は、電気的に分極可能な領域のその部分の端子領域または「ゲート」領域を定義し得る。限定ではない例として、図６Ｂを参照すると、ナノスケールワイヤ５は、ソース（第１の端子１５）、ドレイン（第２の端子１６）、第１のゲート領域（第１の部分１１）、および第２のゲート領域（第２の部分１２）を有するスイッチとして機能し得る。電位は、制御端子６０および制御端子６５のいずれか（または両方）に適用され得、それぞれの端子が、それぞれの部分１１および部分１２の分極状態を変化させるために使用され得、それぞれの部分が、ソース（第１の端子１５）とドレイン（第２の端子１６）との間の伝導性を変化させ得る。
したがって、本発明の一局面は、メモリデバイスおよび／またはトランジスタ、スイッチなどを備えるデバイスを含む、本明細書に記載されるナノスケールワイヤまたはナノ構造の実施形態の任意のものを含むデバイスを提供する。一部のデバイスは、本明細書に記載されるナノスケールワイヤの実施形態のうちの１つまたは１つよりも多いものを含み得る。
本発明の実施形態の１セットにおいて、不揮発性のメモリが提供される。本発明のナノスケールワイヤは、１つまたは１つよりも多いビットデータを符号化するために使用され得、そのようなナノスケールワイヤは、電源が切れていてもデータを保持し得る。一部の場合において、ナノスケールワイヤのアレイは、不揮発性のメモリとして使用され得る。特定の実施形態において、メモリ要素に関し比較的に高い密度が達成され得る。例えば、一部の実施形態において、本デバイスはメモリ要素のアレイを備え得、各要素は、１００ｎｍ２／ｂｉｔを下回る、７５ｎｍ２／ｂｉｔを下回る、５０ｎｍ２／ｂｉｔを下回る、３０ｎｍ２／ｂｉｔを下回る、２５ｎｍ２／ｂｉｔを下回る、２０ｎｍ２／ｂｉｔを下回る、１５ｎｍ２／ｂｉｔを下回る、１０ｎｍ２／ｂｉｔを下回る、８ｎｍ２／ｂｉｔを下回る、６ｎｍ２／ｂｉｔを下回る、または４ｎｍ２／ｂｉｔを下回るエリアを有する。
一実施形態において、メモリ要素のアレイは、本発明の１つ以上のナノスケールワイヤを使用して、（例えば、本明細書において記載されるように）１つ以上の電極と交差させて、組み立てられ得る。電極は、１つのナノスケールワイヤと接触し得るか、または一部の場合において、例えば図８Ａに示されるように、電極は、１つよりも多いナノスケールワイヤと接触し得る。各ナノスケールワイヤおよび各電極の電位を組織的に制御することによって、特定の電圧が、任意の所望の位置またはアレイ内の位置に発生させられ得、その電圧は、上記のものと同様の技術を使用して、それらの位置にデータを読取および／または書込するために使用され得る。それ故に、ナノスケールワイヤと電極との交差部分のそれぞれは、ビットデータを符号化し得る電気的に分極可能な領域の一部分を定義し得る。本発明の開示による利益により、当業者は、行および列の交差部分においてビットデータを格納し、かつそのビットデータにアクセスするための行および列を含むアレイを使用するための適切なシステムおよび方法を識別し得る。
メモリのアレイの限定ではない一例は、以下のとおりである。図８Ａを参照すると、メモリのアレイ１００は、一連のナノスケールのワイヤ１０１、１０２、１０３・・・を含む。この図において、ナノスケールのワイヤ１０１、１０２、１０３・・・のそれぞれは、半導体または導体であるコア、および電気的に分極可能であるシェルを有する。当然ながら、他の実施形態において、他のナノスケールワイヤ、例えば上記のようなナノスケールワイヤの任意のものがまた、考えられ、一部の場合において、ナノスケールワイヤのそれぞれが、個々に同じであり得るか、または異なり得る。図８Ａにおいて、ナノスケールのワイヤ１０１、１０２、１０３・・・のそれぞれは、一連の電極１１１、１１２、１１３・・・と接触（または少なくとも近接）して存在する。電界は、各ナノスケールワイヤおよび各電極に適用される電圧を制御することによって、所望の位置に、またはアレイ内の位置に形成され得る。例えば、ナノスケールワイヤ１０１と電極１１１との接合部分において電界を形成するために、電圧がナノスケールワイヤ１０１に適用され、異なる電圧（または電圧ゼロ）が電極１１１に適用されるか、または電圧が電極１１１に適用され得、電圧がナノスケールのワイヤ１０１に適用されないか、または電圧がアレイの外側のプローブを使用して適用されるなどである。
この例において、ナノスケールのワイヤおよび電極を定義する電極が電位を有することをもたらし、その電位差が、所望の分極状態を符号化するために少なくとも充分であり、同時に、（例えば、中間の電圧またはナノスケールワイヤに適用される電圧において）他のナノスケールワイヤおよび電極を「浮動」させ、他の場所に発生する電位が、ナノスケールワイヤおよび電極のそれぞれの位置における分極を変化させることが可能ではないように、データが交差部分に書き込まれ得る。次に、図８Ｂの概略図を参照すると、メモリのアレイ１００において、書込電圧がナノスケールワイヤ１０１に適用され、電極１１１がアースされる（または別の比較的に低い電圧に下げられる）。残りのナノスケールワイヤ１０２、１０３・・・および残りの電極１１２、１１３・・・は、電気的に絶縁され得、書込電圧において維持され得、および／または書込電圧とアースとの間の中間電圧において維持され得る。ナノスケールワイヤ１０１と電極１１１との交差部分によって定義される交差部分１２１における電圧差は、ナノスケールワイヤ１０１の電気的に分極可能なシェルのその部分を分極（または脱分極）するために充分であり、（例えば、「１」または「０」を表す）所望の分極状態を符号化するが、（例えば、書込電圧と浮動電圧との間の、または浮動電圧とアースとの間の）アレイ１００における他の交差部分において形成される電圧差（ある場合に）は、それらの交差部分における分極状態を実質的に変化させるためには不十分である。他のナノスケールワイヤおよび／または他の電極に、適切な電圧を適用することによって、メモリのアレイ１００の中の各交差部分は、独立的に、アドレスされ得、所望のように分極、または脱分極され得る。
この例において、メモリのアレイからデータを読取ることは、ナノスケールワイヤのうちの１つにわたり電位を形成し、同時に他のナノスケールワイヤを「浮動」させることによって（すなわち、それらのナノスケールワイヤをわたる電位差が、例えば読取電圧において無視できるものであるように）、かつ各電極に順番に電圧を適用し、電位を有するナノスケールワイヤの結果として生じる伝導性を測定することによって、行われ得る。図８Ｃを参照すると、交差部分１２１、１２２、１２３・・・の分極状態が、決定される（例えば、交差部分は、一連のビット、バイト、ニブル、１ワードのデータなどを、メモリのアレイ内に符号化し得る）。電圧が、ナノスケールワイヤの第１の端部に適用され、ナノスケールワイヤ１０１の第２の端部がアースされる。同時に、ナノスケールワイヤ１０２、１０３・・・は「浮動」される。すなわち同じ（またはほぼ同じ）電位が、これら各ワイヤのいずれかの端部に、一部の場合において、読取電圧と同じか、または実質的に同じ電位で適用される。読取電圧が、電極１１１に適用され、電極１１２、１１３・・・に電圧は適用されず、ワイヤの伝導性が決定され、電圧が、電極のいかなるものにも適用されていないワイヤの伝導性と比較される。上記のように、交差部分１２１の分極状態の違いが、異なる伝導性をもたらし得、交差部分１２１の分極状態を示す。次に、交差部分１２２の分極状態を決定するために、同様の技術を使用して、読取電圧が電極１１２に適用され、電圧は、電極１１１、１１３・・・などに適用されず、ナノスケールワイヤ１０１の伝導性がまた決定される。この例に従って、この手順を繰り返すことによって、交差部分１２１、１２２、１２３・・・のそれぞれの分極状態が、決定される。当業者は、行および列によって定義される交差部分のアレイから、ビットデータを読取および／または書込する方法を知り得、各交差部分は、ビットデータを符号化するために使用され得る。
一部の場合において、本デバイスがナノスケールのサイズであるために、比較的に高い読取／書込の操作性が達成され得る。例えば、少なくとも５Ｍｂ／ｓ、少なくとも１０Ｍｂ／ｓ、少なくとも１５Ｍｂ／ｓ、少なくとも２０Ｍｂ／ｓ、少なくとも２５Ｍｂ／ｓ、少なくとも３０Ｍｂ／ｓ、少なくとも３５Ｍｂ／ｓ、少なくとも４０Ｍｂ／ｓ、少なくとも５０Ｍｂ／ｓ、少なくとも５５Ｍｂ／ｓ、少なくとも６０Ｍｂ／ｓ、少なくとも６５Ｍｂ／ｓ、少なくとも７０Ｍｂ／ｓ、少なくとも７５Ｍｂ／ｓ、少なくとも８０Ｍｂ／ｓ、少なくとも８５Ｍｂ／ｓ、少なくとも９０Ｍｂ／ｓ、少なくとも９５Ｍｂ／ｓ、または少なくとも１００Ｍｂ／ｓ以上の速度で、デバイスにデータが読取られ得／書込まれ得る。
さらに別の実施形態において、本発明のナノスケールのワイヤは、例えば、「スマート」カードの一部分、無線周波数識別（ＲＦＩＤ）タグなどとしてのような、強電性のランダムアクセスメモリ（ＦｅＲＡＭ）コンポーネントの一部分として、使用され得る。例えば、１つ以上のナノスケールのワイヤが、特定のメモリアーキテクチャにおいて使用され得る。例えば、ナノスケールのワイヤが、（例えば、図７Ａに示されるような）１Ｔ１Ｃアーキテクチャ（１つのトランジスタ「Ｔ」／１つのコンデンサ「Ｃ」）、（例えば、図７Ｂに示されるような）２Ｔ２Ｃアーキテクチャ、（例えば、図７Ｃに示されるような）８Ｔ４Ｃアーキテクチャ、（例えば、図７Ｄに示されるような）チェーンアーキテクチャ、６Ｔ４Ｃアーキテクチャなどにおいて使用され得る。当業者は、これらのようなメモリアーキテクチャを使用する技術を理解し得る。例として、図７Ａに示されるような、分極状態を符号化するための１Ｔ１Ｃアーキテクチャにおいて、電圧がビット線８０に適用され得、プレート線８５がアースされ、次に電圧をプレート線８５に適用し、ビット線８０をアースすることによって、分極状態が符号化され得、そして電圧をプレート線８５に適用し、ビット線８０を浮動させ、かつワード線８８を測定することによって、分極状態が決定され得るなどである。
さらに別の実施形態において、本発明は、電界効果トランジスタ（ＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、トンネルダイオード、変調ドープされた超格子、相補型インバータ、発光デバイス、光感知デバイス、生物系イメージャ、生物学的および化学的検知器およびセンサ、熱または温度検知器、Ｊｏｓｅｐｈｉｎｅ接合、ナノスケールの光源、分極感知光検知器のような光検知器、ゲート、インバータ、ＡＮＤゲート、ＮＡＮＤゲート、ＮＯＴゲート、ＯＲゲート、ＴＯＲゲート、およびＮＯＲゲート、ラッチ、フリップフロップ、レジスタ、スイッチ、クロック回路網、静的または動的メモリデバイスおよび静的または動的アレイ、状態機械、ゲートアレイ、およびその他任意の動的または逐次の論理回路、または本明細書において記載されるナノスケールワイヤの実施形態の任意のものを使用するプログラム可能な回路を含む、他のデジタルデバイスのようなデバイスを含む。アナログデバイスおよびアナログ回路網がまた含まれ、アナログデバイスおよびアナログ回路網は、増幅器、スイッチ、およびミックス信号デバイスおよび信号処理回路網、ならびに動的トランジスタデバイスまたはスイッチデバイスを使用する他のアナログ回路網を含むが、それらには限定されない。一部の実施形態において、本発明のナノスケールのワイヤが、デバイスの製造過程の間に製造され得る。他の実施形態において、本発明のナノスケールのワイヤは、まず合成され、次にデバイスに組み込まれる。
本発明の別の局面は、本明細書に記載される実施形態の任意のものの製造方法を提供する。例えば、実施形態の１セットは、電気的に分極可能である領域を形成するために、ナノスケールワイヤ（または他のナノ構造）上に、金属を堆積させる方法を提供する。実施形態の別のセットは、強電性の酸化材料を含む領域を形成するために、ナノスケールワイヤ上に強電性の酸化材料を堆積させる方法を提供する。実施形態のさらに別のセットは、機能性酸化物材料を含む領域を形成するために、ナノスケールワイヤ上に機能性酸化物材料を堆積させる方法を提供する。実施形態のさらに別のセットは、ナノスケールワイヤ上にペロブスカイト結晶構造および／またはチタン鉄鉱結晶構造を含む材料を堆積させる方法を提供する。実施形態のさらに別のセットは、ナノスケールワイヤ上に少なくとも約１５である誘電率を有する材料を堆積させる方法を提供する。実施形態の別のセットは、ナノスケールワイヤ上に金属を堆積させる方法を提供する。一部の場合において、これらの実施形態の組み合わせもまた考えられる。例えば、特定の実施形態において、１つ以上のシェルを形成するために、１つ以上の材料が、ナノスケールワイヤ上に堆積され得、各シェルは、ナノスケールワイヤを少なくとも部分的に取り囲む。一部の例において、ナノスケールワイヤは、基板に対して固定され得ない。例えば、ナノスケールワイヤは、基板に恒久的には装着されない。
特定の場合において、適切な前駆材料を使用する原子層堆積を使用して、材料が堆積され得る。当業者は、合成されるナノスケールワイヤに依存して、適切な前駆材料を決定することが可能であり得る。例えば、原子層堆積を使用してナノスケールワイヤ上に材料を堆積させるために、水が、酸素源として使用され得、塩化ジルコニウムが、ジルコニウム源として使用され得、バリウムビス（ペンタメチルシクロペンタジエニル）が、バリウム源として使用され得、チタンテトライソプロポキシドが、チタン源として使用され得るなどである。一部の場合において、１つよりも多い材料源が、同時に、または連続して使用され得る。例えば、ナノスケールワイヤ上にＢａＴｉＯ３を堆積させるために、バリウムビス（ペンタメチルシクロペンタジエニル）およびチタンテトライソプロポキシドが、原子層堆積処理の間に、交互に提供され得る。一実施形態において、原子層堆積反応が、基板（例えば、ナノスケールワイヤ）を提供して、反応体のパルスを適用し、次にパージすることによって、（一部の場合において厚みが最大で１原子であり得る）基板上に材料を堆積させるように行われ得る。オプションとして、追加の反応体および／またはパージが適用され得る。堆積層の厚みが、反応体の個数および／またはパージサイクルの持続期間によって制御され得る。限定ではない一例として、図１１を参照すると、シリコンのナノスケールワイヤ１３１が、例えば、化学気相堆積を使用して生成され得る（例えば、図１１に示されるように、ナノスケールワイヤ１３１が、化学気相堆積技術を使用して、触媒粒子１３０から生成される）。（例えば、図１１の平面図および側面図に示されるように、シェル１３３が、ナノスケールワイヤ１３１を少なくとも部分的に取り囲み、コア／シェル配置を形成するように）シリコンのナノスケールワイヤ上にＺｒＯ２を堆積させるために、ＺｒＣｌ４がＺｒの前駆材料として使用され得、Ｈ２ＯがＯの前駆材料として使用され得る。この例において、ＺｒＯ２の堆積が、ＺｒＣｌ４およびＨ２Ｏの使用に制約されず、他の前駆材料が、ＺｒＣｌ４およびＨ２Ｏの代わりに、および／またはＺｒＣｌ４およびＨ２Ｏと共に使用され得ることが、理解されるべきである。この例において、ＺｒＯ２は、例えば、厚さ５ｎｍを下回る、または厚さ２ｎｍ〜３ｎｍのような任意の所望の厚みで、シリコンのナノスケールワイヤ上に堆積され得る。（例えば、図１１において示されるように、ＢａＴｉＯ３が、ＺｒＯ２のシェル１３３およびシリコンのコア１３１を取り囲むシェルとして堆積させられ得る、例えばＺｒＯ２上および／またはシリコンのナノスケールワイヤ上に）ＢａＴｉＯ３を堆積させるために、バリウムビス（ペンタメチルシクロペンタジエニル）（Ｂａ（Ｃ５Ｍｅ５）２）が、Ｂａの前駆材料として使用され得、チタンテトライソプロポキシド（Ｔｉ（Ｏ−ｉＰｒ）４）が、Ｔｉの前駆材料として使用され得、Ｈ２ＯがＯの前駆材料として使用され得る。上記のように、ＢａＴｉＯ３の堆積は、これらの化合物の使用に制約されず、他の前駆材料が、これらの代わりに、および／またはこれらと共に使用され得ることが、理解されるべきである。この例において、ＢａＴｉＯ３は、例えば厚さ１０〜３０ｎｍのような任意の所望の厚みで、シリコンのナノスケールワイヤ上に堆積され得る。
ナノスケールワイヤを製造するために有用な他の技術は、例えば、米国特許出願第１０／１９６，３３７号として２００２年６月１６日出願され、米国特許出願公開第２００３／００８９８９９号として２００３年５月１５日に公開され、本明細書において参照として援用される「Ｎａｎｏｓｃａｌｅ Ｗｉｒｅｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」に開示されるように、（例えば、金属触媒ＣＶＤ技術のような化学気相堆積（「ＣＶＤ」）技術、触媒化学気相堆積（「Ｃ−ＣＶＤ」）技術、有機金属気相堆積ＭＯＣＶＤ技術、原子層堆積、化学ビームエピタクシーなどのような）気相反応、（例えば、熱水反応、ソルボサーマル反応のような）溶液相反応、（例えば、熱蒸発、電子ビーム蒸発、レーザーアブレーション、分子ビームエピタクシーのような）物理的堆積方法、気−液−固（「ＶＳＬ」）生成長技術、レーザー触媒生成（「ＬＣＧ」）技術、表面制御化学反応などを含むが、それらには限定されない。限定ではない例として、コア／シェル配置を有するナノスケールワイヤが製造される場合に、コアが、これらの技術を使用して製造され得、１つ以上のシェルが、例えば、ＣＶＤ技術、ＬＣＧ技術、原子層堆積などを使用して、少なくともコアの一部分上で、少なくとも部分的に覆われ得る。
（定義）
以下の定義は、本発明の理解を助け得る。本発明の特定のデバイスは、ワイヤまたはナノスケールワイヤと等しい大きさの他のコンポーネントを含み、他のコンポーネントは、ナノチューブおよびナノワイヤを含む。しかしながら、一部の実施形態において、本発明は、ナノメートルのサイズを上回る（例えば、マイクロメートルのサイズの）製品を備え得る。本明細書において使用されるように、「ナノスケールの大きさ」、「ナノスケールの」、「ナノメートルのスケール」、「ナノスケール」、（例えば、「ナノ構造の」において使用されるような）接頭語「ナノ」などは、概して、約１マイクロメートルを下回り、かつ一部の場合において１００ｎｍを下回る幅または直径を有する要素または製品を言う。全ての実施形態において、特定された幅は、最も狭い幅（すなわち、製品が異なる場所において、より広い幅を有し得る場所において特定された幅）であり得るか、または最も広い幅（すなわち、製品が特定されたものより広い幅を有さないが、より長い長さを有し得る場所において特定された幅）であり得る。
本明細書において使用される用語「複数」は、２つ以上を意味する。１つの「セット」のアイテムは、そのようなアイテムの１つ以上を含み得る。
用語「流体」は、概して、流れやすく、かつ容器の外周の形に一致しやすい物質を言う。一般的に、流体は、静的な剪断応力に抵抗することが不可能な材料である。剪断応力が流体に適用されるときには、流体は、継続的で持続的なひずみをこうむる。一般的な流体は、液体および気体を含むが、自由に流れる固体粒子、粘弾性の流体などをも含み得る。
本明細書において使用されるように、「ワイヤ」は、概して、任意の半導体または任意の金属と同様の規模の伝導性を有する任意の材料を言い、一部の実施形態において、ワイヤは、相互に電子的に連絡するように、２つの電子コンポーネントを接続するために使用され得る。例えば、「伝導」ワイヤまたはナノスケールワイヤを参照して使用されるときに、用語「導電性」または「導体」または「導電体」は、そのワイヤの電荷を通す能力を言う。一般的に、導電性のナノスケールワイヤは、金属または半導体の材料の抵抗力と同等の抵抗力を有し得、一部の場合において、導電性のナノスケールワイヤは、例えば、約１０−３Ｏｈｍ ｍを下回る、約１０−４Ｏｈｍ ｍを下回る、約１０−６Ｏｈｍ ｍを下回る、約１０−７Ｏｈｍ ｍを下回るようなより低い抵抗性を有し得る。
「ナノスケールのワイヤ」（本明細書において「ナノスケールのワイヤ」、または「ナノスケールワイヤ」としてまた公知）は、概してワイヤであり、ワイヤは、長手方向に沿った任意の場所において、少なくとも１つの断面のサイズ、および一部の場合において、２つの直交する断面のサイズが、１ミクロンを下回り、約５００ｎｍを下回り、約２００ｎｍを下回り、約１５０ｎｍを下回り、約１００ｎｍを下回り、約７０ｎｍを下回り、約５０ｎｍを下回り、約２０ｎｍを下回り、約１０ｎｍを下回り、または約５ｎｍを下回る。他の実施形態において、断面のサイズは、２ｎｍまたは１ｎｍを下回り得る。実施形態の１セットにおいて、ナノスケールワイヤは、少なくとも１つの断面のサイズが０．５ｎｍから１００ｎｍまたは２００ｎｍの範囲にある。一部の場合において、ナノスケールワイヤは、導電性である。一部の場合において、ナノスケールワイヤは円柱状である。しかしながら、他の実施形態において、ナノスケールワイヤは、切子面があり得る。すなわち、ナノスケールワイヤは、多角形の断面を有し得る。例えば、記載されているワイヤがコアおよびシェルを有する場合に、上記のサイズは、概してコアのサイズに関する。ナノスケールワイヤの断面は、円形状、正方形状、長方形状、環状、多角形状、または楕円状を含むが、それらには限定されない任意の形状であり得、かつ規則的または不規則的な形状であり得る。ナノスケールワイヤは、中空であり得るないか、または中空であり得る。特に断りがない限り、カーボンナノチューブ、（例えば、単一の分子で形成されるワイヤのような）分子ワイヤ、ナノロッド、ナノワイヤ、ナノホイスカー、有機または無機導体ポリマーあるいは有機または無機半導体ポリマーなどを含む任意のナノスケールワイヤが、本明細書において記載される実施形態の任意のものに使用され得る。分子ワイヤではあり得ないが、様々な小さいナノスケールのサイズである他の導体要素または半導体要素がまた、一部の場合において使用され得る。他の導体要素または半導体要素は、例えば、主族および金属原子ベースのワイヤ状のシリコン、遷移金属を含むワイヤ、砒化ガリウム、窒化ガリウム、リン化インジウム、ゲルマニウム、セレン化カドミウムなどのような無機構造である。これらのナノスケールワイヤおよび他のナノスケールワイヤの多様なバラエティが、不確実な実験をすることなく、例として使用される特定のナノスケールワイヤを含む、本明細書に記載の技術と同様の方法で、電子デバイスに有用なパターンを表面に生成し得るか、または適用し得る。一部の場合において、長さが、約１マイクロメートルを下回る、約３マイクロメートルを下回る、約５マイクロメートルを下回る、または約１０マイクロメートルを下回る、または約２０マイクロメートルを下回るサイズを有するナノスケールワイヤが形成され得、かつ厚み（高さおよび幅）が、一部の場合において、約１００ｎｍを下回り、約８０ｎｍを下回り、約６０ｎｍを下回り、約４０ｎｍを下回り、約２０ｎｍを下回り、約１０ｎｍを下回り、または約５ｎｍを下回り得る。ナノスケールのワイヤは、約２：１を上回る、約３：１を上回る、約４：１を上回る、約５：１を上回る、約１０：１を上回る、約２５：１を上回る、約５０：１を上回る、約７５：１を上回る、約１００：１を上回る、約１５０：１を上回る、約２５０：１を上回る、約５００：１を上回る、約７５０：１を上回る、または約１０００：１以上の縦横比（長さ対厚さ）を有し得る。
（例えば、シリコンおよび／または別の半導体材料を含むような）「ナノワイヤ」は、一般的に中空ではないワイヤであり、かつ一部の場合において細長いナノスケールのワイヤであり得る。好ましくは、（本明細書において「ＮＷ」と省略される）ナノワイヤは、細長い半導体、すなわち、ナノスケール半導体である。「ナノチューブではないナノワイヤ」は、ナノチューブではない任意のナノワイヤである。本発明の実施形態の１セットにおいて、改変されていない面を有する、ナノチューブではないナノワイヤが、本明細書に記載される本発明の任意の配置に使用され得、本明細書では、ナノワイヤまたはナノチューブが使用され得る。
本明細書において使用されるように、（例えば、カーボンナノチューブのような）「ナノチューブ」は、中空であるか、中空のコアを有するナノスケールのワイヤであり、当業者には公知のナノチューブを含む。「ナノチューブ」は、本明細書において「ＮＴ」と省略される。ナノチューブは、本発明において使用される小さいワイヤの一例として使用され、特定の実施形態において、本発明のデバイスは、ナノチューブと同等の大きさのワイヤを含む。
本明細書において使用されるように、（例えば、半導体またはその一部分のような）「細長い」製品は、製品の長手方向の軸に沿った任意の位置において、最大幅に対する製品の長さの比率が２：１を上回る製品である。
本明細書において使用される製品の「幅」は、製品の外周のある位置から中央を通って製品の外周の別の位置までの直線の距離である。本明細書において使用されるように、製品の長手方向の軸に沿った位置における「幅」または「断面のサイズ」は、製品の断面の中央を通過して、断面の外周の２つの位置に接続する直線の距離である。製品の長手方向の軸に沿った位置における「断面」は、製品が交差し、かつ長手方向の軸に対して直交する位置における平面である。製品の「長手方向の軸」は、製品の最大のサイズ方向に沿った軸である。同様に、製品の「長手方向の部分」は、ゼロを上回り、かつ製品の長さを下回るか、または等しい任意の長さを有し得る製品の長手方向の軸に沿った、製品の一部分である。さらに、細長い製品の「長さ」は、製品の端から端までの長手方向の軸に沿った距離である。
本明細書において使用されるように、「円柱状」の製品は、外側が円形状に形成された製品であるが、製品の内側に関していかなる特性も定義せず、または反映しない。言い換えると、円柱状の製品は、内側が中空であり得ないか、または中空であり得るかなどである。概して、円柱状の製品の断面は、円形状または概ね円形状であるように見えるが、６角形状のような、断面の他の形状が、また考えられる。断面は、正方形状、長方形状、または楕円状を含むが、それらには限定されない任意の形状を有し得る。規則的または不規則的な形状がまた含まれる。
本明細書において使用されるように、製品（例えば、ナノスケールのワイヤ）の「アレイ」は、例えば、並べられた一連のナノスケールワイヤのような複数の製品を含み、複数の製品は、互いに接触し得るか、または接触し得ない。本明細書において使用されるように、「交差アレイ」または「クロスバーのアレイ」は、製品の少なくとも１つが、製品の別のものか、信号ノード（例えば電極）かのいずれかと接触するアレイである。
本発明に従って使用されるような多くのナノスケールのワイヤは、単独のナノスケールのワイヤである。本明細書において使用されるように、「単独のナノスケールのワイヤ」は、別のナノスケールのワイヤと接触しないナノスケールのワイヤを意味する（しかし例えば、クロスバーのアレイおいてのように、単独のナノスケールのワイヤとの間で所望され得るタイプの接触を除外しない）。例えば、「単独」または「自立」製品は、例えば、別のナノスケールのワイヤのような別の製品に、決して装着され得ないか、または自立製品は溶液の中に存在し得るかである。このことは、（例えば、Ｔｈｅｓｓらによる「Ｃｒｙｓｔａｌｌｉｎｅ Ｒｏｐｅｓ ｏｆ Ｍｅｔａｌｌｉｃ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅｓ」Ｓｃｉｅｎｃｅ、２７３、１９９６年、４８３〜４８６を参照すると）約２ｎｍ〜約５０ｎｍ以上の直径を有し、かつ多数の単独ナノチューブを含むロープとして形成される材料を生成するレーザー蒸発技術によって、主に生成されるナノチューブとは対照的である。このことはまた、インサイチュで化学的または物理的に、変化されるのみによる周囲の材料とは異なる製品の伝導部分とは対照的である。すなわち均一の製品の一部分は、選択的なドーピング、エッチングなどによる周囲の材料とは異なるように形成される。「単独」または「自立」製品は、単独の製品として、（その必要はないが）形成された場所から除去され得、異なる位置に移送され得、本明細書において記載され、かつ本開示を読んだ当業者によって予期され得るコンポーネントのように、機能デバイスを形成するための異なるコンポーネントと組み合され得るものである。
一部の実施形態において、ナノスケールのワイヤの少なくとも一部分は、過度にドーピングされた半導体であり得る。本明細書において使用されるように、「過度にドーピングされた」製品（例えば、製品、または製品の一部分あるいは製品の一領域）は、ドーパントが、例えば表面または外側のみにおいて、原子スケールで結晶格子の特定の領域のみと組合される製品とは対照的に、ドーパントが製品の結晶格子にわたって実質的に組み合わされる製品である。例えば、カーボンナノチューブのような一部の製品は、一般的に、ベース材料が生成された後にドーピングされ、ドーパントは、結晶格子の表面または外側から結晶格子の内側に一定の距離だけ伸びる。「過度にドーピングされた」は、半導体におけるドーピングの濃度または量を定義せず、または反映せず、あるいは必ずしも、ドーピングが均一であることを示さないことが、理解されるべきである。特に、一部の実施形態において、過度にドーピングされた半導体は、２つ以上の過度にドーピングされた領域を含み得る。したがって、ナノスケールのワイヤを記載するために本明細書において使用されるように、「ドーピングされた」は過度にドーピングされたナノスケールのワイヤを言い、したがって「ドーピングされたナノスケールの（またはナノスケール）ワイヤ」は、過度にドーピングされたナノスケールのワイヤである。「濃密にドーピングされた」および「軽くドーピングされた」は、その意味が当業者によって明確に理解される用語である。一部の場合において、１つ以上の領域が単一の原子の単層膜（「デルタドーピング」）を含み得る。特定の場合において、（例えば、単層膜の中の原子の一部が、存在しない場合に）領域は、単一の単層膜の厚みを下回り得る。特定の例として、領域が、ナノスケールワイヤの中の層状の構造に配置され得、領域の１つ以上が、デルタドーピングされ得るか、または部分的にデルタドーピングされ得る。
本明細書において使用されるように、用語「族」は、周期表を参照して、当業者によって理解され得るような通常の定義が与えられる。例えば、ＩＩ族の元素は、Ｚｎ、Ｃｄ、およびＨｇのようなＩＩ族の遷移元素だけでなく、ＭｇおよびＣａを含む。同様に、ＩＩＩ族の元素は、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌを含み、ＩＶ族の元素は、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、およびＰｂを含み、Ｖ族の元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ、およびＢｉを含み、ＶＩ族の元素は、Ｏ、Ｓ、Ｓｅ、Ｔｅ、およびＰｏを含む。各族からの１つよりも多い元素を含む化合がまた考えられる。例えば、ＩＩ−ＶＩ族化合物は、少なくとも１つのＩＩ族の元素と少なくとも１つのＶＩ族の元素とを含み得る。例えば、ＺｎＳ、ＺｎＳｅ、ＺｎＳＳｅ、ＺｎＣｄＳ、ＣｄＳ、またはＣｄＳｅである。同様に、ＩＩＩ−Ｖ族化合物は、少なくとも１つのＩＩＩ族の元素と少なくとも１つのＶ族の元素とを含み得る。例えば、ＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＩｎＡｓ、ＩｎＰ、ＡｌＧａＡｓ、またはＩｎＡｓＰである。他のドーパントがまた、これらの材料またはこれらの組み合わせに含まれ得る。例えば、Ｆｅ、Ｃｏ、Ｔｅ、Ａｕなどのような遷移元素である。
本明細書において使用されるように、「半導体」は、当該分野における通常の意味である。すなわち、半導体特性または半金属特性（すなわち、金属と非金属との間の特性）を有する元素である。半導体の例としては、シリコンである。他の限定ではない例が、ガリウム、ゲルマニウム、ダイヤモンド（炭素）、スズ、セレニウム、テルリウム、ホウ素、またはリンのような元素半導体を含む。半導体は、ドーピングされ得ないか、または（例えば、ｐ型またはｎ型に）ドーピングされ得る。
本明細書において使用されるように、「単一の結晶」アイテム（例えば半導体）は、アイテムにわたり、共有結合、イオン結合、またはそれらの組み合わせを有するアイテムである。そのような単一の結晶アイテムは、結晶内の欠陥を含み得るが、イオン結合または共有結合されないが、単に互いに近接している１つ以上の結晶を含むアイテムと区別される。
以下の米国特許仮出願および一般特許出願文書が、本明細書においてあらゆる目的で、そのまま参照として援用される：「Ｎａｎｏｓｃａｌｅ Ｗｉｒｅ Ｂａｓｅｄ Ｄａｔａ Ｓｔｏｒａｇｅ」と題される米国特許出願第６０／６３３，７３３号（２００４年１２月６日出願）、「Ｍｏｌｅｃｕｌａｒ Ｗｉｒｅ−Ｂａｓｅｄ Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｔｈｅｉｒ Ｍａｎｕｆａｃｔｕｒｅ」と題される米国特許出願第６０／１４２，２１６号（１９９９年７月２日出願）、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｎａｎｏｗｉｒｅｓ」と題される米国特許出願第６０／２２６，８３５号（２０００年８月２２日出願）、「Ｎａｎｏｓｃｏｐｉｃ Ｗｉｒｅ−Ｂａｓｅｄ Ｄｅｖｉｃｅｓ ａｎｄ Ａｒｒａｙｓ」と題される米国特許出願第１０／０３３，３６９号（２００１年１０月２４日出願）および米国特許出願公開第２００２／０１３０３５３号（２００２年９月１９日公開）、「Ｎａｎｏｗｉｒｅ ａｎｄ Ｎａｎｏｔｕｂｅ Ｎａｎｏｓｅｎｓｏｒｓ」と題される米国特許出願第６０／２５４，７４５号（２０００年１２月１１日出願）、「Ｎａｎｏｗｉｒｅ ａｎｄ Ｎａｎｏｔｕｂｅ Ｎａｎｏｓｅｎｓｏｒｓ」と題される米国特許出願第６０／２９２，０３５号（２００１年５月１８日出願）、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｎａｎｏｗｉｒｅｓ」と題される米国特許出願第６０／２９２，１２１号（２００１年５月１８日出願）、「Ｎａｎｏｗｉｒｅ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｍｅｍｏｒｙ ａｎｄ Ｓｗｉｔｃｈｉｎｇ Ｄｅｖｉｃｅｓ」と題される米国特許出願第６０／２９２，０４５号（２００１年５月１８日出願）、「Ｎａｎｏｗｉｒｅ Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｅｍｉｓｓｉｖｅ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｓｅｎｓｏｒｓ」と題される米国特許出願第６０／２９１，８９６号（２００１年５月１８日出願）、「Ｄｏｐｅｄ Ｅｌｏｎｇａｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｇｒｏｗｉｎｇ Ｓｕｃｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｓｕｃｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，ａｎｄ Ｆａｂｒｉｃａｔｉｎｇ Ｓｕｃｈ Ｄｅｖｉｃｅｓ」と題される米国特許出願第０９／９３５，７７６号（２００１年８月２２日出願）および米国特許出願公開第２００２／０１３０３１１号（２００２年９月１９日公開）、「Ｎａｎｏｓｅｎｓｏｒｓ」と題される米国特許出願第１０／０２０，００４号（２００１年１２月１１日出願）および米国特許出願公開第２００２／０１１７６５９号（２００２年８月２９日公開）、「Ｔｒａｎｓｉｓｔｏｒｓ，Ｄｉｏｄｅｓ，Ｌｏｇｉｃ Ｇａｔｅｓ ａｎｄ Ｏｔｈｅｒ Ｄｅｖｉｃｅｓ Ａｓｓｅｍｂｌｅｄ ｆｒｏｍ Ｎａｎｏｗｉｒｅ Ｂｕｉｌｄｉｎｇ Ｂｌｏｃｋｓ」と題される米国特許出願第６０／３４８，３１３号（２００１年１１月９日出願）、「Ｎａｎｏｗｉｒｅ Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｅｍｉｓｓｉｖｅ Ｅｌｅｍｅｎｔｓ ａｎｄ Ｓｅｎｓｏｒｓ」と題される米国特許出願第６０／３５４，６４２号（２００２年２月６日出願）、「Ｎａｎｏｓｃａｌｅ Ｗｉｒｅｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許出願第１０／１５２，４９０号（２００２年５月２０日出願）、「Ｎａｎｏｓｃａｌｅ Ｗｉｒｅｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許出願第１０／１９６，３３７号（２００２年７月１６日出願）および米国特許出願公開第２００３／００８９８９９号（２００３年５月１５日公開）、「Ｎａｎｏｗｉｒｅ Ｃｏｈｅｒｅｎｔ Ｏｐｔｉｃａｌ Ｃｏｍｐｏｎｅｎｔ」と題される米国特許出願第６０／３９７，１２１号（２００２年７月１９日出願）、「Ｎａｎｏｗｉｒｅ Ｃｏｈｅｒｅｎｔ Ｏｐｔｉｃａｌ Ｃｏｍｐｏｎｅｎｔｓ」と題される米国特許出願第１０／６２４、１３５号（２００３年７月２１日出願）、「Ｎａｎｏｓｃａｌｅ Ａｒｒａｙｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許出願第６０／５２４，３０１号（２００３年１１月２０日出願）、「Ｎａｎｏｗｉｒｅ Ｃｏｈｅｒｅｎｔ Ｏｐｔｉｃａｌ Ｃｏｍｐｏｎｅｎｔ」と題される米国特許出願第６０／３９７，１２１号（２００３年１２月１１日出願）、「Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｍｐｏｕｎｄｓ」と題される米国特許出願第６０／５４４，８００号（２００４年２月１３日出願）、「Ａｒｒａｙ−Ｂａｓｅｄ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｍｏｌｅｃｕｌａｒ Ｅｌｅｃｔｒｏｎｉｃｓ」と題される米国特許出願第１０／３４７，１２１号（２００３年１月１７日出願）、「Ｓｔｏｃｈａｓｔｉｃ Ａｓｓｅｍｂｌｙ ｏｆ Ｓｕｂｌｉｔｈｏｇｒａｐｈｉｃ Ｎａｎｏｓｃａｌｅ Ｉｎｔｅｒｆａｃｅｓ」と題される米国特許出願第１０／６２７，４０５号（２００３年７月２４日出願）、「Ｓｕｂｌｉｔｈｏｇｒａｐｈｉｃ Ｎａｎｏｓｃａｌｅ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ」と題される米国特許出願第１０／６２７，４０６号（２００３年７月２４日出願）、「Ｎａｎｏｓｃａｌｅ Ａｒｒａｙｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される米国特許出願第６０／５２４，３０１号（２００３年１１月２０日出願）、「Ｒｏｂｕｓｔ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ」と題される米国特許出願第６０／５５１，６３４号（２００４年３月８日出願）および「Ｎａｎｏｓｃａｌｅ Ａｒｒａｙｓ，Ｒｏｂｕｓｔ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ，ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される特許出願（２００４年１１月２２日出願）。以下の国際特許公開が、本明細書においてあらゆる目的で、そのまま参照として援用される：「Ｎａｎｏｓｃｏｐｉｃ Ｗｉｒｅ−Ｂａｓｅｄ Ｄｅｖｉｃｅｓ，Ａｒｒａｙｓ，ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｔｈｅｉｒ Ｍａｎｕｆａｃｔｕｒｅ」と題される国際出願第ＰＣＴ／ＵＳ００／１８１３８号（２０００年６月３０日出願）および国際公開第０１／０３２０８号（２００１年１月１１日公開）、「Ｄｏｐｅｄ Ｅｌｏｇａｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｇｒｏｗｉｎｇ Ｓｕｃｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｓｕｃｈ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，ａｎｄ Ｆａｂｒｉｃａｔｉｎｇ Ｓｕｃｈ Ｄｅｖｉｃｅｓ」と題される国際出願第ＰＣＴ／ＵＳ０１／２６２９８号（２００１年８月２２日出願）および国際公開第０２／１７３６２号（２００２年２月２８日公開）、「Ｎａｎｏｓｅｎｓｏｒｓ」と題される国際出願第ＰＣＴ／ＵＳ０１／４８２３０号（２００１年１２月１１日出願）および国際公開第０２／４８７０１号（２００２年６月２０日公開）、「Ｎａｎｏｓｃａｌｅ Ｗｉｒｅｓ ａｎｄ Ｒｅｌａｔｅｄ Ｄｅｖｉｃｅｓ」と題される国際出願第ＰＣＴ／ＵＳ０２／１６１３３号（２００２年５月２０日出願）および国際公開第０３／００５４５０（２００３年１月１６日公開）。
以下の実施例は、本発明の特定の実施形態を記述することを意図したものであり、本発明の全範囲を例示するものではない。
（実施例１）
この例は、本発明の実施形態に従って、半導体／誘電性の酸化物／強電性酸化物のコア／シェル／シェルナノスケールワイヤ構造、特に、ｐ−Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３コア／シェル／シェルナノワイヤの合成を示す（図１Ａ）。この例において、シェルが、ＡＬＤ（原子層堆積）技術を使用して、製造されたが、他の技術、例えば溶液ベースのアプローチがまた、使用され得る。
合成は、周知のＶＬＳ生成処理において、金コロイドを触媒として、シアンを反応体として、かつジボランをドーパントとして使用して、ｐ型のシリコンのナノスケールワイヤの化学気相堆積生成から始まる。生成の後に、生成ウエハは、原子層堆積反応体に直接的に移送された。ＺｒＯ２の高い誘電率Ｋの酸化物が、ＺｒＣｌ４をＺｒ源として、かつ水蒸気を酸素源として使用することによって、ｐ−Ｓｉ／ＺｒＯ２コア／シェルナノスケールワイヤを形成するために、Ｓｉナノスケールワイヤ上に堆積された。ＺｒＯ２は高い誘電率Ｋの酸化物として機能し得、高い誘電率Ｋの酸化物は、Ｓｉチャネルとトランジスタの金属ゲートとの間に、より強い電界結合を提供することによって、Ｓｉナノスケールワイヤの電界効果トランジスタの性能を高め得る。ＺｒＯ２はまた、ＢａＴｉＯ３からＳｉに向かう合成拡散を防止するための拡散バリアとして有効であり得る。ＺｒＯ２はまた、ＢａＴｉＯ３シェルに格納されるデータの劣化／喪失の速度を低減させることによって、より長い保持期間（分極時間としてまた公知）を達成することを助ける。一部の場合において、ＺｒＯ２は、化学的にエッチングされ、そのことが、Ｓｉナノスケールワイヤのコアを用いて、オーム接触を形成することを可能にし得る。しかしながら、他の実施形態において、例えば、Ａｌ２Ｏ３および／またはＨｆＯ２のような他の誘電性の酸化物がまた使用され得、一部の場合において、例えば、ＺｒＯ２およびＡｌ２Ｏ３、ＺｒＯ２およびＨｆＯ２などのような１つよりも多い誘電性の酸化材料が使用され得る。
Ｓｉナノスケールワイヤのコア上に約２ｎｍ〜約３ｎｍのＺｒＯ２を堆積させた後で、最終的なＳｉ／ＺｒＯ２／ＢａＴｉＯ３コア／シェル／シェルナノスケールワイヤを形成するために、Ｓｉ／ＺｒＯ２コア／シェルナノスケールワイヤ上に、ＢａＴｉＯ３の堆積を可能にするために、前駆材料が変化させられる。この例において使用される前駆材料は、バリウム源としてバリウムビス（ペンタメチルシクロペンタジエニル）、チタン源としてチタンテトライソプロポキシド、および酸素源として水蒸気であった。
これらの技術を使用して生成されるナノスケールワイヤの例が、図９に示される。図９Ａは、いくつかのＳｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤの低解像度の透過型電子顕微鏡（ＴＥＭ）イメージである。このイメージにおいて、Ｓｉコアの厚みは約２０ｎｍであることが分かり、ＺｒＯ２シェルの厚みは約２．５ｎｍであることが分かり、かつＢａＴｉＯ３の厚みは約１５ｎｍであることが分かる。より高い解像度のＴＥＭイメージが、図９Ｂに示される。この図において、白い破線は、ＢａＴｉＯ３／ＺｒＯ２の界面（左）およびＺｒＯ２／Ｓｉの界面（右）を示す。図９Ｂに示される格子解像イメージの２次元のフーリエ変換から、［０１０］において晶帯軸を有する正方晶位相のＢａＴｉＯ３が、（０１０）方向に沿って生成した（図９Ｃ）。さらに、［１１０］において晶帯軸を有する正方晶位相のＺｒＯ２が、（１１２）方向に沿って生成し（図９Ｄ）、［１１１］において晶帯軸を有する立体位相Ｓｉが、（１１０）方向に沿って生成した（図９Ｅ）。
化合の後で、コア／シェル／シェルナノスケールワイヤが、元素マッピングによって特徴付けられた。図１Ｃは、コア／シェル／シェルワイヤの走査型透過電子顕微鏡のイメージを表し、図１Ｂは、（横方向に）ワイヤ全体にわたるＢａ／Ｔｉ、Ｚｒ、およびＳｉの元素合成の折れ線グラフを示す。追加的な根拠が、元素マッピングの測定から獲得され、図１Ｄ〜図１Ｆに示した。Ｓｉがコアに存在し、（図１Ｄ）、ＺｒＯ２が内側のシェル（図１Ｅ）に存在し、かつＢａＴｉＯ３が外側のシェル（図１Ｆ）に存在した。
静電力顕微鏡が、コア／シェル／シェルワイヤの強電性の性質を特徴付けるために使用された。これらの実験において、伝導性の原子力顕微鏡のチップが、Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤのＢａＴｉＯ３シェル上に局所的な電界を適用するために使用され、同時に、ソースおよびドレインからＳｉナノスケールワイヤをアースするために使用された。図２において、Ｓｉナノスケールワイヤのコンダクタンスが、連続して測定された：（正の電圧を使用して）ワイヤを分極する前（Ａ）、（正の電圧を使用して）ワイヤを分極した後（Ｂ）、ワイヤを分極する時（Ｃ）、（負の電圧を使用して）ワイヤを分極した後（Ｄ）、脱分極（Ｅ）。これらの例は、正の電圧を使用して、ワイヤを分極した後で、コンダクタンスが約１０−７Ｓから約１０−１２Ｓに低下したことを示した。分極は、ワイヤを自然に分極すること、および／または分極の方向を変えるために負の電圧を適用することのいずれかによって、除去され得た。その結果として、コンダクタンスが、最初の値に戻され得るか、またはより高い値にいたらされ得る。
これらのＳｉ／ＺｒＯ２／ＢａＴｉＯ３コア／シェル／シェルナノスケールワイヤに基づいて、メモリデバイスを示すために、ＭＦＩＳ（金属ゲート／強電性の酸化物／絶縁体／半導体）プレーナーデバイスと同様な技術を使用して、ＢａＴｉＯ３シェルおよびＺｒＯ２シェルを化学的にエッチングし、ＢａＴｉＯ３シェル上に金属のトップゲートを追加することによって、Ｓｉコア上でソース−ドレイン金属接触を用いて、ＦＥＴ型のデバイスが製造される。移送データ（図３Ａ）は、ソース−ドレイン接触がオーム接触的であり、適用されたトップゲート電圧が特定の閾値を超過した後で、ソース−ドレイン電流が切断され得たことを示した。トップゲート電圧に対するコンダクタンスの更なる測定（図３Ｂ）が、かなりのヒステリシスを示し、そのヒステリシスにおいて、オフ状態（すなわち、低いコンダクタンス）でナノスケールワイヤを脱分極するために必要である＋５Ｖを上回るトップゲート電圧を使用して、ＢａＴｉＯ３シェルに分極を書込み得る。読取の間に、トランジスタのコンダクタンスが高いことが分かった場合、これは、ナノスケールワイヤに（例えば、「０」であると定義され得る）分極状態が書込まれていないことを意味する。しかしながら、トランジスタのコンダクタンスが低いが、（分極を除去するか、または変化させるために充分な大きさではない）小さい負のトップゲート電圧のパルスを適用することによって、増加させられ得る場合、これは、ナノスケールワイヤに（例えば、「１」であるとして定義され得る）分極が書込まれていることを意味し得る。
一部の場合において、これらのナノスケールワイヤが、トランジスタごとに複数のビットデータを格納するために使用され得る。この特徴を示すために、３つの金属のトップゲート（Ａ、Ｂ、およびＣ）が、Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤ上に製造された（図３Ｃ）。まず、ナノスケールワイヤが、Ｃのみを使用して分極され、ナノスケールワイヤに格納されるデータは「００１」であった。このデータを読取るために、負の電圧のパルスが、３つのトップゲートに連続して適用された。図３Ｄは、電圧がゲートＣに適用されるときにのみ、コンダクタンスを増加させる応答があり、ゲートＣにおいて「０」よりも「１」を示すことを示す。同様に、ゲートＡおよびゲートＢにまた、データを書込み得る。このデータを読取るために、負の電圧のパルスが、３つのトップゲートに連続して適用され得る。ゲートＡ、ゲートＢ、およびゲートＣの間に、クロストークは認められなかったことに、留意するべきである。図３Ｅにおいて、電圧のパルスが、複数のゲートに同時に適用されたときにのみ、コンダクタンスの増加が認められた。しかしながら、負の電圧のパルスが、ゲートＡおよびゲートＢに、同時に適用されるまで、コンダクタンスを増加させる応答を見ることができ（図３ｅ）、したがって、ゲートＡ、ゲートＢおよびゲートＣの間に認められるクロストークは、存在しなかった。これらの結果は、図３Ｆにまとめられている。さらに、ナノスケールワイヤの中にデータを、かなりの期間にわたり保持することが認められた。図３Ｇにおいて、ナノスケールワイヤが分極され、低いコンダクタンスを用いて、ワイヤが「切断」された後に、コンダクタンスの劣化が明確に増加することは、検知されなかった。
追加的なデータが、図１０Ａに見ることができる。図１０Ａは、トップゲート電圧が−６Ｖ、−４Ｖ、−２Ｖ、０Ｖ、２Ｖ、４Ｖ、および６Ｖにおいて測定された、Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤの移送結果を示す。挿入図は、このデバイスのＡＦＭイメージである。図１０Ｂは、トップゲート電圧に対するコンダクタンスのヒステリシスループを示すグラフである。このグラフは、トップゲート電圧０Ｖにおける２つの状態を示す。図１０Ｃは、別のＳｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤを使用した、メモリテストのためのパルス周期の書込／消去の結果を示す。ワイヤへの書込みは、１００ｎｓのパルスを有する電圧５Ｖを使用して、行なわれた。コンダクタンスの変化をモニタリングすること（読取ること）は、１５０マイクロジーメンス（μＳ）において行なわれ、消去は、１００ｎｓのパルスを有する電圧−５Ｖにおいて行なわれ、別の１５０マイクロジーメンス（μＳ）において、コンダクタンスの変化をモニタリングすること（読取ること）が続く。挿入図は、１００ｎｓのパルスの形状を示す。図１０Ｄは、書込／消去パルスの結果として、コンダクタンスの変化を示し、Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤによって形成されたメモリが、市販のＵＳＢ２フラッシュメモリドライブの速度よりも速い、少なくとも１００ｎｓの速度で動作され得ることを示す。１００ｎｓは１０Ｍｂ／ｓに対応する。５０ｎＳ（２０Ｍｂ／ｓ）のような速い速度がまた、他の実験において認められた（データは示されていない）。図１０Ｅのグラフは、１週間を超える期間にわたるメモリデバイスのデータ保持テストである。コンダクタンスの顕著な変化は認められなかった。図１０Ｆは、上記のものと同様の技術を使用して製造された８０ｎｍのＳｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤ（３０ｎｍのコア＋２５ｎｍのシェル）の静電力顕微鏡（ＥＦＭ）のイメージであり、分極とコンダクタンスとの間の相関関係を示す。左のイメージは、ＢａＴｉＯ３シェルにおいていかなる分極も示さないデバイスを示し、コンダクタンスに関して、通常、「オン」状態を示す。中央のイメージは、デバイスを「切断」するために、シェルに分極を書込むために、原子間力顕微鏡ＡＦＭチップ上に正の電圧を使用するデバイスを示す。右のイメージは、デバイスを再び「起動」するために、シェルに分極を書込むために、原子間力顕微鏡ＡＦＭチップ上に負の電圧を使用するデバイスを示す。
強電性の状態が、１．２ｎｍのドメインの厚みを維持し得るので、ナノスケールワイヤの濃密なアレイがまた考えられる。一部の場合において、例えば、各出願が本明細書においてそのまま参照として援用される、Ｌｉｅｂｅｒらによる「Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｍｐｏｕｎｄｓ」と題される米国特許仮出願第６０／５４４，８００号（２００４年２月１３日出願）またはＬｉｅｂｅｒらによる「Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ Ｃｏｎｔａｉｎｉｎｇ Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｍｐｏｕｎｄｓ」と題される国際特許出願第ＰＣＴ／ＵＳ２００５／００４４５９号（２００５年２月１４日出願）において考察されるようなＮｉＳｉナノワイヤのような他のナノワイヤが、データを格納するために高密度を達成するために、Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３ナノスケールワイヤと交差され得る。
（実施例２）
この実施例は、原子層堆積（ＡＬＤ）によって、シリコン−機能性酸化物のコア−シェルナノワイヤのヘテロ構造を製造することを示し、異なる反応体に対するパルスおよびパージの周期を変化させることによって、周期的自己制御式表面応答を介して、酸化物を含む様々な材料の絶縁保護コーティングが、シリコンナノワイヤ上において達成された。コーティングの厚みは、堆積周期の数によって、原子スケールにまで制御され得、したがって、本技術は、不純物のない界面を有する複合的なヘテロ構造を製造することに適切であり得る。
合成された構造の例の１つは、シリコン（Ｓｉ）−酸化ジルコニウム（ＺｒＯ２）−チタン酸バリウム（ＢａＴｉＯ３）半導体−誘電性酸化物−強電性酸化物コア−シェル−シェルナノワイヤのへテロ構造（図１２）であった。図１２Ａは、ｐ型のシリコンナノワイヤを覆う機能性酸化物シェルの堆積を示す。合成は、化学気相堆積によるｐ型のシリコンナノワイヤの生成から開始し、ＺｒＯ２シェルおよびＢａＴｉＯ３シェルの気相原子層堆積が続いた。気相原子層堆積は、ＺｒＯ２に対して０．０３ｎｍ ｃｙｃｌｅ−１（図１２Ａの下側の線）およびＢａＴｉＯ３に対して０．０５ｎｍ ｃｙｃｌｅ−１（図１２Ａの上側の線）の充分に制御された堆積比率を有していた。
（カリフォルニア州ＲｅｄｄｉｎｇのＴｅｄ Ｐｅｌｌａ，Ｉｎｃ．の）単分散金ナノクラスターを触媒として、シラン（ＳｉＨ４）を気相反応体として、ジボラン（Ｂ２Ｈ６）をドーパント前駆材料として、使用する化学気相堆積を介して、Ｐ型のＳｉナノワイヤが合成された。合成に続き、同一の直径の自立Ｓｉナノワイヤを有する成長基板が、ＡＳＭ微量化学Ｆ１２０原子層堆積システムに装着され、次にＺｒＯ２が堆積し、ＢａＴｉＯ３が堆積した。塩化ジルコニウム（ＺｒＣｌ４）がＺｒＯ２の前駆材料として使用された。バリウムビス（ペンタメチルシクロペンタジエニル）（Ｂａ（Ｃ５Ｍｅ５）２）およびチタンテトライソプロポキシド（Ｔｉ（Ｏ−ｉ−Ｐｒ）４）が、ＢａＴｉＯ３の前駆材料として使用された。いずれの場合においても、水蒸気（Ｈ２Ｏ）が酸素源として使用された。堆積の後で、基板は、３０秒間、チューブファーネスにおいて、８００℃で焼成された。焼成は、４５０Ｔｏｒｒの圧力で２００ｓｃｃｍ（１分ごとの標準立法センチメートル）のフロー比率を有する酸素によって行なわれた。
透過型電子顕微鏡（ＴＥＭ）は、最大で数１０マイクロメートルの概ね同一な直径および長さを有するナノワイヤを示すように調整されたサンプルの例（図１２Ｂ）である。例えば、図１２Ｂにおいて、コア−シェルナノワイヤのヘテロ構造は、平均して約６０ｎｍの直径（Ｓｉコアが２５ｎｍ、ＺｒＯ２シェルが２．５ｎｍおよびＢａＴｉＯ３シェルが１５ｎｍ）を有する。スケールバーは２００ｎｍである。
走査型ＴＥＭ（ＳＴＥＭ）イメージ（図１２Ｆ）だけでなく、ＴＥＭイメージ（図１２Ｂ、図１２Ｃ、および図１２Ｄ）において認められる正反対のコントラストが、コア−シェル構造を示し得る。図１２Ｃは、一般的なコア−シェルナノワイヤの拡大率の低いＴＥＭ投影図である。破線に囲まれた正方形は、図１２Ｄに示されるＴＥＭイメージの図を示す。図１２Ｃのスケールバーは１０ｎｍである。図１２Ｄは、ナノワイヤのヘテロ構造の多結晶シェルのＨＲＴＥＭ（高解像度透過型電子顕微鏡）の投影図を示し、白い破線は、概ね多結晶ドメインの境界を示し、多結晶ドメインの境界は、シェルの選択エリア２ＤＦＴおよびシェルの逆２ＤＦＴによって決定される。スケールバーは１０ｎｍである。ナノワイヤの端の高解像度投影図（図１２Ｄ）が、複数のドメインを有する多結晶ＢａＴｉＯ３シェルを示した。ドメインの境界（図１２Ｄの白い破線）は、ＴＥＭイメージ（図１２Ｊ〜図１２Ｍ）の選択エリア２次元的フーリエ変換（２ＤＦＴ）およびＴＥＭイメージ（図１２Ｊ〜図１２Ｍ）の逆フーリエ変換によって概ね特定され得る。図１２Ｊは、図１２Ｄにおけるドメイン１の２ＤＴＦであり、ドメイン１は晶帯軸（０１０）に沿って並んだ。図１２Ｃは、図１２Ｄにおけるドメイン２の２ＤＴＦであり、ドメイン２は、晶帯軸（０１１）に沿って並んだ。図１２Ｄは、ドメイン３の２ＤＴＦであり、ドメイン３は晶帯軸（２４３）に沿って並んだ。図１２Ｅは、ドメイン４の２ＤＴＦであり、ドメイン４が晶帯軸（００１）に沿って並んだ。さらに、図１３Ａは、晶帯軸（０１０）を有するＢａＴｉＯ３領域の２ＤＦＴを示し、図１３Ｂは、晶帯軸（１１０）を有するＺｒＯ２領域の２ＤＦＴを示し、図１３Ｄは、晶帯軸（１１１）を有するＳｉ領域の２ＤＦＴを示す。
高解像度ＴＥＭによるコア−シェルナノワイヤのヘテロ構造のミクロトーム断面（図１２Ｅ）のさらに詳細な調査が、製造が、ＢａＴｉＯ３（左）シェルとＺｒＯ２（中央）シェルとＢａＴｉＯ３の晶帯軸、ＺｒＯ２の晶帯軸を有するＳｉ（右）コア領域との間に、界面を突然生み出したことを示した。例えば、図１２Ｅは、ＴＥＭイメージの２ＤＴＦからのミクロトームのコア−シェルナノワイヤのヘテロ構造の断面のＨＲＴＥＭイメージであり、白い破線は、多結晶ＢａＴｉＯ３（左）領域、ＺｒＯ２（中央）領域、およびＳｉ（右）領域の間の界面を示し、各領域はそれぞれ、ＢａＴｉＯ３晶帯軸（０１０）、ＺｒＯ２晶帯軸（１１０）、およびＳｉ晶帯軸（１１１）を有する。挿入図は、格子解像されたイメージと一貫性を示す晶帯軸に沿った、ＢａＴｉＯ３（左）領域、ＺｒＯ２（中央）領域、およびＳｉ（右）領域の結晶構造シミュレーションを示す。図１２Ｅのスケールバーは、２ｎｍである。
晶帯軸はさらに、結晶構造シミュレーション（図１２Ｅの挿入図）と格子解像イメージとの間の一貫性によって確認された。比較的に低い温度で結晶化するＺｒＯ２は、強電性の酸化物と半導体との間の界面を最適化するための焼成の後に、拡散バリアとして働いた。さらに、サンプル上で使用されるエネルギー分散Ｘ線分光器（ＥＤＸ）が、元素の空間的な配置を確認し、Ｓｉが、コア（図１２Ｇ）、Ｚｒが、内側のシェル（図１２Ｈ）、ＢａおよびＴｉが、外側のシェルに（図１２Ｉ）に配置されたことを示す。図１２Ｆ〜図１２Ｉは、ＳＴＥＭ（走査型透過電子顕微鏡）によって実施された、コア−シェルナノワイヤのＥＤＸ元素マッピングである。図１２Ｆは、〜３７ｎｍのＳｉナノワイヤを、〜２．５ｎｍのＺｒＯ２シェルおよび〜４０ｎｍのＢａＴｉＯ３シェルを有するコアとして使用して準備された、〜１２２ｎｍのコア−シェルナノワイヤのへテロ構造のＳＴＥＭイメージである。直径がより大きいコアとより厚いシェルが、ＥＤＸ特徴を表す目的で使用された。これらの図において、Ｓｉはコアに配置され（図１２Ｄ）、Ｚｒは内側のシェルに配置され（図１２Ｅ）、かつＴｉは外側のシェルに配置された（図１２Ｆ）。図１２Ｆ〜図１２Ｉのスケールバーはそれぞれ、５０ｎｍである。
（実施例３）
この実施例は、不純物のない界面を有する、はっきりした（ｗｅｌｌ−ｄｅｆｉｎｅｄ）半導体−機能性酸化物コア−シェルナノワイヤのヘテロ構造の合成を示す。この例において、Ｓｉ／ＺｒＯ２／ＢａＴｉＯ３コア−シェルナノワイヤのヘテロ構造に基づいて、電界効果トランジスタ（ＦＥＴ）デバイスが準備された。デバイスを形成するために、ソース−ドレイン領域における酸化物が、フッ化水素（ＨＦ）酸によってエッチングされ、次に、ｐ型Ｓｉコア上に金属接触が堆積した。ニッケルのトップゲートが、ＢａＴｉＯ３シェルの頂上部にソース−ドレイン接触の間に製造された（図１４Ａの挿入図は、ＳＥＭイメージが、デバイスの形状を示し、かつソース−ドレイン接触は、ｐ型Ｓｉナノワイヤのコア上の分離およびチャネルの中央においてＢａＴｉＯ３シェル頂上部に幅８００ｎｍのトップゲートを有する。）挿入図のスケールバーは２マイクロメーターである。全直径が〜６０ｎｍ（Ｓｉコアが２５ｎｍ、ＺｒＯ２シェルが２．５ｎｍ、およびＢａＴｉＯ３シェルが１５ｎｍ）であるコア−シェルナノワイヤから獲得される異なるゲート電圧（Ｖｇｓ）における電流（ＩＳＤ）対ソース−ドレイン電圧（ＶＳＤ）の移送結果のデータが、予期されたデプレションｐ型ＦＥＴの動作を示した。図１４Ａは、（最低で−４Ｖから最大で＋６Ｖ、２Ｖ間隔の）異なるトップゲート電圧において、６０ｎｍのコア−シェルナノワイヤのヘテロ構造トランジスタに関する例示的な特徴を示す。
ゲート電圧に対するソース−ドレインのコンダクタンスをさらに測定すると、−１．５Ｖのバイアス電圧がゲートスイープにおいてヒステリシスループを示した（図４Ｂ）。ヒステリシスループにおいて、２つの双安定状態が、約０Ｖのゲート電圧において認められた。１つは高い伝導率における「オン」状態、もう１つは低い伝導率における「オフ」状態である。「オン」から「オフ」へのスイッチングは、＋５Ｖの電圧において発生し、保存処理が−３Ｖの電圧において発生した。
ヒステリシスループの発端は強電性のＢａＴｉＯ３における分極のスイッチングであったことを示すために、静電力顕微鏡（ＥＦＭ）測定が、トップゲートのないＦＥＴデバイスにおいて実施された（図１４Ｃ）。図１４Ｃにおいて、トップゲートのないＦＥＴデバイスにおいて実施されたＥＦＭ測定は、強電性の分極が、伝導性ＡＦＭチップに適用されるゲート電圧によって、ＢａＴｉＯ３シェル上に生成されたことを示した。ＡＦＭチップは、分極の方向を「反転させる」ために充分な大きさの反対のゲート電圧が適用されるまで存在した。スケールバーは２マイクロメートルである。
ＥＦＭ測定において、伝導性ＡＦＭチップ（Ｐｔ／Ｉｒでコートされたシリコン）が、金属のトップゲートを交換するために、ローカルゲートとして使用された。デバイスは、アースされ、５Ｖ間隔で、−２５Ｖから＋２５Ｖそして−２５Ｖに戻る分極を書込むために、チップ電圧においてスキャンされた。チップは、書込の間に、位相特性を上回る６ｎｍの高さで一定に保たれた。分極状態のＥＭＦイメージングのために、デバイスはまたアースされ、チップは、＋２Ｖの電圧において、位相特性を上回る３０ｎｍの高さで一定に保たれた。ＢａＴｉＯ３シェルとチップとの間の静電的相互作用は、チップカンチレバーの共鳴周波数の変化によって感知された。各データポイントにおける書込の後、デバイスはコンダクタンスの変化をモニターするために、−１Ｖの電圧でバイアスされた。
これらの結果は、強電性の分極が、伝導性原子間力顕微鏡（ＡＦＭ）チップ上に適用されるゲート電圧によって、ＢａＴｉＯ３シェルにおいて局所的に生成されたことを示し、ＡＦＭチップは、分極の方向を反転させるために、充分な大きさの反対のゲート電圧が適用されるまで保持された。これらの実験において、通常、大きいコンダクタンスにおいて、「オン」であるｐ型のＦＥＴデバイスを「切断」するために、正のゲート電圧が使用されたので、０Ｖのゲート電圧において、ゲートスイープにおける双安定状態に対応する２つの分極状態が、高いコンダクタンスを有する「オン」状態に「０」（図１４Ｃの上側の挿入図）および低いコンダクタンスを有する「オフ」状態に「１」（図１４Ｃの下側の挿入図）に任意に割り当てられた。コア−シェルナノワイヤのヘテロ構造のＦＥＴは、正のゲート電圧によって生成される強電性の分極状態によって、一旦、「切断」されると、外部の正のゲート電圧を除去した後でさえも、明確な劣化がないままで、数週間にわたり「オフ」状態を保つことが可能であり（下側の点）（図１４Ｄ）、デバイスの不揮発性を示す。同様に、数週間にわたるＦＥＴデバイスのコンダクタンスの変化のモニタリングは、「オン」状態のコンダクタンスの明確な劣化を示さなかった（上側の点）。
コア−シェルナノワイヤのヘテロ構造ＦＥＴデバイスのスイッチング速度および持続期間がまた特徴付けられた（図１４Ｅ）。これらの特徴は、集積不揮発性メモリのアレイにおけるそのようなナノ構造の使用可能性を決定するために有用であり得る。ＦＥＴデバイスのスイッチング速度および持続期間を測定するために、Ａｇｉｌｅｎｔ３３２２０Ａ関数および任意の波形発生装置が、トップゲートに接続され、１００ｎｓの幅、および＋７Ｖおよび−７Ｖの振幅（別個に測定すると、実際の出力が、高い周波数において＋５Ｖおよび−５Ｖ）を有する動作パルスを書込および消去パルスとして、１５０マイクロ秒間隔を有する別の方法で与えた。ＦＥＴデバイスのコンダクタンスが、電流増幅器を介して、同時にモニターされ、全てのフィルタが切断されたときでさえも、電流増幅器は１５マイクロ秒の固有の計器応答を与える。持続期間の測定に関して、ＦＥＴデバイスが、−１Ｖの電圧において固定バイアスを有するパルスを１時間使用して、「オン」および「オフ」を連続してスイッチされ、そのことが少なくとも１０７周期のコンダクタンスを与えた。
上記のヘテロ構造に基づくＦＥＴデバイスは、波形関数発生装置（図１４Ｅの挿入図）によって生成されるパルスを使用して、強電性の分極の書込／消去速度は少なくとも１００ｎｓであったことを示し、波形関数発生装置は、ＦＥＴを「オン」または「オフ」のいずれかにスイッチすることができた。５０ｎｓの速いスイッチング速度がまた認められた。
１０７周期の書込および消去の後でさえも、スイッチング動作は、明確な疲労劣化がないままに保持された（図１４Ｅ）。デバイスにおいて認められた長い持続期間だけでなく、スイッチング速度が、強電性のランダムアクセスメモリのプレーナーデバイスに匹敵し、多くの市販のフラッシュメモリよりも秀でていた。市販のフラッシュメモリは、一般的に、マイクロ秒の時間スケールのスイッチング速度および１０５周期の持続期間を示す。コンダクタンスのスイッチングデータにおけるノイズレベル（図１４Ｅ）は、電流増幅器において、全てのノイズフィルタが、より速い器具の応答を達成するために、切断されたという事実によって、主に上昇したことが考えられ、そのことが、計器の読取速度を１５マイクロ秒に限定する。実際に、さらに高い読取速度が考えられ得る。強電性の酸化物の固有のスイッチング速度は、ピコ秒の時間スケールであると考えられ、実施例において認められた書込／消去／読取速度は、測定回路におけるＲＣの遅れによってのみ限定され、デバイス自体における遅れによってではなかった。
このことが、図１５にさらに詳細に示される。この図において、測定回路における電流の増幅が、読取速度の応答限定を１５マイクロ秒に設定するために、見つけられた。図１５Ａは、関数発生装置によって生成された矩形波（上側の線）と、測定回路における電流増幅器を通じて読取られた信号（下側の線）との間の比較であり、１５マイクロ秒の遅れを示す。図１５Ｂは、コア−シェルナノワイヤのヘテロ構造ＦＥＴメモリデバイスの読取速度の測定が、書込／消去パルスが適用されたあとで、読取応答において、同じ１５マイクロ秒の遅れを有するようであることを示し、したがって、読取速度は計器応答によって限定され、コア−シェルナノワイヤのヘテロ構造ＦＥＴメモリデバイスの応答によって限定されるのではなかった。
図１４Ｆおよび図１４Ｇは、１００ｎｓの幅、および＋７Ｖおよび−７Ｖの振幅（別個に測定すると、実際の出力が、高い周波数において＋５Ｖおよび−５Ｖ）を有する動作パルスが、ＦＥＴメモリデバイスを「オフ」および「オン」にスイッチするために、トップゲートに適用され、かつ書込および消去パルスとして、１５０マイクロ秒の間隔を有する別の方法で使用された。デバイスは、明確な疲労劣化なく、−１Ｖの固定電圧のソース−ドレインバイアスを使用して、一時間にわたり連続して、「オン」および「オフ」にスイッチされ得、少なくとも１０７周期の持続期間を示した（図１４Ｅ）。
（実施例４）
この実施例において、強電性の酸化物に基づくＦＥＴ型メモリデバイスに関して、強電性の酸化物に不可欠な厚みおよびゲートの最小限の幅／ピッチが考察された。第１の課題を述べると、より薄いＢａＴｉＯ３シェルを有するコア−シェルナノワイヤのヘテロ構造が製造された。移送測定（データは示されていない）は、ＢａＴｉＯ３シェルの厚みが１０ｎｍに減少したときに、強電性の金属酸化物ゲートの界面における双極子によってもたらされた、期待の分極電界効果は、酸化物の強電性の特性を実質的に減少させた。しかしながら、このことは、ひずみペロブスカイト酸化物超格子構造を使用して克服され得、ひずみペロブスカイト酸化物超格子構造は、必要な厚みを単位細胞のレベルにまで低下させ得る。
５００ｎｍから２０ｎｍまでの異なるゲート幅を有する一連のデバイスが製造された（図１６）。デバイスは、以下のように異なるゲート幅を用いて準備された。図１６Ａは５００ｎｍ、図１６Ｂは２００ｎｍ，図１６Ｃは５０ｎｍ、および図１６Ｄは２０ｎｍ。スケールバーは、図１６Ａおよび図１６Ｂが５００ｎｍであり、かつ図１６Ｃおよび図１６Ｄが２５０ｎｍである。これらの実験の結果は、スイッチング動作は、幅２０ｎｍの金属ゲートを使用したときでさえも保持された（図１６Ｄ）。オン−オフの比率は、ゲートの幅を低減するにつれ、最大で１０の８乗まで増加し（図１６Ｅの左側の矢印）、ゲートからチャネルに流れる電流の漏れが少なくなるという結果であることを示した（図１６Ｅの右側の矢印）。書込／消去電圧のウインドウ（−３Ｖ〜＋５Ｖ）が、これらのデバイスと同様であることが分かり、これらのスイッチング動作の全てが、ＢａＴｉＯ３シェルにおける強電性の分極の結果であったことを示す。これらの実験結果はまた、ゲートＡにおいて＋８Ｖの正のゲート電圧（中央の線）を使用する書き込み分極は、ＦＥＴデバイスを切断し（下側の線）、ＦＥＴデバイスは、−９Ｖの消去電圧をゲートＢに適用しても「オン」には戻らず、２つの隣接するゲート間にクロストークが、実質的に存在しないことを示す。１００ｎｍのピッチを有する幅５０ｎｍの２つの隣接する金属ゲートの下の２つのドメインの間のクロストークがないので（図１６Ｆ）、少なくとも１５Ｇｂｉｔ／ｃｍ２の統合密度が、達成可能なものとして示された。図１６Ｆの挿入図は、１００ｎｍのピッチを有する幅５０ｎｍの２つの隣接する金属ゲート（ＡおよびＢ）を有するＦＥＴデバイスのＳＥＭイメージである。スケールバーは２００ｎｍである。
（実施例５）
上記の実施例は、異なる強電性の分極が、クロストークのない、ナノワイヤの小さな領域における異なるドメインに存在し得、それらの分極状態は、さらに個々に区別され得る。これらの特徴を有するデバイスが、この実施例において準備された（図１７）。
特に、１つのＦＥＴデバイスを交差する複数のゲートが、トランジスタごとに複数のビットデータを格納するために製造され（図１７Ａ）、そのことは、トランジスタごとに１ビットのデータのみが格納され得る従来の構成を発展させるものである。図１７Ａの挿入図は、複数のゲートを有するＦＥＴメモリデバイスのＳＥＭを示す。挿入図のスケールバーは２マイクロメートルである。これらの結果を要約すると、金属ゲートに適用される正のゲート電圧を使用して、異なる分極の組み合わせをランダムに書込み得ることを示した。例えば、ＦＥＴ上の３つのすべてのゲートに＋８Ｖの電圧を適用することが、ゲートの下の別のＢａＴｉＯ３ドメインにおいて、分極を書込み得、そのことがデバイスを切断し得、複数のビットデータ（「１１１」）が格納されることを可能にし得る（図１７Ｂ、線ＡＢＣ）。データを読取るために、小さい負のゲート電圧（通常−１Ｖ）であって、強電性の分極によってもたらされた電界の部分をスクリーニングし、かつコンダクタンスを増加させるためには充分に大きいが、強電性の分極方向を反転させるためには充分に小さくはない、小さい負のゲート電圧が３つ全てのゲートに適用された。このようにして、最大のコンダクタンスが「オフ」状態から増加するが（図１７Ｂの線ＡＢＣ）、ミスマッチを有する他の組み合わせと共には増加しない（図１７Ｂの線Ａ、Ｂ、Ｃ、ＡＢ、ＢＣおよびＡＣ）ことが認められ得る。読取の後で、デバイスのコンダクタンスが減少して最初の「オフ」状態に戻り、読取処理は、強電性の酸化物における分極を妨げないようであることを示した。
同様のアプローチを使用して、例えば００１、１１０などのような他の組み合わせをメモリのアレイに格納し得、正確に読取り得る。さらに、計算（示されていない）が、トランジスタごとの区別可能なビットデータの数が、完全に正しい読取と１つのミスマッチとの間の読取コンダクタンスの大きさの違いによって決定され得、そのことは、ＦＥＴ性能をさらに最適化することによって拡張され得る。さらに、複数のゲートを有するこのＦＥＴデバイスは、複数の入力信号を有する不揮発性のＮＯＲ論理回路として考えられ得、任意の入力信号（「１」としてみなされる正のゲート電圧によって形成された分極）は、伝導チャネルを切断し得、出力信号（ソース電圧）が低い（「０」）という結果になり得る。
さらに、いくつかのデバイスが、複数のきちんと並べられたナノワイヤに交差する複数のゲートを製造することによって、大容量メモリのアレイおよびＮＯＲ論理デバイスのアレイに、これらのコア−シェルナノワイヤのヘテロ構造を統合するように準備された。しかしながら、書込み手順の間に、ゲートに適用される正の電界が、ゲートと交差する全てのナノワイヤに分極を書込み得る。これらの交差部分が独立的に処理可能であることを確実にするために、補償電圧が、書込みの間に適用された。ナノワイヤとゲートとの両方に適用される補償電圧の機能は、他の交差部分において存在することが考えられる分極に対するいかなる余分な書込または妨害を避けるために、強電性の酸化物にわたる比較的に小さい電位の低下を形成することである。
例えば、６つのゲート（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ）（図１７Ｃ、左挿入図）を交差する４つのナノワイヤ（Ｗ１、Ｗ２、Ｗ３、Ｗ４）からなるメモリのアレイ（図１７Ｃ、右挿入図）において、ゲートＢに＋８Ｖのゲート電圧を適応し、ナノワイヤＷ１をアースすることは、ナノワイヤＷ１とゲートＢとの間の交差部分において分極を書込み得、そのことが、図１７Ｃに示されるように、デバイスにおけるナノワイヤＷ１を「切断」し得る。図１７Ｃは、ＮＯＲ論理回路を有する交差部分のメモリのアレイのプロトタイプのＳＥＭイメージであり、プロトタイプは、６つの交差する金属ゲートを有して垂直方向に並んだ４つのナノワイヤからなる。スケールバーは２００ｎｍである。ＮＯＲ論理回路の測定のために、金属ゲートに適用される電圧が、入力信号として使用された。Ｖｓｄは１Ｖの電圧において持続的にバイアスされた。１メガオーム（ＭΩ）の抵抗器が、ＦＥＴソースとアースとの間に直列にリンクされた。抵抗器にわたる電圧の低下が出力信号としてみなされた。
図１７Ｃの左の挿入図は、アレイの概略図であり、ナノワイヤおよび金属ゲートに書込電圧および補償電圧を適用する方法が、ゲートＢとナノワイヤＷ２、Ｗ３、Ｗ４との間の交差部分において、余分な分極を書込むことなく、ナノワイヤＷ１とゲートＢとの間の交差部分を処理するために使用され得た。書込の後に、デバイスの中のナノワイヤＷ１が「切断」された（すなわち、コンダクタンスの低下）。しかしながら、ナノワイヤＷ２、Ｗ３、Ｗ４の＋６Ｖの電圧およびゲートＡ、Ｃ、Ｄ、Ｅ、Ｆの＋３Ｖの電圧が、ゲートＢとナノワイヤＷ２、Ｗ３、Ｗ４との間の交差部分において、余分な分極を書込むことを避けるために適用されるべきである。ゲートＡ、Ｃ、Ｄ、Ｅ、およびＦ（＋３Ｖ）とナノワイヤＷ２、Ｗ３、Ｗ４（＋６Ｖ）との間の−３Ｖの電位差は、それらの間の交差部分における分極の存在の可能性を消去しないようであった。
続いて、ナノワイヤＷ３とゲートＥとの間の交差部分における書込みの間に、ナノワイヤＷ１とゲートＢとの間の交差部分における分極の存在を妨害することを避けるだけでなく、ゲートＥとナノワイヤＷ１、Ｗ２、Ｗ４との間の交差部分において、余分な分極を書込むことなく、同様の方法がまた採用された（図１７Ｄの挿入図の赤い点）。書込みの後に、デバイスの中のナノワイヤＷ３は「切断」され（図１７Ｄの上側の線、コンダクタンスの低下を示す）、デバイスの中のナノワイヤＷ１に妨害は認められなかった（図１７Ｄの下側の線）。
これらの結果は、書込電圧および補償電圧を適用する方法が、有効であり、かつアレイにおける交差部分を独立的に処理することを可能にしたことを示す。さらなる統計的な分析（図１７Ｅ）は、一部の場合において、書込および消去のための電圧の閾値が、４．６２±０．０８Ｖの書込電圧（図１７Ｅの右側の棒）および−３．１９±０．０６Ｖの消去電圧（図１７Ｅの左側の棒）である狭い分布を有し得、それにより、デバイスのアレイの均一性および確実性を示した。
本発明のいくつかの実施形態が、本明細書において記載され、かつ図示されてきたが、当業者は、本機能を実施し、および／または結果、および／または本明細書に記載された利点の１つ以上を獲得するために、様々な他の方法および／または構造を明確に想像し得、そのような変更および改変のそれぞれは、本発明の範囲内であると考えられる。さらに一般的には、当業者は、本明細書に記載されるパラメータ、サイズ、材料、および構成は例示的であることを意味し、かつ実際のパラメータ、サイズ、材料、および／または構成は、特定の適用または本発明の教示が使用される適用に依存し得ることを明確に理解し得る。当業者は、通常の実験にすぎないものを使用して、本明細書に記載された本発明の特定の実施形態の多くの均等物を認識し得るか、または確認し得る。それゆえに、上記の実施形態が、例のみによって表示され、およびそうではないと明確に記述され、かつ主張されていない限りは、特許請求の範囲およびその均等物の範囲内で、本発明が実施され得ることが理解されるべきである。本発明は、本明細書に記載の個々の特性、システム、製品、材料、キット、および／または方法のそれぞれを意図されている。さらに、そのような特性、システム、製品、材料、キット、および／または方法が互いに一貫しない場合でなければ、２つ以上のそのような特性、システム、製品、材料、キット、および／または方法の任意の組み合わせは、本発明の範囲内に含まれる。
本明細書において定義され、かつ使用されるような全ての定義が、辞書の定義、参照として援用される文書における定義、および／または定義された用語の通常の意味を超えて支配することが理解されるべきである。
本明細書および特許請求の範囲において使用されるように、不定冠詞「１つ」および「１つの」は、そうではないと明らかに示されている場合でなければ、「少なくとも１つ」を意味することが理解されるべきである。
本明細書および特許請求の範囲において使用されるように、成句「および／または」は、要素の「いずれか、または両方」を意味し、要素がそのように結合されることが理解されるべきである。すなわち、一部の場合において、要素が連結して存在し、他の場合において、要素が離接的に存在する。「および／または」を用いてリストされる複数の要素は、同様に構成されるべきである。すなわち、「１つ、またはそれ以上」の要素は、そのように結合される。「および／または」節によって明確に識別可能なそれらの要素と関連があろうが、なかろうが、他の要素は、「および／または」節によって明確に識別される要素以外で、適宜、表示され得る。したがって、限定ではない例として、「備える」のような非制限語句とともに使用されるときに、「Ａおよび／またはＢ」への言及は、一実施形態において、Ａのみを参照し得（適宜、Ｂ以外の要素を含み）、別の実施形態において、Ｂのみを参照し得（適宜、Ａ以外の要素を含み）、さらに別の実施形態において、ＡとＢとの両方を参照し得る（適宜、他の要素を含む）などである。
本明細書および特許請求の範囲において使用されるように、「または」は、上記で定義されたような「および／または」と同じ意味を有することが理解されるべきである。例えば、リストにあるアイテムを分けるときに、「または」または「および／または」は、包括的なものとして解釈され得る。すなわち、少なくとも１つを包含するが、多くの要素の１つよりも多くのもの、またはリストされた要素の１つよりも多くのものをまた包含し、かつ適宜、リストされていないアイテムを包含する。「１つのみ」または「ちょうど１つ」、または特許請求の範囲において使用されるときに、「〜からなる」のように、そうではないと明確に示された用語のみが、多数の要素、またはリストされた要素のうちのちょうど１つの要素を包含することを参照し得る。概して、本明細書において使用されるように、用語「または」は、「いずれか」、「１つ」、「１つのみ」、または「ちょうど１つ」のような、排他性を有する用語が先行するときに、代替物を排除することを示すとしてのみ解釈され得る（すなわち、「一方またはもう一方であるが、両方ではない」）。特許請求の範囲において使用されるときに、「実質的に〜からなる」は、特許法の分野において使用される通常の意味を有し得る。
本明細書および特許請求の範囲において使用されるように、リストの１つ以上の要素に対する参照において、成句「少なくとも１つ」は、要素のリストの中における要素の１つ以上の任意のものから選択された少なくとも１つの要素を意味するが、要素のリストの中に明確にリストされたありとあらゆる要素のうちの少なくとも１つを必ずしも含まず、かつ要素のリストの中の要素の任意の組み合わせを排除しないことが、理解されるべきである。この定義がまた、成句「少なくとも１つ」で言及した、要素のリストの中で明確に識別された要素以外の要素が適宜、表示し得る。したがって、限定ではない例として、「ＡおよびＢのうちの少なくとも１つ」（または同様に、「ＡまたはＢのうちの少なくとも１つ」、または同様に、「Ａおよび／またはＢのうちの少なくとも１つ」）は、一実施形態において、少なくとも１つのＡを参照し、適宜、一つより多くのＡを参照するが、Ｂを示さず（適宜、Ｂ以外の要素を含む）、別の実施形態において、少なくとも１つのＢを参照し、適宜、一つより多くのＢを参照するが、Ａを示さず（適宜、Ａ以外の要素を含む）、さらに別の実施形態において、少なくとも１つのＡを参照し、適宜、一つより多くのＡを参照し、少なくとも１つのＢを参照し、適宜、一つより多くのＢを参照する（適宜、他の要素を含む）などである。
本明細書において主張される、１つ以上のステップまたは行為を含む任意の方法において、そうではないと明らかに示していない場合には、方法のステップまたは行為の順序が列挙される順序に、必ずしも限定されないことがまた理解されるべきである。
上記の明細書だけでなく、特許請求の範囲においても同様に、「備える」、「含む」、「保有する」、「有する」、「包含する」、「必要とする」、「保持する」、「〜からなる」などのような移行する句は、非制限語句として理解されるべきである。米国特許・商標局特許審査便覧セクション２１１１．０３に述べられるように、移行句「〜からなる」および「実質的に〜からなる」のみが、制限語句または半制限語句であり得る。
図１Ａは、本発明の実施形態の特定のナノスケールワイヤの様々な物理的特性を示す。 図１Ｂは、本発明の実施形態の特定のナノスケールワイヤの様々な物理的特性を示す。 図１Ｃは、本発明の実施形態の特定のナノスケールワイヤの様々な物理的特性を示す。 図１Ｄは、本発明の実施形態の特定のナノスケールワイヤの様々な物理的特性を示す。 図１Ｅは、本発明の実施形態の特定のナノスケールワイヤの様々な物理的特性を示す。 図１Ｆは、本発明の実施形態の特定のナノスケールワイヤの様々な物理的特性を示す。 図２は、本発明の別の実施形態に従う、ナノスケールワイヤの分極を示す。 図３Ａは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図３Ｂは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図３Ｃは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図３Ｄは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図３Ｅは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図３Ｆは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図３Ｇは、本発明のさらに別の実施形態に従う、１ビットよりも大きいデータを符号化することが可能なナノスケールワイヤを示す。 図４Ａは、本発明の様々な実施形態を示す概略図である。 図４Ｂは、本発明の様々な実施形態を示す概略図である。 図４Ｃは、本発明の様々な実施形態を示す概略図である。 図５Ａは、本発明の特定の実施形態と共に使用するのに適切な電極の製造を示す概略図である。 図５Ｂは、本発明の特定の実施形態と共に使用するのに適切な電極の製造を示す概略図である。 図５Ｃは、本発明の特定の実施形態と共に使用するのに適切な電極の製造を示す概略図である。 図６Ａは、本発明の実施形態に従う、特定のナノスケールワイヤデバイスの様々な特性を示す概略図である。 図６Ｂは、本発明の実施形態に従う、特定のナノスケールワイヤデバイスの様々な特性を示す概略図である。 図７Ａは、本発明の特定の実施形態において有用な様々なメモリアーキテクチャを示す。 図７Ｂは、本発明の特定の実施形態において有用な様々なメモリアーキテクチャを示す。 図７Ｃは、本発明の特定の実施形態において有用な様々なメモリアーキテクチャを示す。 図７Ｄは、本発明の特定の実施形態において有用な様々なメモリアーキテクチャを示す。 図８Ａは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを使用するメモリアーキテクチャの例を示す。 図８Ｂは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを使用するメモリアーキテクチャの例を示す。 図８Ｃは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを使用するメモリアーキテクチャの例を示す。 図９Ａは、本発明の実施形態の特定のナノスケールワイヤを示す。 図９Ｂは、本発明の実施形態の特定のナノスケールワイヤを示す。 図９Ｃは、本発明の実施形態の特定のナノスケールワイヤを示す。 図９Ｄは、本発明の実施形態の特定のナノスケールワイヤを示す。 図９Ｅは、本発明の実施形態の特定のナノスケールワイヤを示す。 図１０Ａは、本発明の別の実施形態に従う、ビットデータを格納するための特定のナノスケールワイヤの使用を示す。 図１０Ｂは、本発明の別の実施形態に従う、ビットデータを格納するための特定のナノスケールワイヤの使用を示す。 図１０Ｃは、本発明の別の実施形態に従う、ビットデータを格納するための特定のナノスケールワイヤの使用を示す。 図１０Ｄは、本発明の別の実施形態に従う、ビットデータを格納するための特定のナノスケールワイヤの使用を示す。 図１０Ｅは、本発明の別の実施形態に従う、ビットデータを格納するための特定のナノスケールワイヤの使用を示す。 図１０Ｆは、本発明の別の実施形態に従う、ビットデータを格納するための特定のナノスケールワイヤの使用を示す。 図１１は、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを製造する手段を示す。 図１２Ａは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｂは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｃは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｄは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｅは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｆは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｇは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｈは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｉは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１２Ｊは、さらに別の実施形態に従う、本発明の特定のナノスケールワイヤを示す。 図１３Ａは、本発明の別の実施形態に従う、特定のナノスケールワイヤの２ＤＦＴプロットを示す。 図１３Ｂは、本発明の別の実施形態に従う、特定のナノスケールワイヤの２ＤＦＴプロットを示す。 図１３Ｃは、本発明の別の実施形態に従う、特定のナノスケールワイヤの２ＤＦＴプロットを示す。 図１４Ａは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１４Ｂは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１４Ｃは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１４Ｄは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１４Ｅは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１４Ｆは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１４Ｇは、実施形態の別のセットにおいて、本発明の特定のナノスケールワイヤの様々な電気的特性を示す。 図１５Ａは、本発明の特定のナノスケールワイヤの特性を測定するために使用される計器の特定の応答限界を示す。 図１５Ｂは、本発明の特定のナノスケールワイヤの特性を測定するために使用される計器の特定の応答限界を示す。 図１６Ａは、本発明の実施形態の別のセットにおいて、異なるゲート幅を有する、本発明の様々なデバイスを示す。 図１６Ｂは、本発明の実施形態の別のセットにおいて、異なるゲート幅を有する、本発明の様々なデバイスを示す。 図１６Ｃは、本発明の実施形態の別のセットにおいて、異なるゲート幅を有する、本発明の様々なデバイスを示す。 図１６Ｄは、本発明の実施形態の別のセットにおいて、異なるゲート幅を有する、本発明の様々なデバイスを示す。 図１６Ｅは、本発明の実施形態の別のセットにおいて、異なるゲート幅を有する、本発明の様々なデバイスを示す。 図１６Ｆは、本発明の実施形態の別のセットにおいて、異なるゲート幅を有する、本発明の様々なデバイスを示す。 図１７Ａは、本発明の別の実施形態に従う、複数のゲートを有する、本発明の特定のデバイスを示す。 図１７Ｂは、本発明の別の実施形態に従う、複数のゲートを有する、本発明の特定のデバイスを示す。 図１７Ｃは、本発明の別の実施形態に従う、複数のゲートを有する、本発明の特定のデバイスを示す。 図１７Ｄは、本発明の別の実施形態に従う、複数のゲートを有する、本発明の特定のデバイスを示す。 図１７Ｅは、本発明の別の実施形態に従う、複数のゲートを有する、本発明の特定のデバイスを示す。

Claims (70)

  1. 第１の電極と、
    第２の電極と、
    該第１の電極と該第２の電極との間に電気的経路を定義する半導体材料と、
    半導体材料近似の材料であって、少なくとも第１の分極状態と第２の分極状態との間でスイッチ可能である、材料と
    を備える、電子データ格納デバイスであって、該半導体材料は、強電性の酸化材料の第１の分極状態または第２の分極状態にそれぞれ応答して、第１の伝導状態と第２の伝導状態との間でスイッチ可能であり、第１の伝導性と該第１の伝導性の少なくとも１０００倍の第２の伝導性とのそれぞれを、該第１の電極と該第２の電極との間に提供する、電子データ格納デバイス。
  2. 前記半導体材料近似の前記材料は強電性の酸化材料を含む、請求項１に記載の電子データ格納デバイス。
  3. 前記半導体材料は、ＩＶ族半導体を含む、請求項１に記載の電子データ格納デバイス。
  4. 前記半導体材料は、元素半導体を含む、請求項１に記載の電子データ格納デバイス。
  5. 前記半導体材料は、Ｓｉを含む、請求項１に記載の電子データ格納デバイス。
  6. 前記半導体材料は、ＩＩＩ−Ｖ族半導体を含む、請求項１に記載の電子データ格納デバイス。
  7. 前記半導体材料は、ｐ型のドーパントを含む、請求項１に記載の電子データ格納デバイス。
  8. 前記半導体材料は、ｎ型のドーパントを含む、請求項１に記載の電子データ格納デバイス。
  9. 前記強電性の酸化材料は、Ｂａを含む、請求項１に記載の電子データ格納デバイス。
  10. 前記強電性の酸化材料は、チタン酸バリウムを含む、請求項１に記載の電子データ格納デバイス。
  11. 前記強電性の酸化材料は、Ｚｒを含む、請求項１に記載の電子データ格納デバイス。
  12. 前記強電性の酸化材料は、ジルコン酸チタン酸鉛を含む、請求項１に記載の電子データ格納デバイス。
  13. 前記強電性の酸化材料は、Ｓｒを含む、請求項１に記載の電子データ格納デバイス。
  14. 前記強電性の酸化材料は、タンタル酸ストロンチウムビスマスを含む、請求項１に記載の電子データ格納デバイス。
  15. 前記半導体材料は、少なくとも一部分の最小幅が約１マイクロメートルを下回る、請求項１に記載の電子データ格納デバイス。
  16. 前記半導体材料は、少なくとも一部分の最小幅が約５００ナノメートルを下回る、請求項１５に記載の電子データ格納デバイス。
  17. 前記半導体材料は、少なくとも一部分の最小幅が約２００ナノメートルを下回る、請求項１６に記載の電子データ格納デバイス。
  18. 前記半導体材料は、少なくとも一部分の最小幅が約１００ナノメートルを下回る、請求項１７に記載の電子データ格納デバイス。
  19. 前記半導体材料は、少なくとも一部分の最小幅が約５０ナノメートルを下回る、請求項１８に記載の電子データ格納デバイス。
  20. 前記半導体材料は、少なくとも一部分の最小幅が約３０ナノメートルを下回る、請求項１９に記載の電子データ格納デバイス。
  21. 前記半導体材料は、少なくとも一部分の最小幅が約１０ナノメートルを下回る、請求項２０に記載の電子データ格納デバイス。
  22. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約１マイクロメートルを下回る、請求項１に記載の電子データ格納デバイス。
  23. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約５００ナノメートルを下回る、請求項２２に記載の電子データ格納デバイス。
  24. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約２００ナノメートルを下回る、請求項２３に記載の電子データ格納デバイス。
  25. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約１００ナノメートルを下回る、請求項２４に記載の電子データ格納デバイス。
  26. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約５０ナノメートルを下回る、請求項２５に記載の電子データ格納デバイス。
  27. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約３０ナノメートルを下回る、請求項２６に記載の電子データ格納デバイス。
  28. 前記強電性の酸化材料は、少なくとも一部分の最小幅が約１０ナノメートルを下回る、請求項２７に記載の電子データ格納デバイス。
  29. 前記強電性の酸化材料は、前記半導体材料の少なくとも一部分を取り囲む、請求項１に記載の電子データ格納デバイス。
  30. 前記半導体材料は、コアを定義し、前記強電性の酸化材料は、該コアを少なくとも部分的に取り囲む第１のシェルを定義する、請求項２９に記載の電子データ格納デバイス。
  31. 前記第１のシェルは、前記コアを同心円状に取り囲む、請求項３０に記載の電子データ格納デバイス。
  32. ナノスケールワイヤの一部分は、前記コアを備え、前記第１のシェルは、円柱状である、請求項３０に記載の電子データ格納デバイス。
  33. 前記ナノスケールワイヤの一部分は、前記コアを備え、前記第１のシェルは、切子状である、請求項３０に記載の電子データ格納デバイス。
  34. 前記ナノスケールワイヤは、前記コアの少なくとも一部分を取り囲む第２のシェルをさらに備える、請求項３０に記載の電子データ格納デバイス。
  35. 前記第２のシェルは、前記第１のシェルと前記コアとの間に配置される、請求項３４に記載の電子データ格納デバイス。
  36. 前記第２のシェルは、金属酸化物を含む、請求項３４に記載の電子データ格納デバイス。
  37. 前記第２のシェルは、少なくとも約１５の誘電率を有する、請求項３４に記載の電子データ格納デバイス。
  38. 前記第２のシェルは、少なくとも約２０の誘電率を有する、請求項３７に記載の電子データ格納デバイス。
  39. 前記第２のシェルは、少なくとも約２５の誘電率を有する、請求項３８に記載の電子データ格納デバイス。
  40. 前記第２のシェルは、Ｚｒを含む、請求項３４に記載の電子データ格納デバイス。
  41. 前記第２のシェルは、ＺｒＯ２を含む、請求項４０に記載の電子データ格納デバイス。
  42. 前記第２のシェルは、ＺｒＳｉＯ４を含む、請求項４０に記載の電子データ格納デバイス。
  43. 前記第２のシェルは、Ｈｆを含む、請求項３４に記載の電子データ格納デバイス。
  44. 前記第２のシェルは、ＨｆＯ２を含む、請求項４３に記載の電子データ格納デバイス。
  45. 前記第２のシェルは、ＨｆＳｉＯ４を含む、請求項４３に記載の電子データ格納デバイス。
  46. 前記第２のシェルは、Ａｌ２Ｏ３を含む、請求項３４に記載の電子データ格納デバイス。
  47. 前記コアの少なくとも一部分を取り囲む第３のシェルをさらに備える、請求項３４に記載の電子データ格納デバイス。
  48. 前記第３のシェルは、前記第１のシェルと前記第２のシェルとの間に配置される、請求項４７に記載の電子データ格納デバイス。
  49. 前記第３のシェルは、金属を含む、請求項４７に記載の電子データ格納デバイス。
  50. 前記第３のシェルは、貴金属を含む、請求項４７に記載の電子データ格納デバイス。
  51. 前記第３のシェルは、Ｐｔを含む、請求項４７に記載の電子データ格納デバイス。
  52. 前記第２の伝導性は、前記第１の伝導性の少なくとも１０，０００倍である、請求項１に記載の電子データ格納デバイス。
  53. 前記第２の伝導性は、前記第１の伝導性の少なくとも１００，０００倍である、請求項１に記載の電子データ格納デバイス。
  54. ナノスケールワイヤを備える製品であって、該ナノスケールワイヤは、コアと該コアを少なくとも部分的に取り囲むシェルとを備え、該コアは、半導体または導体であり、該シェルは、強電性の酸化材料を含む、製品。
  55. 前記コアは、半導体である、請求項５４に記載の製品。
  56. 前記コアは、Ｓｉを含む、請求項５４に記載の製品。
  57. 前記強電性の酸化材料は、Ｂａを含む、請求項５４に記載の製品。
  58. 前記強電性の酸化材料は、チタン酸バリウムを含む、請求項５４に記載の製品。
  59. 前記ナノスケールワイヤは、少なくとも一部分の最小幅が約１マイクロメートルを下回る、請求項５４に記載の製品。
  60. 前記ナノスケールワイヤは、前記コアの少なくとも一部分を取り囲む第２のシェルをさらに備える、請求項５４に記載の製品。
  61. 前記第２のシェルは、前記シェルと前記コアとの間に配置される、請求項６０に記載の製品。
  62. 前記第２のシェルは、金属酸化物を含む、請求項６０に記載の製品。
  63. 前記第２のシェルは、少なくとも約１５の誘電率を有する、請求項６０に記載の製品。
  64. 前記第２のシェルは、Ｚｒを含む、請求項６０に記載の製品。
  65. 前記第２のシェルは、ＺｒＯ２を含む、請求項６４に記載の製品。
  66. 前記コアの少なくとも一部分を取り囲む第３のシェルをさらに備える、請求項６０に記載の製品。
  67. 前記第３のシェルは、前記シェルと前記第２のシェルとの間に配置される、請求項６６に記載の製品。
  68. 前記第３のシェルは、金属を含む、請求項６６に記載の製品。
  69. 前記第３のシェルは、貴金属を含む、請求項６６に記載の製品。
  70. 前記第３のシェルは、Ｐｔを含む、請求項６６に記載の製品。
JP2007544625A 2004-12-06 2005-12-06 ナノスケールワイヤベースのデータ格納装置 Pending JP2008523590A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US63373304P 2004-12-06 2004-12-06
PCT/US2005/044212 WO2007044034A2 (en) 2004-12-06 2005-12-06 Nanoscale wire-based data storage

Publications (1)

Publication Number Publication Date
JP2008523590A true JP2008523590A (ja) 2008-07-03

Family

ID=37891786

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007544625A Pending JP2008523590A (ja) 2004-12-06 2005-12-06 ナノスケールワイヤベースのデータ格納装置

Country Status (6)

Country Link
US (1) US8154002B2 (ja)
EP (1) EP1831973A2 (ja)
JP (1) JP2008523590A (ja)
KR (1) KR20070101857A (ja)
CN (1) CN101124638A (ja)
WO (1) WO2007044034A2 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100995457B1 (ko) 2000-08-22 2010-11-18 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서 제조 방법
KR100991573B1 (ko) 2000-12-11 2010-11-04 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서
US7557433B2 (en) 2004-10-25 2009-07-07 Mccain Joseph H Microelectronic device with integrated energy source
US7767564B2 (en) * 2005-12-09 2010-08-03 Zt3 Technologies, Inc. Nanowire electronic devices and method for producing the same
US8058640B2 (en) 2006-09-11 2011-11-15 President And Fellows Of Harvard College Branched nanoscale wires
US8575663B2 (en) 2006-11-22 2013-11-05 President And Fellows Of Harvard College High-sensitivity nanoscale wire sensors
US7960715B2 (en) 2008-04-24 2011-06-14 University Of Iowa Research Foundation Semiconductor heterostructure nanowire devices
WO2010065587A2 (en) 2008-12-02 2010-06-10 Drexel University Ferroelectric nanoshell devices
US8830037B2 (en) * 2008-12-31 2014-09-09 The Regents Of The University Of California In vivo RFID chip
JP2012528020A (ja) 2009-05-26 2012-11-12 ナノシス・インク． ナノワイヤおよび他のデバイスの電場沈着のための方法およびシステム
US9297796B2 (en) 2009-09-24 2016-03-29 President And Fellows Of Harvard College Bent nanowires and related probing of species
US8969179B2 (en) * 2010-11-17 2015-03-03 International Business Machines Corporation Nanowire devices
KR101919934B1 (ko) * 2012-04-19 2018-11-20 삼성전자주식회사 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법 및 극 부호화된 부호어를 불휘발성 메모리 장치의 멀티 비트 데이터에 매핑하는 매핑 패턴을 선택하는 매핑 패턴 선택 방법
US10049871B2 (en) * 2013-02-06 2018-08-14 President And Fellows Of Harvard College Anisotropic deposition in nanoscale wires
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
WO2015171699A1 (en) 2014-05-07 2015-11-12 President And Fellows Of Harvard College Controlled growth of nanoscale wires
EP2950124A1 (en) * 2014-05-28 2015-12-02 Paul Scherrer Institut Integrated photonic nanowires-based waveguide
US9472560B2 (en) * 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9276092B1 (en) 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
KR101492588B1 (ko) * 2014-10-27 2015-02-11 한국기계연구원 섬유상 전기 이중층 커패시터 및 그 제조방법
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
CN105140391B (zh) * 2015-07-02 2017-12-08 河北大学 一种双电荷注入俘获存储器及其制备方法
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
CN107845679A (zh) * 2016-09-20 2018-03-27 上海新昇半导体科技有限公司 一种基于负电容的环栅场效应晶体管及其制作方法
US10796901B2 (en) * 2016-09-29 2020-10-06 Nanoco Technologies Ltd. Shelling of halide perovskite nanoparticles for the prevention of anion exchange
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
CN108305877B (zh) * 2017-01-13 2020-09-25 上海新昇半导体科技有限公司 一种后栅无结与非门闪存存储器及其制作方法
KR101926028B1 (ko) * 2017-07-25 2018-12-06 한국과학기술연구원 구형의 상보적 저항 변화성 충전재 및 그를 포함하는 비휘발성 상보적 저항 변화 메모리
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
CN115125620B (zh) * 2021-03-26 2023-07-28 清华大学 碲化铁的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064255A (ja) * 1996-08-20 1998-03-06 Tokyo Inst Of Technol 単一トランジスタ型強誘電体メモリへのデータ書込み方法
JPH10107215A (ja) * 1996-09-30 1998-04-24 Fujitsu Ltd 強誘電体記憶装置
JP2004311512A (ja) * 2003-04-02 2004-11-04 Mitsubishi Electric Corp 多値情報記憶素子、その使用方法およびその製造方法

Family Cites Families (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3873359A (en) * 1971-11-26 1975-03-25 Western Electric Co Method of depositing a metal on a surface of a substrate
US3900614A (en) 1971-11-26 1975-08-19 Western Electric Co Method of depositing a metal on a surface of a substrate
US3873360A (en) * 1971-11-26 1975-03-25 Western Electric Co Method of depositing a metal on a surface of a substrate
JPS6194042A (ja) * 1984-10-16 1986-05-12 Matsushita Electric Ind Co Ltd 分子構築体およびその製造方法
US4939556A (en) 1986-07-10 1990-07-03 Canon Kabushiki Kaisha Conductor device
US5089545A (en) * 1989-02-12 1992-02-18 Biotech International, Inc. Switching and memory elements from polyamino acids and the method of their assembly
US5023139A (en) * 1989-04-04 1991-06-11 Research Corporation Technologies, Inc. Nonlinear optical materials
CA2070389A1 (en) 1989-10-18 1991-04-19 Ramesh C. Patel Coated particles and methods of coating particles
US5274602A (en) 1991-10-22 1993-12-28 Florida Atlantic University Large capacity solid-state memory
JP3243303B2 (ja) * 1991-10-28 2002-01-07 ゼロックス・コーポレーション 量子閉じ込め半導体発光素子及びその製造方法
US5475341A (en) 1992-06-01 1995-12-12 Yale University Sub-nanoscale electronic systems and devices
US5252835A (en) 1992-07-17 1993-10-12 President And Trustees Of Harvard College Machining oxide thin-films with an atomic force microscope: pattern and object formation on the nanometer scale
US5453970A (en) 1993-07-13 1995-09-26 Rust; Thomas F. Molecular memory medium and molecular memory disk drive for storing information using a tunnelling probe
WO1995002709A2 (en) 1993-07-15 1995-01-26 President And Fellows Of Harvard College EXTENDED NITRIDE MATERIAL COMPRISING β-C3N¿4?
US5512131A (en) * 1993-10-04 1996-04-30 President And Fellows Of Harvard College Formation of microstamped patterns on surfaces and derivative articles
US5776748A (en) 1993-10-04 1998-07-07 President And Fellows Of Harvard College Method of formation of microstamped patterns on plates for adhesion of cells and other biological materials, devices and uses therefor
US5900160A (en) * 1993-10-04 1999-05-04 President And Fellows Of Harvard College Methods of etching articles via microcontact printing
US6180239B1 (en) * 1993-10-04 2001-01-30 President And Fellows Of Harvard College Microcontact printing on surfaces and derivative articles
JP3254865B2 (ja) 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
EP0659911A1 (en) 1993-12-23 1995-06-28 International Business Machines Corporation Method to form a polycrystalline film on a substrate
US5620850A (en) * 1994-09-26 1997-04-15 President And Fellows Of Harvard College Molecular recognition at surfaces derivatized with self-assembled monolayers
US5581091A (en) 1994-12-01 1996-12-03 Moskovits; Martin Nanoelectric devices
US5866434A (en) * 1994-12-08 1999-02-02 Meso Scale Technology Graphitic nanotubes in luminescence assays
US5539214A (en) 1995-02-06 1996-07-23 Regents Of The University Of California Quantum bridges fabricated by selective etching of superlattice structures
US5524092A (en) * 1995-02-17 1996-06-04 Park; Jea K. Multilayered ferroelectric-semiconductor memory-device
EP0812434B1 (en) 1995-03-01 2013-09-18 President and Fellows of Harvard College Microcontact printing on surfaces and derivative articles
US5747180A (en) * 1995-05-19 1998-05-05 University Of Notre Dame Du Lac Electrochemical synthesis of quasi-periodic quantum dot and nanostructure arrays
US5824470A (en) 1995-05-30 1998-10-20 California Institute Of Technology Method of preparing probes for sensing and manipulating microscopic environments and structures
US5751156A (en) * 1995-06-07 1998-05-12 Yale University Mechanically controllable break transducer
US6190634B1 (en) * 1995-06-07 2001-02-20 President And Fellows Of Harvard College Carbide nanomaterials
JPH0963282A (ja) * 1995-08-23 1997-03-07 Sharp Corp 強誘電体型半導体記憶素子並びに、記憶装置及びそのアクセス方法
US5757038A (en) * 1995-11-06 1998-05-26 International Business Machines Corporation Self-aligned dual gate MOSFET with an ultranarrow channel
WO1997019208A1 (en) * 1995-11-22 1997-05-29 Northwestern University Method of encapsulating a material in a carbon nanotube
US5897945A (en) * 1996-02-26 1999-04-27 President And Fellows Of Harvard College Metal oxide nanorods
US6036774A (en) * 1996-02-26 2000-03-14 President And Fellows Of Harvard College Method of producing metal oxide nanorods
ES2166987T3 (es) 1996-03-15 2002-05-01 Harvard College Metodo de formar articulos y superficies modeladas mediante micromoldeo capilar.
US6355198B1 (en) * 1996-03-15 2002-03-12 President And Fellows Of Harvard College Method of forming articles including waveguides via capillary micromolding and microtransfer molding
US6060121A (en) 1996-03-15 2000-05-09 President And Fellows Of Harvard College Microcontact printing of catalytic colloids
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
RU2099808C1 (ru) 1996-04-01 1997-12-20 Евгений Инвиевич Гиваргизов Способ выращивания ориентированных систем нитевидных кристаллов и устройство для его осуществления (варианты)
US5942443A (en) 1996-06-28 1999-08-24 Caliper Technologies Corporation High throughput screening assay systems in microscale fluidic devices
US5726524A (en) * 1996-05-31 1998-03-10 Minnesota Mining And Manufacturing Company Field emission device having nanostructured emitters
EP0927331B1 (en) * 1996-08-08 2004-03-31 William Marsh Rice University Macroscopically manipulable nanoscale devices made from nanotube assemblies
JPH10106960A (ja) * 1996-09-25 1998-04-24 Sony Corp 量子細線の製造方法
KR100413805B1 (ko) * 1996-10-31 2004-06-26 삼성전자주식회사 누설전류를이용한매트릭스형다진법강유전체랜덤액세서메모리
US6038060A (en) * 1997-01-16 2000-03-14 Crowley; Robert Joseph Optical antenna array for harmonic generation, mixing and signal amplification
US5908692A (en) * 1997-01-23 1999-06-01 Wisconsin Alumni Research Foundation Ordered organic monolayers and methods of preparation thereof
US6008777A (en) 1997-03-07 1999-12-28 Intel Corporation Wireless connectivity between a personal computer and a television
US5997832A (en) 1997-03-07 1999-12-07 President And Fellows Of Harvard College Preparation of carbide nanorods
DE69830847T2 (de) 1997-03-07 2006-01-12 William Marsh Rice University, Houston Kohlenstofffasern ausgehend von einwandigen kohlenstoffnanoröhren
JP3183845B2 (ja) 1997-03-21 2001-07-09 財団法人ファインセラミックスセンター カーボンナノチューブ及びカーボンナノチューブ膜の製造方法
US5847565A (en) 1997-03-31 1998-12-08 Council Of Scientific And Industrial Research Logic device
US6359288B1 (en) * 1997-04-24 2002-03-19 Massachusetts Institute Of Technology Nanowire arrays
US5864823A (en) * 1997-06-25 1999-01-26 Virtel Corporation Integrated virtual telecommunication system for E-commerce
US6069380A (en) * 1997-07-25 2000-05-30 Regents Of The University Of Minnesota Single-electron floating-gate MOS memory
US7001996B1 (en) * 1997-08-21 2006-02-21 The United States Of America As Represented By The Secretary Of The Army Enzymatic template polymerization
US6187165B1 (en) * 1997-10-02 2001-02-13 The John Hopkins University Arrays of semi-metallic bismuth nanowires and fabrication techniques therefor
US5903010A (en) * 1997-10-29 1999-05-11 Hewlett-Packard Company Quantum wire switch and switching method
JP3740295B2 (ja) 1997-10-30 2006-02-01 キヤノン株式会社 カーボンナノチューブデバイス、その製造方法及び電子放出素子
US6004444A (en) 1997-11-05 1999-12-21 The Trustees Of Princeton University Biomimetic pathways for assembling inorganic thin films and oriented mesoscopic silicate patterns through guided growth
US20030135971A1 (en) 1997-11-12 2003-07-24 Michael Liberman Bundle draw based processing of nanofibers and method of making
US6762056B1 (en) 1997-11-12 2004-07-13 Protiveris, Inc. Rapid method for determining potential binding sites of a protein
US6123819A (en) 1997-11-12 2000-09-26 Protiveris, Inc. Nanoelectrode arrays
US6207392B1 (en) * 1997-11-25 2001-03-27 The Regents Of The University Of California Semiconductor nanocrystal probes for biological applications and process for making and using such probes
JP3902883B2 (ja) 1998-03-27 2007-04-11 キヤノン株式会社 ナノ構造体及びその製造方法
US6287765B1 (en) 1998-05-20 2001-09-11 Molecular Machines, Inc. Methods for detecting and identifying single molecules
JP2000041320A (ja) * 1998-05-20 2000-02-08 Yazaki Corp グロメット
EP0962773A1 (en) 1998-06-03 1999-12-08 Mark Howard Jones Electrochemical based assay processes instrument and labels
US6159742A (en) 1998-06-05 2000-12-12 President And Fellows Of Harvard College Nanometer-scale microscopy probes
US6203864B1 (en) 1998-06-08 2001-03-20 Nec Corporation Method of forming a heterojunction of a carbon nanotube and a different material, method of working a filament of a nanotube
US6346189B1 (en) * 1998-08-14 2002-02-12 The Board Of Trustees Of The Leland Stanford Junior University Carbon nanotube structures made using catalyst islands
US7416699B2 (en) 1998-08-14 2008-08-26 The Board Of Trustees Of The Leland Stanford Junior University Carbon nanotube devices
WO2000017101A1 (en) 1998-09-18 2000-03-30 William Marsh Rice University Chemical derivatization of single-wall carbon nanotubes to facilitate solvation thereof; and use of derivatized nanotubes
DE69938353T2 (de) 1998-09-24 2009-03-05 Indiana University Research and Technology Corp., Indianapolis Wasserlösliche lumineszente quantum-dots sowie deren biokonjugate
EP1135792A4 (en) 1998-09-28 2005-06-08 Xidex Corp METHOD FOR PRODUCING CARBON NANOROES AS FUNCTIONAL ELEMENTS OF MEMS COMPONENTS
US6705152B2 (en) 2000-10-24 2004-03-16 Nanoproducts Corporation Nanostructured ceramic platform for micromachined devices and device arrays
US6468657B1 (en) 1998-12-04 2002-10-22 The Regents Of The University Of California Controllable ion-exchange membranes
US20020013031A1 (en) * 1999-02-09 2002-01-31 Kuen-Jian Chen Method of improving the reliability of gate oxide layer
US6149819A (en) 1999-03-02 2000-11-21 United States Filter Corporation Air and water purification using continuous breakpoint halogenation and peroxygenation
US6143184A (en) 1999-03-02 2000-11-07 United States Filter Corporation Air and water purification using continuous breakpoint halogenation
US6314019B1 (en) 1999-03-29 2001-11-06 Hewlett-Packard Company Molecular-wire crossbar interconnect (MWCI) for signal routing and communications
US6459095B1 (en) 1999-03-29 2002-10-01 Hewlett-Packard Company Chemically synthesized and assembled electronics devices
US7030408B1 (en) * 1999-03-29 2006-04-18 Hewlett-Packard Development Company, L.P. Molecular wire transistor (MWT)
US6128214A (en) 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6256767B1 (en) 1999-03-29 2001-07-03 Hewlett-Packard Company Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
US6270074B1 (en) 1999-04-14 2001-08-07 Hewlett-Packard Company Print media vacuum holddown
AUPP976499A0 (en) 1999-04-16 1999-05-06 Commonwealth Scientific And Industrial Research Organisation Multilayer carbon nanotube films
US20030124509A1 (en) 1999-06-03 2003-07-03 Kenis Paul J.A. Laminar flow patterning and articles made thereby
WO2001003208A1 (en) 1999-07-02 2001-01-11 President And Fellows Of Harvard College Nanoscopic wire-based devices, arrays, and methods of their manufacture
US6538367B1 (en) * 1999-07-15 2003-03-25 Agere Systems Inc. Field emitting device comprising field-concentrating nanoconductor assembly and method for making the same
US6465132B1 (en) 1999-07-22 2002-10-15 Agere Systems Guardian Corp. Article comprising small diameter nanowires and method for making the same
US6286226B1 (en) 1999-09-24 2001-09-11 Agere Systems Guardian Corp. Tactile sensor comprising nanowires and method for making the same
US6340822B1 (en) * 1999-10-05 2002-01-22 Agere Systems Guardian Corp. Article comprising vertically nano-interconnected circuit devices and method for making the same
US6741019B1 (en) * 1999-10-18 2004-05-25 Agere Systems, Inc. Article comprising aligned nanowires
US6437329B1 (en) 1999-10-27 2002-08-20 Advanced Micro Devices, Inc. Use of carbon nanotubes as chemical sensors by incorporation of fluorescent molecules within the tube
US6974706B1 (en) 2003-01-16 2005-12-13 University Of Florida Research Foundation, Inc. Application of biosensors for diagnosis and treatment of disease
US20050037374A1 (en) * 1999-11-08 2005-02-17 Melker Richard J. Combined nanotechnology and sensor technologies for simultaneous diagnosis and treatment
US7186355B2 (en) * 2000-02-04 2007-03-06 Massachusetts Institute Of Technology Insulated nanoscopic pathways, compositions and devices of the same
US6503375B1 (en) * 2000-02-11 2003-01-07 Applied Materials, Inc Electroplating apparatus using a perforated phosphorus doped consumable anode
JP2004502554A (ja) * 2000-03-22 2004-01-29 ユニバーシティー　オブ　マサチューセッツ ナノシリンダー・アレイ
US6720240B2 (en) 2000-03-29 2004-04-13 Georgia Tech Research Corporation Silicon based nanospheres and nanowires
JP4089122B2 (ja) 2000-03-31 2008-05-28 株式会社リコー 接触型帯電器の製造方法、該方法によって得られる接触型帯電器、帯電方法および画像記録装置
US7323143B2 (en) 2000-05-25 2008-01-29 President And Fellows Of Harvard College Microfluidic systems including three-dimensionally arrayed channel networks
US6724655B2 (en) * 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
US6440637B1 (en) 2000-06-28 2002-08-27 The Aerospace Corporation Electron beam lithography method forming nanocrystal shadowmasks and nanometer etch masks
EP1170799A3 (de) 2000-07-04 2009-04-01 Infineon Technologies AG Elektronisches Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements
US6468677B1 (en) 2000-08-01 2002-10-22 Premark Rwp Holdings Inc. Electroluminescent high pressure laminate
KR100995457B1 (ko) * 2000-08-22 2010-11-18 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서 제조 방법
US7301199B2 (en) * 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
WO2003005450A2 (en) 2001-05-18 2003-01-16 President And Fellows Of Harvard College Nanoscale wires and related devices
US20060175601A1 (en) 2000-08-22 2006-08-10 President And Fellows Of Harvard College Nanoscale wires and related devices
AU2002211807A1 (en) 2000-09-11 2002-03-26 Massachusetts Institute Of Technology Direct haplotyping using carbon nanotube probes
WO2002022499A1 (en) * 2000-09-18 2002-03-21 President And Fellows Of Harvard College Fabrication of nanotube microscopy tips
AU2001294876A1 (en) * 2000-09-29 2002-04-08 President And Fellows Of Harvard College Direct growth of nanotubes, and their use in nanotweezers
AU2002211587A1 (en) 2000-10-10 2002-04-22 Bioforce Nanosciences, Inc Nanoscale sensor
JP3811004B2 (ja) * 2000-11-26 2006-08-16 喜萬 中山 導電性走査型顕微鏡用プローブ
KR100991573B1 (ko) * 2000-12-11 2010-11-04 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서
US20020084502A1 (en) 2000-12-29 2002-07-04 Jin Jang Carbon nanotip and fabricating method thereof
WO2002079514A1 (en) 2001-01-10 2002-10-10 The Trustees Of Boston College Dna-bridged carbon nanotube arrays
US6586095B2 (en) 2001-01-12 2003-07-01 Georgia Tech Research Corp. Semiconducting oxide nanostructures
AU2002344316A1 (en) 2001-01-19 2002-11-25 California Institute Of Technology Carbon nanobimorph actuator and sensor
WO2002073699A2 (en) 2001-03-14 2002-09-19 University Of Massachusetts Nanofabrication
US8029734B2 (en) * 2001-03-29 2011-10-04 The Board Of Trustees Of The Leland Stanford Junior University Noncovalent sidewall functionalization of carbon nanotubes
US6996147B2 (en) 2001-03-30 2006-02-07 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
US6803840B2 (en) 2001-03-30 2004-10-12 California Institute Of Technology Pattern-aligned carbon nanotube growth and tunable resonator apparatus
WO2002086480A1 (en) 2001-04-18 2002-10-31 Stanford University Photodesorption in carbon nanotubes
US7232460B2 (en) * 2001-04-25 2007-06-19 Xillus, Inc. Nanodevices, microdevices and sensors on in-vivo structures and method for the same
US6902720B2 (en) 2001-05-10 2005-06-07 Worcester Polytechnic Institute Cyclic peptide structures for molecular scale electronic and photonic devices
US7132275B2 (en) 2001-05-14 2006-11-07 The John Hopkins University Multifunctional magnetic nanowires
US20030048619A1 (en) * 2001-06-15 2003-03-13 Kaler Eric W. Dielectrophoretic assembling of electrically functional microwires
US6846565B2 (en) * 2001-07-02 2005-01-25 Board Of Regents, The University Of Texas System Light-emitting nanoparticles and method of making same
US20030113940A1 (en) * 2001-07-16 2003-06-19 Erlanger Bernard F. Antibodies specific for nanotubes and related methods and compositions
CN100506689C (zh) * 2001-07-20 2009-07-01 哈佛学院 过渡金属氧化物纳米导线及将它们结合的装置
KR100455284B1 (ko) 2001-08-14 2004-11-12 삼성전자주식회사 탄소나노튜브를 이용한 고용량의 바이오분자 검출센서
US7063946B2 (en) * 2001-09-10 2006-06-20 Meso Scale Technologies, Llc. Methods, reagents, kits and apparatus for protein function analysis
US7482168B2 (en) * 2001-09-15 2009-01-27 The Regents Of The University Of California Photoluminescent polymetalloles as chemical sensors
US20030073071A1 (en) * 2001-10-12 2003-04-17 Jurgen Fritz Solid state sensing system and method for measuring the binding or hybridization of biomolecules
JP4435569B2 (ja) * 2001-11-26 2010-03-17 ソニー ドイチュラント ゲゼルシャフト ミット ベシュレンクテル ハフツング 常温に近い温度で製造され及び動作する、化学的検出材料としての半導体材料の用途
US20030124717A1 (en) 2001-11-26 2003-07-03 Yuji Awano Method of manufacturing carbon cylindrical structures and biopolymer detection device
US7385262B2 (en) * 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
WO2003054931A1 (en) 2001-12-12 2003-07-03 Jorma Virtanen Method and apparatus for nano-sensing
US6882767B2 (en) * 2001-12-27 2005-04-19 The Regents Of The University Of California Nanowire optoelectric switching device and method
US20030134433A1 (en) 2002-01-16 2003-07-17 Nanomix, Inc. Electronic sensing of chemical and biological agents using functionalized nanostructures
US7073157B2 (en) 2002-01-18 2006-07-04 California Institute Of Technology Array-based architecture for molecular electronics
CN1444259A (zh) 2002-03-12 2003-09-24 株式会社东芝 半导体器件的制造方法
US20040026684A1 (en) * 2002-04-02 2004-02-12 Nanosys, Inc. Nanowire heterostructures for encoding information
US6872645B2 (en) 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
US20030189202A1 (en) 2002-04-05 2003-10-09 Jun Li Nanowire devices and methods of fabrication
US20040067530A1 (en) * 2002-05-08 2004-04-08 The Regents Of The University Of California Electronic sensing of biomolecular processes
US7335552B2 (en) * 2002-05-15 2008-02-26 Raytheon Company Electrode for thin film capacitor devices
AU2003258969A1 (en) 2002-06-27 2004-01-19 Nanosys Inc. Planar nanowire based sensor elements, devices, systems and methods for using and making same
US7335908B2 (en) * 2002-07-08 2008-02-26 Qunano Ab Nanostructures and methods for manufacturing the same
WO2004010552A1 (en) * 2002-07-19 2004-01-29 President And Fellows Of Harvard College Nanoscale coherent optical components
ATE360873T1 (de) * 2002-07-25 2007-05-15 California Inst Of Techn Sublithographische nanobereichs- speicherarchitektur
WO2004027822A2 (en) 2002-09-05 2004-04-01 Nanosys, Inc. Oriented nanostructures and methods of preparing
JP2005538573A (ja) 2002-09-05 2005-12-15 ナノシス・インク． ナノ構造及びナノ複合材をベースとする組成物
US7572393B2 (en) * 2002-09-05 2009-08-11 Nanosys Inc. Organic species that facilitate charge transfer to or from nanostructures
CN100466297C (zh) * 2002-09-05 2009-03-04 奈米系统股份有限公司 纳米结构、纳米复合物基的组合物及光生伏打装置
US7135728B2 (en) 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
JP5336031B2 (ja) 2002-09-30 2013-11-06 ナノシス・インク． 大面積ナノ可能マクロエレクトロニクス基板およびその使用
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
TWI354261B (en) 2002-09-30 2011-12-11 Nanosys Inc Integrated displays using nanowire transistors
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
US7303875B1 (en) 2002-10-10 2007-12-04 Nanosys, Inc. Nano-chem-FET based biosensors
US7163659B2 (en) * 2002-12-03 2007-01-16 Hewlett-Packard Development Company, L.P. Free-standing nanowire sensor and method for detecting an analyte in a fluid
US6815706B2 (en) 2002-12-17 2004-11-09 Hewlett-Packard Development Company, L.P. Nano optical sensors via molecular self-assembly
EP1652218A2 (en) * 2003-08-04 2006-05-03 Nanosys, Inc. System and process for producing nanowire composites and electronic substrates therefrom
US7067328B2 (en) * 2003-09-25 2006-06-27 Nanosys, Inc. Methods, devices and compositions for depositing and orienting nanostructures
US20050253137A1 (en) 2003-11-20 2005-11-17 President And Fellows Of Harvard College Nanoscale arrays, robust nanostructures, and related devices
US7662706B2 (en) * 2003-11-26 2010-02-16 Qunano Ab Nanostructures formed of branched nanowhiskers and methods of producing the same
US20090227107A9 (en) * 2004-02-13 2009-09-10 President And Fellows Of Havard College Nanostructures Containing Metal Semiconductor Compounds
WO2005093831A1 (en) 2004-02-13 2005-10-06 President And Fellows Of Harvard College Nanostructures containing metal-semiconductor compounds
US7595528B2 (en) 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US20050202615A1 (en) 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
EP1723676A4 (en) 2004-03-10 2009-04-15 Nanosys Inc MEMORY BLOCKS WITH NANO-ABILITY AND ANISOTROPE CHARGE CARRIER ARRAYS
US7057881B2 (en) 2004-03-18 2006-06-06 Nanosys, Inc Nanofiber surface based capacitors
US7115971B2 (en) 2004-03-23 2006-10-03 Nanosys, Inc. Nanowire varactor diode and methods of making same
KR20070011550A (ko) 2004-04-30 2007-01-24 나노시스, 인크. 나노와이어 성장 및 획득 시스템 및 방법
CA2565765A1 (en) 2004-05-13 2005-12-01 The Regents Of The University Of California Nanowires and nanoribbons as subwavelength optical waveguides and their use as components in photonic circuits and devices
US7129154B2 (en) 2004-05-28 2006-10-31 Agilent Technologies, Inc Method of growing semiconductor nanowires with uniform cross-sectional area using chemical vapor deposition
EP1797584A4 (en) 2004-06-08 2014-08-13 Sandisk Corp METHOD AND DEVICES FOR FORMING NANOSTRUCTURE MONOSLAYS AND EQUIPMENT WITH SUCH MONOSLAYS
CA2572798A1 (en) * 2004-07-07 2006-07-27 Nanosys, Inc. Systems and methods for harvesting and integrating nanowires
US20060269927A1 (en) 2005-05-25 2006-11-30 Lieber Charles M Nanoscale sensors
WO2006132659A2 (en) 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
US20090299213A1 (en) 2006-03-15 2009-12-03 President And Fellows Of Harvard College Nanobioelectronics
WO2007145701A2 (en) 2006-04-07 2007-12-21 President And Fellows Of Harvard College Nanoscale wire methods and devices
US8058640B2 (en) 2006-09-11 2011-11-15 President And Fellows Of Harvard College Branched nanoscale wires
WO2008123869A2 (en) 2006-11-21 2008-10-16 President And Fellows Of Harvard College Millimeter-long nanowires

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1064255A (ja) * 1996-08-20 1998-03-06 Tokyo Inst Of Technol 単一トランジスタ型強誘電体メモリへのデータ書込み方法
JPH10107215A (ja) * 1996-09-30 1998-04-24 Fujitsu Ltd 強誘電体記憶装置
JP2004311512A (ja) * 2003-04-02 2004-11-04 Mitsubishi Electric Corp 多値情報記憶素子、その使用方法およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6012012254; Ｓ．Ｔ．Ｈｓｕ　ｅｔａｌ．: 'ＭＦＭｏｘ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｍｅｍｏｒｙ　Ｔｒａｎｓｉｓｔｏｒ' Ｎｏｎ-Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｔｅｃｈｎｏｌｏｇｙ　Ｓｙｍｐｏｓｉｕｍ，　２００４ , 20041117, ＰＡＧＥＳ　２４-２７, ＩＥＥＥ *
JPN7012000852; Ｂｏ　Ｌｅｉ　ｅｔａｌ．: 'Ｎａｎｏｗｉｒｅ　ｔｒａｎｓｉｓｔｏｒｓ　ｗｉｔｈ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｇａｔｅ　ｄｉｅｌｅｃｔｒｉｃｓ：　Ｅｎｈａｎｃｅｄ　ｐｅｒｆｏｒｍａｎｃｅ　ａｎｄ　ｍｅｍｏｒｙ　ｅｆｆｅｃｔｓ' ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ ＶＯＬＵＭＥ　８４，ＮＵＭＢＥＲ　２２, 20040531, Ｐ．４５５３-４５５５ *

Also Published As

Publication number Publication date
KR20070101857A (ko) 2007-10-17
WO2007044034A2 (en) 2007-04-19
WO2007044034A3 (en) 2007-09-13
US8154002B2 (en) 2012-04-10
US20090095950A1 (en) 2009-04-16
EP1831973A2 (en) 2007-09-12
CN101124638A (zh) 2008-02-13

Similar Documents

Publication Publication Date Title
US8154002B2 (en) Nanoscale wire-based data storage
Yoong et al. Epitaxial ferroelectric Hf0. 5Zr0. 5O2 thin films and their implementations in memristors for brain‐inspired computing
CN104040746B (zh) 存储器单元与电阻切换层的合成
KR101438468B1 (ko) 다층의 재구성가능한 스위치
US6518156B1 (en) Configurable nanoscale crossbar electronic circuits made by electrochemical reaction
US10134985B2 (en) Non-volatile solid state resistive switching devices
CN101548403B (zh) 电动开关
US9025372B2 (en) Large array of upward pointing p-i-n diodes having large and uniform current
US8981331B2 (en) Memory cells having storage elements that share material layers with steering elements and methods of forming the same
CN103003971A (zh) 具有包括击穿层的电阻开关层的存储单元
TW201030752A (en) Method of programming a nonvolatile memory device containing a carbon storage material
CN102487124A (zh) 纳米多层膜、场效应管、传感器、随机存储器及制备方法
WO2005093831A1 (en) Nanostructures containing metal-semiconductor compounds
KR20170030969A (ko) 나노구조체 형성방법과 이를 적용한 반도체소자의 제조방법 및 나노구조체를 포함하는 반도체소자
US8440993B2 (en) Ultrahigh density patterning of conducting media
US7553335B2 (en) Scanning probe microscope probe and manufacturing method therefor, scanning probe microscope and using method therefor, needle-like body and manufacturing method therefor, electronic device and manufacturing method therefor, charge density wave quantum phase microscope, and charge density wave quantum interferometer
JP6813844B2 (ja) トンネル接合素子及び不揮発性メモリ素子
US20120018698A1 (en) Low-power nanoscale switching device with an amorphous switching material
Lemme et al. 2D Materials for Neuromorphic Computing Devices
Jiang et al. Local on/off currents in BiFeO3 thin films modulated by bipolar polarization orientations

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120605

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121113