JP5132320B2 - ナノチューブ／ナノワイヤｆｅｔのための自己整合プロセス - Google Patents

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Description

本発明は、半導体構造体及びその製造方法に関する。より詳細には、本発明は、相補型金属酸化物半導体（ＣＭＯＳ）デバイス、例えば、デバイス・チャネルとしての典型的には炭素ベースのナノ材料である少なくとも１つの一次元ナノ構造体と、デバイスのゲート領域と自己整合された、すなわちゲート領域の縁と整合された金属カーバイド・コンタクトとを備えた電界効果トランジスタ（ＦＥＴ）に関する。本発明はまた、こうしたＣＭＯＳデバイスの製造方法を提供する。
分子ナノエレクトロニクスの分野においては、幾つかの材料、特に、数オングストロームの直径を有するグラファイトの中空シリンダが、一次元ナノ構造体と同程度の有望性を示している。ナノチューブその他の同様の一次元ナノ構造体は、ナノ粒子の電気特性に応じて、例えばダイオード及びトランジスタのような電子デバイスに実装される。一次元ナノ構造体は、それらのサイズ、形状及び物理特性に関して固有である。例えば、炭素ベースのナノチューブは、巻かれてシリンダ状になる炭素の六方格子に似ている。
室温でも興味深い量子挙動を呈することの他に、炭素ベースのナノチューブは、ナノチューブがそのキラリティすなわち配座幾何学的配置に応じて金属性又は半導体性のいずれかとなるという、少なくとも２つの重要な特徴を呈する。金属ナノチューブは、一定の抵抗と共に極めて高い電流密度をもつことができる。半導体ナノチューブは、電界効果トランジスタ（ＦＥＴ）として電気的に「オン」又は「オフ」を切り替えることができる。２つのタイプは、（電子を共有する）共有結合によって結合させることができる。これらの特徴は、ナノメートル・サイズの半導体回路を製造するのに優れた材料としてのナノチューブを示している。他の一次元ナノ構造体について同様の特性が存在する。
したがって、炭素ベースのナノチューブその他の同様の一次元ナノ構造体は、後のＳｉ ＦＥＴのスケーリングのために戦略的に重要になってきている。
しかしながら、従来のＣＭＯＳ技術と比較できる公知の自己整合プロセスは存在しない。一次元ナノ構造体を含むＣＭＯＳデバイスのための自己整合プロセスは、非自己整合プロセスと比べて単純な一連の処理ステップを与え、それは、非自己整合プロセスが用いられるときに典型的に起こる処理エラーを減らす。さらに、自己整合プロセスは、非自己整合構造体と比べて寄生が減少した構造体を提供する。
Ｓ．Ｉｉｊｉｍａ他、「Ｈｅｌｉｃａｌ Ｍｉｃｒｏｔｕｂｅｓ ｏｆ Ｇｒａｐｈｉｔｅ Ｃａｒｂｏｎ」、Ｎａｔｕｒｅ３５４、５６（１９９９１）。 Ｄ．Ｓ．Ｂｅｔｈｕｎｅ他、「Ｃｏｂａｌｔ Ｃａｔａｌｙｚｅｄ Ｇｒｏｗｔｈ ｏｆ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅｓ ｗｉｔｈ Ｓｉｎｇｌｅ−Ａｔｏｍｉｃ−Ｌａｙｅｒ Ｗａｌｌｓ」，Ｎａｔｕｒｅ３６３，６０５（１９９３）。 Ｒ．Ｓａｉｔｏ他、「Ｐｈｙｓｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｃａｒｂｏｎ Ｎａｎｏｔｕｂｅｓ」、Ｉｍｐｅｒｉａｌ Ｃｏｌｌｅｇｅ Ｐｒｅｓｓ（１９９８）。 Ｓ．Ｂｏｔｔｉ他、Ｃｈｅｍｉｃａｌ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ．３５５、ｎｏ．５−６：３９５−９、２００２年４月８日。 Ｓ．Ｂｏｔｔｉ他、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．８８、３３９６（２０００）。 Ｏｕｄｇｈｉｒｉ−Ｈａｓｓａｎｉ他、「Ｐａｓｓｉｖａｔｉｏｎ ｏｆ ｍｅｔａｌ ｃａｒｂｉｄｅ ｓｕｒｆａｃｅｓ：ｒｅｌｅｖａｎｃｅ ｔｏ ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ−ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ」、Ａｐｐｌｉｅｄ Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ、２１２−２１３、ｐ４−９（２００３）。 Ｋ．Ｊ．Ｉｖｉｎ他、「Ｏｌｅｆｉｎ Ｍｅｔａｔｈｅｓｉｓ ａｎｄ Ｍｅｔａｔｈｅｓｉｓ Ｐｏｌｙｍｅｒｉｚａｔｉｏｎ」、Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ、Ｓａｎ Ｄｉｅｇｏ、１９９７。 Ａ．Ｆｕｒｓｔｎｅｒ他、Ａｎｇｅｗ．Ｃｈｅｍ．Ｉｎｔ．Ｅｄ．Ｅｎｇｌ．３９ ３０１２（２０００）。
上記のことから見て、ナノチューブ及びナノワイヤのような一次元ナノ構造体を含むＣＭＯＳデバイスを製造するための自己整合プロセスが提供される必要がある。
本発明は、自己整合一次元ナノ構造体を含む電界効果トランジスタ（ＦＥＴ）と、その製造方法を提供する。本発明の自己整合一次元ナノ構造体を含むＦＥＴは、デバイス・チャネルとしてのナノ構造体を含むゲート領域の縁と整合された、コンタクトとしての金属カーバイドを備える。
本発明においては、「一次元ナノ構造体」という用語は、少なくとも１つのナノチューブ及び／又は少なくとも１つのナノワイヤを説明するのに用いられる。ナノチューブは典型的に中空キャビティを有し、一方、ナノワイヤは完全にナノ材料で埋め尽くされることから、ナノチューブはナノワイヤとは異なる。「ナノロッド」という用語は、ナノワイヤを説明するのに時々用いられる。一次元ナノ構造体は、ナノメートル・サイズの直径と、非常に長い長さとをもつ構造体である。言い換えれば、この構造体は高いアスペクト比を有し、これらのシステムにとって量子効果が重要となる。
特に、及び、広義には、本発明の一次元ナノ構造体を含むＦＥＴは、
少なくとも１つのゲート領域が上に配置され、少なくとも１つのゲート領域が少なくとも１つの一次元ナノ構造体の層を含む、基板と、
基板の表面上に配置され、少なくとも１つの一次元ナノ構造体の層の縁と整合される金属カーバイド・コンタクトと、
を含む。
本発明の一実施形態においては、一次元ナノ構造体はナノチューブである。本発明の別の実施形態においては、一次元ナノ構造体はナノワイヤである。本発明において用いられる少なくとも１つの一次元ナノ構造体は、典型的には、ナノ技術の当業者に周知の技術を用いて形成された炭素ベースのナノ材料である。
前述の半導体構造体を提供することに加えて、本発明はまた、これを製造する方法を提供する。本発明の方法は、
少なくとも１つの一次元ナノ構造体の層の表面上に少なくとも１つのゲート・スタックを含む構造体を提供するステップと、
少なくとも１つの一次元ナノ構造体の層を少なくとも含む構造体上にソース／ドレイン金属を形成するステップと、
ソース／ドレイン金属と少なくとも１つの一次元ナノ構造体の層とを反応させることによって金属カーバイドを形成するステップと、
を含む。
本発明の或る実施形態においては、少なくとも１つのゲート・スタックによって保護されていない、少なくとも１つの一次元ナノ構造体の層の一部が、ドープされる。こうした実施形態においては、少なくとも１つの一次元ナノ構造体の層の露出した非ドープ部分に金属カーバイドが形成される。
本発明の別の実施形態においては、金属カーバイドを形成する前に少なくとも１つのゲート・スタックの側壁にスペーサが形成される。スペーサは、自己整合シリサイド・アニール・プロセスが用いられるときに使用される。非自己整合シリサイド・アニールが用いられる場合には、スペーサは省略されてもよい。
本発明の別の実施形態においては、少なくとも１つの一次元ナノ構造体は、ソース／ドレイン金属と炭素又は酸化物を含む下の基板との反応によって発生した導電性化合物内に埋め込まれる。埋め込みは、前述のカーバイド・アニーリング・ステップの間に行われる。
ここで、本発明の好ましい実施形態を、図面を参照しながら単なる例として詳細に説明する。
本発明の種々の図面は、説明目的で提供されたものであり、それらは尺度どおりに描かれてはいない。また、図面は、単一のゲート領域の存在を描いており、「ゲート領域」という用語は、ここでは、ゲート、ゲート電極、及び下にあるデバイス・チャネルを示すのに用いられる。単一のゲート領域が描かれ説明されるが、本発明はまた、複数のこうしたゲート領域を形成すること、したがって、基板の表面上に複数の一次元ナノ構造体を含むＦＥＴを形成することを考慮している。
図１及び図２は、最初の基板１０Ａ及び１０Ｂを示す。図１に示された最初の基板１０Ａは、誘電体層１４を含む半導体層１２を備える。半導体層１２は、この限りではないが、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、又はその他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含む、いずれかのタイプの半導体材料を含む。半導体層１２はまた、例えばＳｉ／ＳｉＧｅ又はＳｉ／ＳｉＧｅＣといった層状半導体を含んでもよい。或いは、半導体層１２は、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）を含んでもよい。半導体層１２は、１つ又はそれ以上のドーピング領域に非ドープ又はドープされることができる。また、半導体層１２は、歪ませたもの又は歪ませないものとすることができ、例えば、（１１１）、（１１０）又は（１００）を含むいずれかの結晶配向を有することがある。また、半導体基板１２は、バック・ゲートのため、又は従来技術を用いて近くに（同じチップ上に又は別に）他のデバイスを設けるため、のいずれのためにも用いることができる。
本発明の幾つかの実施形態においては、誘電体層１４が厚いときには、半導体層１２が金属又はガラスのようなハンドリング基板に置き換えられることがある。基板の全てが代替的に誘電体層１４から構成されることが可能であることも、当業者には明らかであろう。
誘電体層１４は、酸化物、窒化物、酸窒化物、ダイヤモンド状炭素（ＤＬＣ）又はフッ素化ＤＬＣのような炭素含有誘電体、高ｋ誘電体（ｋが４．０より大きい、典型的には７．０より大きい）、有機誘電体又はその多重層を含んでもよい。一実施形態においては、誘電体層１４は、ＳｉＯ２のような酸化物、又は、Ｓｉ３Ｎ４のような窒化物を含む。別の実施形態においては、誘電体層１４はＤＬＣ層を含む。
図１に示された誘電体層１４は、例えば、化学気相堆積（ＣＶＤ）、プラズマ補助化学気相堆積（ＰＥＣＶＤ）、化学溶液堆積、スパッタリング、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＰ）、スピン・オン・コーティング、エピタキシャル成長、その他の同様の堆積プロセスを用いて、半導体層１２の基板上に形成される。本発明のもう１つの実施形態においては、誘電体層１４はまた、熱酸化、窒化又は酸窒化によって形成することも可能である。
半導体層１２の上に形成される誘電体層１４の厚さは、採用される誘電体材料のタイプ、並びに、それを形成するのに用いられた技術に応じて、変わることがある。典型的には、誘電体層１４は、わずか数ｎｍから約５００ｎｍまでの厚さを有し、約１から約１０ｎｍまでの厚さがより典型的である。前述の範囲は、半導体基板のため及びバックゲート・プロセスのためのものである。電気的機能をもたない基板については、基板の全てを誘電体とするか、又は誘電体の厚さを極めて厚くすることができる。
図２は、本発明の実施形態において用いることができる別の基板１０Ｂを示す。特に、図２に示された最初の基板１０Ｂは、半導体層１２、誘電体層１４、及び、誘電体層１４内に埋め込まれた炭素含有化合物１６の領域を含む。炭素含有化合物１６は、例えばＤＬＣ又はフッ素化ＤＬＣのような炭素を含有する化合物のいずれかとすることができる。炭素含有化合物１６は、誘電体層１４を半導体層１２の表面上にブランケット堆積し、誘電体層１４の表面上にパターン形成フォトレジスト（図示せず）を形成し、埋め込まれる炭素含有化合物１６のための領域を定める開口部を誘電体層１４の中にエッチングすることによって形成される。パターン形成フォトレジストは、フォトレジストを誘電体層１４の表面に塗布すること、フォトレジストを放射線パターンに露光させること、及び、従来のレジスト現像剤を用いて露光されたフォトレジストを現像することを含む従来の処理によって形成される。誘電体層１４の中に開口部を形成するエッチング・ステップには、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションのような乾式エッチング・プロセスがある。或いは、誘電体層１４内に埋め込み領域を形成するための開口部を設けるために、湿式エッチングを用いることができる。
パターン形成マスクを所定位置に備えた状態で、炭素含有化合物１６が堆積されて、例えば図２に示された構造体が形成される。誘電体層１４の上面から測定されたときの、誘電体層１４の中に形成された炭素含有化合物１６の深さは、約１ｎｍから約５００ｎｍ又はそれ以上であり、約５から約２０ｎｍの深さがより典型的である。
特に指定のない限り、以下の説明は最初の基板１０Ａを用いる。最初の基板１０Ａが特定的に用いられているが、図２に示されたもう１つの最初の基板１０Ｂ、又は非半導体基板を用いることもできる。
次に、図３に示されるように、少なくとも１つの一次元ナノ構造体の層１８が誘電体層１４の上に形成され、最初の基板１０Ｂが用いられる場合には、少なくとも１つの一次元ナノ構造体の層１８は、誘電体層１４と埋め込まれた炭素含有化合物１６との両方の表面上に形成される。
少なくとも１つの一次元ナノ構造体の層１８は、ナノチューブ、ナノワイヤ、又は、これらの２つのタイプのナノ材料の組み合わせを含むものとすることができる。前述のように、ナノチューブは典型的に中空キャビティを有し、一方、ナノワイヤは完全にナノ材料で埋め尽くされることから、ナノチューブはナノワイヤとは異なる。一次元ナノ構造体は、ナノメートル・サイズの直径と、非常に長い長さとをもつ構造体である。言い換えれば、この構造体は高いアスペクト比を有し、これらのシステムにとって量子効果が重要となる。
本発明の１つの好ましい実施形態においては、少なくとも１つの一次元ナノ構造体の層１８はナノチューブからなり、一方、本発明の別の好ましい実施形態においては、少なくとも１つの一次元ナノ構造体の層１８はナノワイヤからなる。
本発明の好ましい実施形態において用いられるナノチューブは、単層ナノ材料又は多層ナノ材料であり、このナノ材料は、典型的には約０．４ｎｍから約３０ｎｍの外径、より典型的には約０．８ｎｍから約２．５ｎｍの外径と、典型的には約５ｎｍから約１００μｍの長さ、より典型的には約１０ｎｍから約１０μｍの長さとを有する。外径を有することに加えて、本発明の好ましい実施形態において用いられるナノチューブは、典型的には約０．４ｎｍから約１５ｎｍの内径、より典型的には約０．８ｎｍから約２．５ｎｍの内径を有する。有用なナノチューブはさらに、典型的には約５以上のオーダーの高いアスペクト比、より典型的には約５から約５０００のアスペクト比をもつものとして特徴付けられる。
本発明の好ましい実施形態において用いられるナノワイヤは、種々の原子層、すなわち１より多いシェルを備え、典型的には約０．４ｎｍから約１００ｎｍの外径、より典型的には約０．８ｎｍから約５０ｎｍの外径と、典型的には約５ｎｍから約１００μｍの長さ、より典型的には約１０ｎｍから約１０μｍの長さとを有する。ナノワイヤはさらに、典型的には約５以上のオーダーの高いアスペクト比、より典型的には約５から約５０００のアスペクト比をもつものとして特徴付けられる。
少なくとも１つの一次元ナノ構造体の層１８は、典型的には、巻かれる六方格子構造を有する炭素ベースのナノ材料を含む。すなわち、ナノ構造体は、炭素、例えばグラファイトから成るのが好ましい。炭素ベースのナノ材料が用いられるのが好ましいが、金属ナノ材料、又は、炭素ベースのナノ材料と金属ナノ材料との組み合わせのような、他のタイプのナノ材料を代替的に用いることもできる。
形成された少なくとも１つの一次元ナノ構造体の層１８の厚さは、これを形成するのに用いられた技術に応じて変わることがある。少なくとも１つの一次元ナノ構造体の層１８は、典型的には約０．４ｎｍから約５００ｎｍの厚さ、より典型的には約０．８ｎｍから約５０ｎｍの厚さを有する。ナノチューブが用いられる実施形態においては、ナノチューブの層１８は、典型的には約０．８から約３ｎｍの厚さを有する。
「少なくとも１つの一次元ナノ構造体の層」という用語は、ここでは、少なくとも１つのナノチューブ又はナノワイヤを含む層と、制御され選択された数のこうした一次元ナノ構造体を含む層とを示すのに用いられる。層１８は複数の一次元ナノ構造体を含むことが好ましく、そのため、残りの文では「一次元ナノ構造体の層」というフレーズを用いる。
一次元ナノ構造体の層１８は、当該技術分野では周知の技術を用いて形成される。例えば、炭素ベースのナノチューブは、アーク放電及び炭素ターゲットのレーザ・アブレーションによって製造される。或いは、炭素ベースのナノチューブは、金属粒子の存在下での化学気相堆積によって製造される。使用されるナノチューブ形成についての特定のプロセスの詳細は、例えば、非特許文献１、非特許文献２、及び、非特許文献３において見ることができる。
炭素ベースのナノワイヤもまた、アーク放電及び炭素ターゲットのレーザ・アブレーションによって製造される。或いは、炭素ベースのナノワイヤは、金属粒子の存在下での化学気相堆積によって製造される。ナノワイヤ形成についての特定のプロセスの詳細は、例えば、非特許文献４において見ることができる。本発明の一実施形態においては、炭素ナノワイヤの層１８は、（エチレンとアセチレンの混合物から）レーザ誘起化学気相堆積されたアモルファス水素化炭素ナノ粒子を前駆体として使用し（例えば非特許文献５参照）、以下の条件、すなわち、約０．０４気圧の圧力、約１１００℃の基板温度、約３００ｓｃｃｍのＡｒキャリアの流れにおける約９０分の堆積時間を用いてそれらを加熱された表面上に堆積して形成される。
一次元ナノ構造体の層１８を形成するための上記の技術に加えて、こうしたナノ構造体を形成することができる他の技術を代替的に採用することができる。例えば、一次元ナノ構造体を形成するのに溶液相分解、ゾル・ゲル電気泳動、又は湿式化学水熱合成法を用いることができる。
図１又は図２に示された最初の基板の１つの表面上に一次元ナノ構造体の層１８を形成した後で、層１８の表面上にゲート誘電体２０が形成され、図４を参照されたい。少なくとも１つの一次元ナノ構造体が半導体基板内に直接形成される実施形態においては、ゲート誘電体２０は、例えば、酸化、窒化又は酸窒化のような熱成長プロセスによって形成することができる。或いは、ゲート誘電体２０は、例えば、化学気相堆積（ＣＶＤ）、プラズマ補助ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、又はその他の同様の堆積プロセスのような堆積プロセスによって形成することができる。ゲート誘電体２０はまた、上記のプロセスのいずれかの組み合わせを用いて形成されてもよい。
ゲート誘電体２０は、この限りではないが、酸化物、窒化物、酸窒化物、及び／又は、金属シリサイド及び窒化金属シリサイドを含むシリサイドを含む絶縁材料からなる。一実施形態においては、ゲート誘電体２０は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、又は、その混合物を含む。
ゲート誘電体２０の物理的な厚さは変化することがあるが、ゲート誘電体２０は、典型的には約０．５から約１００ｎｍの厚さを有し、より典型的には約０．５から約１０ｎｍの厚さを有する。
ゲート誘電体２０を形成した後で、例えば、物理気相堆積、ＣＶＤ又は蒸着のような公知の堆積プロセスを用いて、ゲート誘電体２０上にゲート電極２２のブランケット層が形成される。堆積されたゲート電極２２の厚さ、すなわち高さは、採用される堆積プロセスに応じて変化することがある。ゲート電極２２は、典型的には約５から約１８０ｎｍの垂直方向の厚さであって、より典型的には約５から約５０ｎｍの厚さを有する。
ゲート電極２２は、ＣＭＯＳ構造体のゲートとして典型的に採用されるいずれかの導電性材料を含むことができる。ゲート電極２２として採用される導電性材料の説明に役立つ例には、この限りではないが、ポリシリコン、導電性金属、導電性金属合金、導電性シリサイド、導電性窒化物、ポリＳｉＧｅ、又は、その多重層を含むその組み合わせがある。幾つかの実施形態（図示せず）においては、酸化物又は窒化物からなるゲート・キャップがゲート電極２２の上に形成される。また、ゲート電極材料の多重層間に障壁層を形成することができる。
次に、ゲート電極２２のブランケット層がパターン形成されて、図４に示される構造体が与えられる。ゲート電極２２のブランケット層のパターン形成は、当該技術分野では周知の従来技術を用いて達成することができる。例えば、ゲート電極２２のパターン形成は、リソグラフィ及びエッチングによって行われる。リソグラフィ・ステップは、フォトレジスト（図示せず）をゲート電極２２（又は存在する場合には任意のゲート・キャップ）の上面に塗布することと、フォトレジストを所望の放射線パターンに露光させることと、従来のレジスト現像剤を用いて露光されたフォトレジストを現像することを含む。次に、１つ又はそれ以上のエッチング・ステップを用いて、フォトレジストのパターンが、ゲート電極２２のブランケット層に（又は最初に任意のゲート・キャップ、次にゲート電極２２に）転写される。エッチングは、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションのような乾式エッチング・プロセスを含む。ゲート電極２２をパターン形成するために、湿式エッチングを用いることもできる。図に示すように、エッチング・ステップは、ゲート電極２２の一部を選択的にエッチングし、ゲート誘電体２０の上で停止する。パターン形成フォトレジストは、典型的には、従来の剥離プロセスを用いてパターンがゲート誘電体２０に転写された後で除去される。形成されたゲートの寸法は、約３ｎｍから数マイクロメートルまで変化することがあり、７ｎｍから１μｍの間であるのが好ましい。
図５は、用いられる最初の基板が図２に示されたものであり、位置合わせマーク１００及び／又は１０１が用いられること以外は、図４に示されたものと同様の構造体を示す。位置合わせマーク１００は基板の中に形成され、一方、位置合わせマーク１０１はゲート誘電体２０の表面の上に形成される。位置合わせマーク１００及び１０１は、当該技術分野では周知の従来のプロセスを用いて形成され、それらは、ゲートのレベルを下にある基板と整合するように働く。
図６は、パターン形成ゲート電極２２（及び、存在する場合にはゲート・キャップ）を含まないゲート誘電体２０の露出領域が除去された後の構造体を示す。ゲート誘電体２０の露出部分の除去は、ゲート導体及び／又は一次元ナノ構造体の層１８と比べてゲート誘電体材料を選択的に除去するエッチング・プロセスを用いて行われる。ここでは、ゲート誘電体２０の露出部分を選択的に除去するために乾式エッチング又は湿式エッチングが検討される。図示されるように、この除去ステップによって、ゲート・スタック２４に隣接する層１８の一部が露出する。ゲート・スタック２４は、少なくともパターン形成されたゲート電極２２とパターン形成されたゲート誘電体２０とを含む。単一のゲート・スタック２４が示されているが、前述のように複数のこうしたゲート・スタックが形成されることも可能である。
次に、図７に示されるように、第１の導電性タイプのドーパント２６（ｎ型又はｐ型のいずれか）を用いて層１８の露出部分を任意にドープして、任意のドーパント領域２８を与える。層１８の露出部分のドーピングは、任意のものであって、全ての場合に用いられるものではないことを強調しておく。ドーピングは、静電ドーピング、気相ドーピング又は他の同様のドーピング技術によって行われる。一次元ナノ構造体の層１８がナノワイヤを含む場合には、イオン注入が用いられる。ドーパント２６は、元素周期表のグループＶＡからの少なくとも１つの元素を含むｎ型ドーパントとするか、又は、ドーパント２６は、元素周期表のグループＩＩＩＡからの少なくとも１つの元素を含むｐ型ドーパントとすることができる。ドーピングは、典型的には約１０１９から約１０２２原子／ｃｍ３のドーピング濃度を有するドーパント領域２８を与える。より典型的には、層１８の露出部分に配置されたドーパント領域２８は、約１０２１から約１０２２原子／ｃｍ３のドーパント濃度を有する。
次に、図８に示されるように、１つ又は複数の誘電体層を含む誘電体スタック２９が任意に形成される。誘電体スタック２９は、ゲート・スタック２４の側壁上にスペーサを与えるために用いられることに注目されたい。自己整合アニールが用いられる、幾つかの実施形態においては、スペーサの形成が必要である。非自己整合アニールが用いられる、さらに別の実施形態においては、スペーサの形成は不要である。
本発明の幾つかの実施形態においては、スペーサの形成の前に、又は、一方のスペーサの形成の後で、及び、他方のスペーサの形成の後で、ドーパント注入ステップが行われる。
図示された実施形態においては、誘電体スタック２９は、第１誘電体層３０と第２誘電体層３２とを含む。誘電体スタック２９は、例えば、酸化物、窒化物又は酸窒化物のような誘電体材料を含む。誘電体スタック２９を形成するために、ゲート誘電体２０の形成について説明されたような従来の堆積プロセスが採用される。或いは、誘電体スタック２９は、熱プロセスによって形成される。誘電体スタック２９の厚さは変化することがあるが、誘電体スタック２９の全体の厚さは、典型的には約５から約１００ｎｍである。
或る実施形態においては、誘電体スタック２９及びその後のスペーサの形成は、前述の任意のドーピング・ステップの前に行うことができる。
図８においては、誘電体スタック２９は、第１誘電体（すなわち内側スペーサ材料）３０と第２誘電体（すなわち外側スペーサ材料）３２とを含み、これらは異なる誘電体材料からなる。一実施形態においては、第１誘電体３０は窒化シリコンのような窒化物からなり、第２誘電体３２は二酸化シリコンのような酸化物からなる。
次に、堆積の間に事前に覆われた全ての水平面から誘電体スタック２９を除去するために、エッチングが行われる。エッチングは図９及び図１０に示されている。特に、乾式エッチング、湿式エッチング又はその組み合わせが用いられる。特定の実施形態に示されるように、構造体の水平面から第２誘電体３２を選択的に除去するために第１エッチングが用いられ（図９参照）、次に、構造体の水平面から第１誘電体３０を除去するために第２エッチングが用いられる。内側スペーサ３０’と外側スペーサ３２’とを含む、結果として得られる構造体が図１０に示されている。２つのスペーサが示されているが、ゲート・スタック２４の側壁上に配置される単一のスペーサ又は多数のスペーサを代替的に用いることができる。
図１１に示されるような本発明のもう１つの実施形態においては、一次元ナノ構造体の層１８の中に事前に形成されたドーパント領域２８の上に、金属化合物の層３４が形成される。採用されるときには、金属化合物の層３４は、層１８の露出した非ドープ部分の上にも形成される。金属化合物の層３４は、ドーパント領域２８（又は代替的に層１８の露出した非ドープ部分）として機能し、金属カーバイド領域の形成を助ける。金属化合物の層３４は、例えば、非特許文献６に示されるようなｃ−Ｃ４Ｈ６＝Ｍｏ＝Ｏ（ここでｃは環を表す）を含み、ここで、１）分子エレクトロニクス用途においては、有機基と導電性カーバイドとの間の二重結合が有用であり、２）幾つかのモリブデン・アルキリデン化合物は、金属カーバイド・コンタクトの不動態化又は操作のために共有結合によりグラフト化されたポリマー層を成長させるメタセシス反応の類に関して活性的である（例えば非特許文献７、非特許文献８参照）。
金属化合物の層３４は、一次元ナノ構造体の層と化学反応するように選択的に堆積される。選択的堆積が採用されるときには、アンダーカットが行われる場合に（これは、非指向性エッチングが用いられる場合に行われる）、層３４は側壁の下に延びることができる。幾つかの実施形態においては、層３４の堆積の間、層３４が側壁の下に延びないように（反応性イオン・エッチング又はリフトオフによって形成される）マスク・レベルが用いられる。金属化合物の層３４の厚さは、使用された複合体と、それを形成するのに用いられた技術に応じて変わることがある。
次に、図１２に示されるように層１８の一部の中に事前に形成された、少なくとも露出したドーパント領域２８の上に、ソース／ドレイン金属３６が形成される。別の実施形態においては、ソース／ドレイン金属３６は、図１１に示された少なくとも金属化合物の層３４の上に形成される。本発明のさらに別の実施形態においては、ソース／ドレイン金属３６は、少なくとも層１８の露出した非ドープ部分に形成される。ソース／ドレイン金属３６は、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積、ＡＬＤ、スパッタリング、めっき、蒸着、又は他の同様のプロセスのような共形（ｃｏｎｆｏｒｍａｌ）堆積プロセスを用いて形成される。本発明の一実施形態においては、ソース／ドレイン金属３６は、炭素含有ターゲット／ソースから堆積される。本発明の１つの好ましい実施形態においては、ソース／ドレイン金属３６は、金属からナノ構造体への電流注入領域を増加させるために、ＡＬＤによって堆積される。特に、ＡＬＤは、各々のナノ構造体の周囲にソース／ドレイン金属３６の一様な被覆を与える方法を提供する。すなわち、層１８内のナノ構造体の各々の周りに、ソース／ドレイン金属３６のスリーブが形成される。
ソース／ドレイン金属３６は、炭素と反応して安定な二元金属カーバイド相を形成することができる金属又は金属様元素のいずれかを含む。或いは、ソース／ドレイン金属は、炭素と、必要に応じて他の元素とを含むことがある。こうしたソース／ドレイン金属の例には、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ、及び、その混合物又は合金がある。
ソース／ドレイン金属３６としてＡｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、又はＴａの少なくとも１つが用いられるのが好ましい。化合物の形成は、例えば、窒素、フォーミング・ガス、塩化物、臭化物、フッ化物、酸素などのような異なる雰囲気の中で行われる。周囲ガスのバリエーションは、ナノチューブからの炭素を含むか又はナノチューブ自体に埋め込まれる、異なる導電性化合物の形成を可能にする。
ソース／ドレイン金属３６の厚さは、使用される金属と、これを形成するのに用いられた技術に応じて変わることがある。層３６の厚さは、典型的には約３から約２００ｎｍであり、より典型的には約５から約２０ｎｍである。
ソース／ドレイン金属３６が構造体上に形成された後で、これを含む構造体にアニーリング・ステップが行われ、このステップは、ソース／ドレイン金属３６とナノ構造体を含むドーパント領域２８との反応を引き起こす条件の下で行われる。アニールが行われた後で形成される、結果として得られる構造体が、図１３に示されている。示されるように、金属カーバイド領域３８がゲート・スタック２４に隣接して形成され、金属カーバイド領域３８は、ゲート・スタック２４の縁、並びに、残りの一次元ナノ構造体の層１８の縁と整合される。残りの一次元ナノ構造体の層は、デバイス・チャネルとして働く。アニーリング・ステップは、構造体上に幾らかのソース／ドレイン金属３６を残すことができることに注目されたい。
別の実施形態（図示せず）においては、アニールは、ソース／ドレイン金属３６と層１８の露出した非ドープ部分との間に反応を引き起こす。この実施形態はまた、金属カーバイド領域ももたらす。さらに別の実施形態においては、アニールは、ソース／ドレイン金属３６、任意に金属化合物の層３４と、層１８のドープ又は非ドープ部分との間に反応を引き起こす。本発明のさらに別の実施形態においては、アニール・ステップによって、金属と炭素又は酸化物を含む下の基板との反応によって生成された導電性化合物領域の中に一次元ナノ構造体が埋め込まれる。埋め込みが行われるときには、スペーサは、エッチングの選択性が失われないように窒化物からなるものとする必要がある。
金属カーバイド３８の形成を引き起こすのに用いられるアニーリング・ステップは、約６００℃以上の温度で行われる。金属カーバイド形成アニールは、典型的には約７５０℃から約１１００℃の温度で行われる。金属カーバイド形成アニールは、Ｈｅ、Ａｒ、Ｎｅ、Ｋｒ、Ｘｅ、Ｎ２、又は、Ｈｅ−Ａｒのような混合物などの不活性雰囲気の中で行われる。アニールは、サブミリ秒以上の時間にわたって行われ、約１０秒から約３０分のアニーリング時間がより典型的である。非常に短時間のアニールは、レーザ・アニーリングを用いて達成される。アニーリングは、単一のアニーリング温度を用いて行われ、又は多数のアニーリング温度が用いられる。アニーリングはまた、種々のランプアップ・サイクル、ソーク・サイクル、及びクールダウン・サイクルを必要に応じて含むことがある。
金属カーバイド領域３８を形成した後で、金属カーバイドと比べて金属を選択的に除去するエッチング・プロセスを用いて、残りのソース／ドレイン金属３６が構造体から除去される。図１４は、上記の処理ステップを用いて形成される１つの可能な構造体を示す。図１５は、形成することができる別の可能な構造体を示し、図１５は、用いられる最初の基板のタイプに関して図１４とは異なる。両方の場合において、少なくとも１つのゲート領域が配置された基板１０Ａ又は１０Ｂを含む半導体構造体が示される。少なくとも１つのゲート領域は、パターン形成されたゲート・スタックと、残りの一次元ナノ構造体の層１８とを含む。金属カーバイド・コンタクト、すなわち領域３８が、基板の表面上に配置され、少なくとも１つのゲート領域の縁、並びに、残りの一次元ナノ構造体の層１８と整合される。
本発明において採用される種々のタイプの最初の基板を示す図（断面図）である。 本発明において採用される種々のタイプの最初の基板を示す図（断面図）である。 少なくとも１つの一次元ナノ構造体の層が形成された後の、図１の最初の基板を示す図（断面図）である。 ゲート誘電体とパターン形成されたゲート電極が形成された後の、図３の構造体を示す図（断面図）である。 用いられる最初の基板が図２に示されたものであり、位置合わせマークが用いられること以外は、図４に示されたものと同様の構造体を示す図（断面図）である。 ゲート誘電体をパターン形成した後の図４の構造体を示す図（断面図）である。 少なくとも１つの一次元ナノ構造体の層の露出部分の任意のドーピングの間の図６の構造体を示す図（断面図）である。 任意の第１及び第２誘電体層を形成した後の図７の構造体を示す図（断面図）である。 第２誘電体層が選択的にエッチングされた後の図８の構造体を示す図（断面図）である。 第１誘電体層が選択的にエッチングされた後の図９の構造体を示す図（断面図）である。 少なくとも１つの一次元ナノ構造体の層の任意にドープされた部分上に金属化合物が形成される任意のステップを実行した後の図１０の構造体を示す図（断面図）である。 ソース／ドレイン金属層を形成した後の図１０の構造体を示す図（断面図）である。 カーバイド・アニーリング・ステップを実行した後の図１２の構造体を示す図（断面図）である。 余分なソース／ドレイン金属をエッチング除去した後の図１３の構造体を示す図（断面図）である。 図２に示された最初の基板が採用されたこと以外は、図１４に示されたものと同様の構造体を示す図（断面図）である。

Claims (14)

  1. 基板（１０Ａ、１０Ｂ）と、
    前記基板上に配置された少なくとも１つのゲート領域であって、前記基板の表面に接する少なくとも１つの一次元ナノ構造体の層（１８、２８）と、前記少なくとも１つの一次元ナノ構造体の層上のゲート誘電体（２０）と、前記ゲート誘電体上のゲート電極（２２）とを含む、少なくとも１つのゲート領域と、
    前記少なくとも１つの一次元ナノ構造体の層（２８）の表面上に配置された少なくとも１つのスペーサ（３０、３２）であって、当該スペーサの側面が前記ゲート誘電体の側壁および前記ゲート電極の側壁に接するスペーサと、
    前記基板の表面上に配置され、前記少なくとも１つの一次元ナノ構造体の層の側壁の端部および前記少なくとも１つのスペーサの側壁の端部に、オーバーラップせずに水平方向に接する金属カーバイド・コンタクト（３６、３８）と、を含む半導体構造体。
  2. 前記少なくとも１つの一次元ナノ構造体の層は、ナノチューブ、ナノワイヤ、またはこれらの組み合わせを含む、請求項１に記載の半導体構造体。
  3. 前記基板は、前記少なくとも１つの一次元ナノ構造体の層に接する誘電体層（１４）が上に配置された半導体層（１２）を含む、請求項１に記載の半導体構造体。
  4. 前記誘電体層は、前記少なくとも１つのゲート領域に隣接する、ダイヤモンド状炭素の含有化合物の埋め込み領域（１６）を含む、請求項３に記載の半導体構造体。
  5. 前記金属カーバイド・コンタクトは、ソース／ドレイン金属（３６）と、前記少なくとも１つの一次元ナノ構造体のプレドープ領域（２８）とを含む、請求項１〜４のいずれか１項に記載の半導体構造体。
  6. 前記ソース／ドレイン金属は、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、又はＷの少なくとも１つを含む、請求項５に記載の半導体構造体。
  7. 前記少なくとも１つの一次元ナノ構造体の前記プレドープ領域は、ｎ型ドーパント又はｐ型ドーパントを含む、請求項５に記載の半導体構造体。
  8. 前記ゲート誘電体の側壁と前記ゲート電極の側壁は垂直方向で連続している、請求項１〜７のいずれか１項に記載の半導体構造体。
  9. 前記少なくとも１つのスペーサは、前記金属カーバイド・コンタクトにオーバーラップしていない、請求項１〜８のいずれか１項に記載の半導体構造体。
  10. 半導体構造体を製造する方法であって、
    少なくとも１つの一次元ナノ構造体の層（１８）の１つの部分上に少なくとも１つのゲート・スタックを提供するステップであって、前記少なくとも１つのゲート・スタックは、ゲート誘電体（２０）と当該ゲート誘電体上のゲート電極（２２）を含み、前記ゲート誘電体の側壁と前記ゲート電極の側壁は垂直方向で連続し、前記少なくとも１つの一次元ナノ構造体の層は、半導体層（１２）上の誘電体層（１４）の上面に接する、ステップと、
    前記少なくとも１つの一次元ナノ構造体の層（２８）の表面上に少なくとも１つのスペーサ（３０、３２）を形成するステップであって、当該スペーサの側面が前記ゲート誘電体の側壁および前記ゲート電極の側壁に接する、ステップと、
    前記少なくとも１つのゲート・スタックに隣接する、前記少なくとも１つの一次元ナノ構造体の層の他の部分上に、ソース／ドレイン金属（３６）を形成するステップであって、前記少なくとも１つの一次元ナノ構造体の層の前記他の部分は前記１つの部分に水平方向に接する、ステップと、
    前記ソース／ドレイン金属と前記少なくとも１つの一次元ナノ構造体の層の前記他の部分とを反応させることによって金属カーバイド（３８）を形成するステップであって、前記金属カーバイドは、前記少なくとも１つの一次元ナノ構造体の層の側壁の端部および前記少なくとも１つのスペーサの側壁の端部に、オーバーラップせずに水平方向に接する、ステップと、を含む方法。
  11. 前記ソース／ドレイン金属を形成する前に、前記少なくとも１つの一次元ナノ構造体の層の前記他の部分にドーピング（２６）するステップをさらに含む、請求項１０に記載の方法。
  12. 前記金属カーバイドは、アニーリングによって形成され、当該アニーリングは、６００℃以上の温度の不活性雰囲気中で行われる、請求項１０または１１に記載の方法。
  13. 前記金属カーバイドを形成するステップは、前記少なくとも１つの一次元ナノ構造体の層の前記他の部分と反応しない残りのソース／ドレイン金属を除去するステップを含む、請求項１２に記載の方法。
  14. 前記ソース／ドレイン金属を形成するステップは、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、又はＷの少なくとも１つを堆積するステップを含む、請求項１０〜１３のいずれか１項に記載の方法。
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