KR101033445B1 - 나노 튜브/나노 와이어 전계 효과 트랜지스터의 자기 정렬공정 - Google Patents

나노 튜브/나노 와이어 전계 효과 트랜지스터의 자기 정렬공정 Download PDF

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Abstract

본 발명에서는, 기판 위에 위치하는 하나 이상의 게이트 영역을 포함하는 기판, 하나 이상의 1차원 나노 구조로 된 층을 포함하는 하나 이상의 상기 게이트 영역 및 하나 이상의 1차원 나노 구조로 된 상기 층의 가장자리에 정렬되는 상기 기판의 표면 위에 위치하는 금속 탄화물 접촉부를 포함하는 것인 반도체 구조가 개시된다.

Description

나노 튜브/나노 와이어 전계 효과 트랜지스터의 자기 정렬 공정{SELF-ALIGNED PROCESS FOR NANOTUBE/NANOWIRE FETS}
본 발명은 반도체 구조 및 반도체 구조의 제작 방법에 관한 것이다. 보다 구체적으로, 본 발명은, 예컨대 전계 효과 트랜지스터(FET)이며 일반적으로 탄소 계열의 나노 재료인 하나 이상의 1차원 나노 구조를 디바이스 채널로서 포함하는 상보적인 금속 산화물 반도체(CMOS) 디바이스 및 이 디바이스의 게이트 영역에 자기 정렬되는, 즉 게이트 영역의 가장자리에 정렬되는 금속 탄화물 접촉부에 관한 것이다. 또한, 본 발명은 이러한 CMOS 디바이스의 제작 방법을 제공한다.
분자 나노 전기장치 분야에서, 소수의 재료들은 1차원 나노 구조, 구체적으로는 직경이 수 Angstrom인 중공 실린더 형태의 흑연을 포함하는 탄소 나노 튜브를 가질 것으로 예상된다. 나노 튜브 및 다른 유사 1차원 나노 구조는, 예컨대 다이오드 및 트랜지스터와 같은 전자 장치에서 나노 입자의 전기적 특징에 따라 실시될 수 있다. 1차원 나노 구조는 그 크기, 형상 및 물리적 성질에 있어서 독특하다. 예를 들면, 탄소 계열의 나노 튜브는 실린더에 감긴 탄소의 육방 격자와 유사하다.
상온에서도 흥미로운 양자 거동을 보이는 것 이외에도, 탄소 계열의 나노 튜브는 2가지 이상의 중요한 특징을 보이며, 나노 튜브는 그 키랄성(chirality), 즉 배좌 구조에 따라 금속성이거나 반도체성일 수 있다. 금속성 나노 튜브는 일정한 저항으로 매우 높은 전류 밀도를 전달할 수 있다. 반도체성 나노 튜브는 전계 효과 트랜지스터(FET)로서, 전기적으로 스위치 "온" 또는 스위치 "오프"될 수 있다. 전술한 두 가지 유형은 공유 결합(전자를 공유함)될 수도 있다. 이들 특징 때문에 나노 튜브는 나노미터 크기의 반도체 회로를 만드는 데 있어서 훌륭한 재료가 된다. 다른 1차원 나노 구조의 경우에도 유사한 특성이 존재한다.
따라서, 탄소 계열 나노 튜브 및 다른 유사 1차원 나노 구조는 포스트-Si FET 스케일링에 있어서 전략적으로 중요해지고 있다. 그러나, 종래의 CMOS 기술에 비교할만한 공지된 자기 정렬 공정이 없다. 1차원 나노 구조를 포함하는 CMOS 디바이스에 대한 자기 정렬 공정은, 비자기 정렬 공정에 비해 공정 단계의 시퀀스를 보다 간단하게 하고 비자기 정렬 공정이 사용되는 경우에 일반적으로 발생하는 공정 오차를 줄여준다. 또한, 비자기 정렬 구조와 비교할 때 자기 정렬 공정은 기생성이 감소된 구조를 제공한다.
전술한 관점에서, 나노 튜브 및 나노 와이어와 같은 1차원 나노 구조를 포함하는 CMOS 디바이스의 제작을 위한 자기 정렬 공정을 제공할 필요가 있다.
본 발명은 자기 정렬되는 1차원 나노 구조를 포함하는 전계 효과 트랜지스터(FET)뿐만 아니라 그 제작 방법을 제공한다. 본 발명에 따라 자기 정렬되는 1차원 나노 구조를 포함하는 FET는, 디바이스 채널로서의 나노 구조를 포함하는 게이트 영역의 가장자리에 정렬되는 접촉부로서의 금속 탄화물을 포함한다.
본 발명에서는, 하나 이상의 나노 튜브 및/또는 하나 이상의 나노 와이어를 설명하기 위해 "1차원 나노 구조"라는 용어가 사용된다. 나노 튜브는 일반적으로 빈 공동을 갖는 반면 나노 와이어는 완전히 채워진 나노 재료이기 때문에, 나노 튜브는 나노 와이어와 서로 다르다. 때때로 나노 와이어를 설명할 때 "나노 로드"라는 용어가 사용된다. 1차원 나노 구조는 나노미터 크기의 직경과 훨씬 더 긴 길이를 갖는 구조이다. 환언하면, 상기 1차원 나노 구조는 큰 종횡비를 가지며 이들 시스템에서는 양자 효과가 중요해진다.
구체적으로 그리고 대체로, 본 발명에 따른 1차원 나노 구조를 포함하는 FET는, 그 위에 위치하는 하나 이상의 게이트 영역을 포함하며, 하나 이상의 상기 게이트 영역은 하나 이상의 1차원 나노 구조로 된 층을 포함하는 것인 기판과, 하나 이상의 1차원 나노 구조로 된 상기 층의 가장자리에 정렬된 상기 기판의 표면 위에 위치하는 금속 탄화물 접촉부를 포함한다.
본 발명의 일실시예에서, 1차원 나노 구조는 나노 튜브이다. 본 발명의 다른 실시예에서, 1차원 나노 구조는 나노 와이어이다. 본 발명에 사용된 하나 이상의 1차원 나노 구조는, 일반적으로 나노 기술 분야의 당업자에게 익히 알려진 기법을 사용하여 형성된 탄소 계열 나노 재료이다.
전술한 반도체 구조를 제공하는 것 이외에, 본 발명은 이 반도체 구조의 제작 방법도 제공한다. 본 발명에 따른 방법은,
하나 이상의 1차원 나노 구조로 된 층의 표면 위에 하나 이상의 게이트 스택을 포함하는 구조부를 제공하는 단계,
하나 이상의 1차원 나노 구조로 된 상기 층을 적어도 포함하는 구조 상에 소스/드레인 금속을 형성하는 단계 및
하나 이상의 1차원 나노 구조로 된 상기 층과 상기 소스/드레인 금속을 반응시킴으로써 금속 탄화물을 형성하는 단계를 포함한다.
본 발명의 일부 실시예에서는, 하나 이상의 1차원 나노 구조로 된 층의 일부가 하나 이상의 게이트 스택에 의해 보호되지 않고 도핑된다. 이러한 실시예에서는, 하나 이상의 1차원 나노 구조로 된 층 중 도핑되지 않고 노출된 부분 위에 금속 탄화물이 형성된다.
본 발명의 다른 실시예에서는, 금속 탄화물을 형성하기에 앞서 하나 이상의 게이트 스택의 측벽 상에 스페이서가 형성된다. 스페이서는, 자기 정렬 규화물의 어닐링 공정이 사용되는 경우에 사용된다. 비자기 정렬 규화물 어닐링이 사용되는 경우, 스페이서는 생략될 수도 있다.
본 발명의 다른 실시예에서는, 탄소 또는 산화물을 포함하는 하부 기판과 소스/드레인 금속의 반응에 의해 생성되는 전도성 화합물 내에 하나 이상의 1차원 나노 구조가 매립된다. 이러한 매립은 전술한 탄화물 어닐링 단계에서 이루어진다.
본 발명의 바람직한 실시예는 단지 예일 뿐이며, 이후의 도면을 참조하여 상세히 설명될 것이다.
도 1a 및 도 1b는 본 발명에 채용될 수 있는 다양한 유형의 초기 기판을 도시하는 단면도이다.
도 2는 도 1a의 초기 기판 위에 하나 이상의 1차원 나노 구조를 갖는 층을 형성한 이후의 상기 초기 기판을 도시하는 단면도이다.
도 3은 도 2의 구조 위에 게이트 유전체 및 패턴화된 게이트 전극을 형성한 이후의 구조를 도시하는 단면도이다.
도 4는, 도 1b에 도시된 초기 기판이 사용된다는 점과 정렬 마크가 사용된다는 점을 제외하고는 도 3에 도시된 구조와 유사한 구조를 도시하는 단면도이다. 게이트가 접촉부보다 더 작은 경우에는 디바이스 일부분이 반도체성 나노튜브 대신에 금속성 나노튜브로 형성될 수도 있다는 점에 주의하라.
도 5는 게이트 유전체를 패턴화한 후의 도 3의 구조를 도시한 단면도이다.
도 6은 하나 이상의 1차원 나노 구조로 된 층 중 노출된 부분에 선택적인 도핑 중일 때의 도 5의 구조를 도시하는 단면도이다.
도 7은 선택적인 제1 유전체층 및 제2 유전체층을 형성한 후의 도 6의 구조를 도시하는 단면도이다.
도 8은 제2 유전체층이 선택적으로 에칭된 후의 도 7의 구조를 도시하는 단면도이다.
도 9는 제1 유전체층이 선택적으로 에칭된 후의 도 8의 구조를 도시하는 단면도이다.
도 10은 금속 화합물이 하나 이상의 1차원 나노 구조로 된 층 중 선택적으로 도핑된 부분에 걸쳐 형성되는 것인 선택적인 단계를 행한 후의 도 9의 구조를 도시하는 단면도이다.
도 11은 도 9의 구조 위에 소스/드레인 금속층을 형성한 후의 구조를 도시하는 단면도이다.
도 12는 탄화물 어닐링 단계를 행한 후의 도 11의 구조를 도시하는 단면도이다.
도 13은 과잉 소스/드레인 금속을 에칭으로 제거한 후의 도 12의 구조를 도시하는 단면도이다.
도 14는 도 1b에 도시된 초기 기판이 채용된다는 점을 제외하고는 도 13에 도시된 구조와 동일한 구조를 도시하는 단면도이다.
본 발명의 다양한 도면은 설명을 목적으로 제공되며, 이에 따라 일정한 비율로 도시되지 않는다. 또한, 도면들은 하나의 게이트 영역의 존재를 표시하고 있으며, 본 명세서에서 "게이트 영역"이란 용어는 게이트, 게이트 전극 및 하부에 있는 디바이스 채널을 지칭하는 데 사용된다. 하나의 게이트 영역이 도시되고 설명되지만, 또한 본 발명은 복수의 상기 게이트 영역을 형성하며, 이에 따라 기판의 표면 상에 1차원 나노 구조를 포함하는 복수 개의 FET를 형성하는 것으로 고려된다.
도 1a 및 도 1b는 초기 기판(10A 및 10B)을 도시한다. 도 1a에 도시된 초기 기판(10A)은 그 위에 유전체층(14)을 구비하는 반도체층(12)을 포함한다. 반도체층(12)은 Si, SiGe, SiC, SiGeC, GaAs, InAs, InP 또는 임의의 다른 III/V 혹은 II/VI 화합물 반도체를 비롯한 임의의 유형의 반도체 재료를 포함하지만, 이들로 한정되지는 않는다. 또한, 반도체층(12)은, 예컨대 Si/SiGe 또는 Si/SiGeC와 같은 층상구조의 반도체를 포함할 수도 있다. 대안적으로, 반도체층(12)은 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)를 포함할 수도 있다. 반도체층(12)은 도핑되지 않거나 하나 이상의 도핑 영역에 도핑될 수 있다. 또한, 반도체층(12)은 변형되거나 변형되지 않을 수도 있으며, 예컨대 (111), (110) 또는 (100)을 비롯한 임의의 결정 방위를 가질 수도 있다. 또한, 반도체 기판(12)은 통상적인 기법을 이용하여 (동일하거나 상이한 칩 상에) 이웃한 다른 디바이스를 형성하기 위해 또는 백 게이트를 위해 사용될 수 있다.
본 발명의 몇몇 실시예에서는, 유전체층(14)이 두꺼운 경우, 반도체층(12)이 금속 또는 유리와 같은 핸들링 기판으로 대체될 수도 있다. 또한, 전체 기판을 선택적으로 유전체층(14)으로 구성할 수도 있다는 것은 당업자에게 명백하다.
유전체층(14)은 산화물과, 질화물과, 산질화물과, 다이아몬드상 카본(DLC) 또는 플루오르화 DLC와 같은 유전체를 포함하는 탄소와, 높은 k의 유전체(k는 4.0보다 크며 일반적으로 7.0보다 큼), 유기 유전체와, 또는 이들의 다중층을 포함할 수도 있다. 일실시예에서, 유전체층(14)은 SiO2와 같은 산화물 또는 Si3N4와 같은 질화물을 포함한다. 다른 실시예에서는, 유전체층(14)이 DLC 층을 포함한다.
도 1a에 도시된 유전체층(14)은, 예컨대 화학적 기상 증착(CVD), 플라즈마 화학 증착(PECVD), 화학 용액 증착, 스퍼터링, 원자층 증착(ALD), 물리적 기상 증착(PVP), 스핀-온 코팅, 에피텍셜 성장 등의 증착 공정과 같은 통상적인 증착 공정을 이용하여 반도체층(12)의 표면에 형성된다. 본 발명의 변형예에서는, 또한 유 전체층(14)이 열산화 반응, 열질화 반응, 또는 열산질화 반응에 의해 형성될 수 있다.
반도체층(12) 위에 형성된 유전체층(14)의 두께는, 유전체층을 형성하는 데 사용된 기법 뿐만 아니라 채용된 유전체 재료의 유형에 따라 변할 수도 있다. 일반적으로, 유전체층(14)은 대략 수 분의 1 nm 내지 약 500 nm의 두께를 가지며, 약 1 내지 10 nm의 두께를 갖는 것이 보다 일반적이다. 이 범위는 반도체 기판 및 백 게이트 공정에 대한 것이다. 전기적인 기능이 없는 기판의 경우에는, 전체 기판이 유전체일 수 있거나 유전체 두께는 매우 두꺼울 수 있다.
도 1b는 본 발명의 실시예에서 사용될 수 있는 다른 기판(10B)을 도시하고 있다. 구체적으로, 초기 기판(10B)은 반도체층(12), 유전체층(14) 및 유전체층(14) 내에 매립된 탄소-함유 화합물(16)의 영역을 포함한다. 탄소-함유 화합물(16)은, 예컨대 DLC 또는 플루오르화 DLC와 같이 탄소를 포함하는 임의의 화합물 재료일 수 있다. 탄소-함유 화합물(16)은, 반도체층(12)의 표면 상에 유전체층(14)의 비선택적 증착을 행하고, 패턴화된 포토레지스트(도시 생략)를 유전체층(14)의 표면에 형성하며, 매립된 탄소-함유 화합물(16)을 위한 영역이 형성되는 유전체층(14)에 개구를 에칭함으로써 형성된다. 패턴화된 포토레지스트는, 포토레지스트를 유전체층(14)의 표면에 도포하는 단계, 포토레지스트를 방사 패턴에 노출시키는 단계 및 노출된 포토레지스트를 통상적인 레지스트 현상기로 현상하는 단계를 포함하는 통상적인 공정에 의해 형성된다. 유전체층(14)에 개구를 형성하는 에칭 단계는 반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거와 같은 건식 에칭 공정을 포함한다. 선택적으로, 유전체층(14) 내에 매립된 영역을 형성하기 위한 개구를 마련하기 위해 습식 에칭이 사용될 수 있다.
적소에 패턴화된 마스크를 이용하여, 탄소-함유 화합물(16)은, 예컨대 도 1b에 도시된 구조를 형성하도록 증착된다. 유전체층(14)에 형성된 탄소-함유 화합물(16)의 깊이는, 유전체층(14)의 상면으로부터 측정할 때, 약 1 nm 내지 약 500 nm 또는 그 이상이며, 약 5 내지 약 20 nm의 깊이를 갖는 것이 보다 일반적이다.
별도로 언급이 없는 경우, 후술하는 설명에서는 초기 기판(10A)을 이용한다. 구체적으로는 초기 기판(10A)이 사용되지만, 도 1b에 도시된 대안적인 초기 기판(10B) 또는 반도체성이 아닌 기판이 사용될 수 있다.
다음으로, 도 2에 도시된 바와 같이, 하나 이상의 1차원 나노 구조로 된 층(18)이 유전체층(14) 위에 형성되며, 초기 기판(10B)이 이용되는 경우에는, 하나 이상의 1차원 나노 구조로 된 층(18)이 유전체층(14)과 매립된 탄소-함유 화합물(16) 모두의 표면 위에 형성된다.
하나 이상의 1차원 나노 구조로 된 층(18)은 나노 튜브, 나노 와이어 또는 이들 2가지 유형의 나노 재료의 조합을 포함할 수도 있다. 전술한 바와 같이, 나노 튜브는 일반적으로 빈 공동을 갖는 데 반해서 나노 와이어는 완전히 채워진 나노 재료이기 때문에 나노 튜브는 나노 와이어와 다르다. 1차원 나노 구조는 nm 크기의 직경과 이 직경보다 훨씬 더 긴 길이를 갖는 구조이다. 환언하면, 상기 나노 구조는 큰 종횡비를 가지며 이들 시스템에서는 양자 효과가 중요해진다.
본 발명의 바람직한 일실시예에서, 하나 이상의 1차원 나노 구조로 된 층(18)은 나노 튜브를 포함하는 반면, 본 발명의 바람직한 다른 실시예에서는 하나 이상의 1차원 나노 구조로 된 층(18)이 나노 와이어를 포함한다.
본 발명의 바람직한 실시예에서 사용될 수 있는 나노 튜브는, 일반적으로 외경이 약 0.4 nm 내지 약 30 nm이고, 약 0.8 nm 내지 약 2.5 nm인 것이 보다 일반적이며, 길이는 일반적으로 약 5 nm 내지 약 100 ㎛이고, 약 10 nm 내지 약 10 ㎛인 것이 보다 일반적인 단일벽 또는 다중벽 나노 재료이다. 외경을 갖는 것 이외에, 본 발명의 바람직한 실시예에서 사용될 수 있는 나노 튜브는 내경이 일반적으로 약 0.4 nm 내지 약 15 nm이며, 약 0.8 nm 내지 약 2.5 nm의 내경을 갖는 것이 훨씬 더 일반적이다. 유용한 나노 튜브는, 일반적으로 약 5 이상의 큰 종횡비를 가지며, 약 5 내지 약 5000의 종횡비를 갖는 것이 보다 일반적인 것을 추가적인 특징으로 한다.
본 발명의 바람직한 실시예에서 사용될 수 있는 나노 와이어는 다양한 원자층, 즉 외경은 일반적으로 약 0.4 nm 내지 약 100 nm이고, 약 0.8 nm 내지 약 50 nm인 것이 보다 일반적이며, 길이는 약 5 nm 내지 100 ㎛이며, 약 10 nm 내지 약 10 ㎛인 것이 보다 일반적인 2개 이상의 쉘을 포함한다. 나노 와이어는 일반적으로 약 5 이상의 종횡비를 가지며, 약 5 내지 약 5000의 종횡비를 갖는 것이 보다 일반적인 것을 추가적인 특징으로 한다.
일반적으로 하나 이상의 1차원 나노 구조로 된 층(18)은 감겨진 육방 격자 구조를 갖는 탄소 계열의 나노 재료를 포함한다. 즉, 나노 구조는 탄소, 예컨대 흑연을 포함하는 것이 바람직하다. 탄소 계열의 나노 재료가 사용되는 것이 바람 직하지만, 금속 또는 탄소 계열과 금속의 조합과 같은 다른 유형의 나노 재료들이 대안적으로 사용될 수 있다.
형성된 하나 이상의 1차원 나노 구조로 된 층(18)의 두께는 상기 층을 형성하기 위해 사용되는 기법에 따라 달라질 수 있다. 일반적으로, 하나 이상의 1차원 나노 구조로 된 층(18)은 약 0.4 내지 약 500 nm의 두께를 가지며, 약 0.8 내지 약 50 nm의 두께를 갖는 것이 보다 일반적이다. 나노 튜브가 사용된 실시예에서는, 나노 튜브로 된 층(18)이 일반적으로 약 0.8 내지 약 3 nm의 두께를 갖는다.
본 명세서에서 "하나 이상의 1차원 나노 구조로 된 층"이라는 어구는, 제어되고 선택된 개수의 상기 1차원 나노 구조를 포함하는 층 뿐만 아니라 하나 이상의 나노 튜브 또는 나노 와이어를 포함하는 층을 지칭한다. 바람직하게는, 상기 층(18)은 복수의 1차원 나노 구조를 포함하므로, 이후의 명세서에서는 "1차원 나노 구조들로 된 층"이라는 어구를 사용한다.
1차원 나노 구조들로 된 층(18)은 당업계에 공지된 기법을 이용하여 형성될 수 있다. 예를 들면, 탄소 계열의 나노 튜브는 아크 방전 및 탄소 타겟의 레이저 제거에 의해 제작될 수 있다. 대안적으로, 탄소 계열의 나노 튜브는 금속 입자가 있는 상황에서 화학적 기상 증착에 의해 제작될 수 있다. 사용 가능한 나노 튜브의 형성을 위한 구체적인 공정의 세부 내용은, 예컨대 S. Iijima 등이 1991년에 Nature 354, 56에 발표한 "Helical Microtubes of Graphite Carbon," D. S. Bethune 등이 1993년에 Nature 363, 605에 발표한 "Cobalt Catalyzed Growth of Carbon Natotubes with Single-Atomic-Layer Walls" 및 R. Saito 등이 1998년에 Imperial College Press에 발표한 "Physical Properties of Carbon Natotubes"에서 찾을 수 있으며, 이들 각각의 전체 내용은 참조로써 본 명세서에 포함된다. 또한,공동으로 양도된 미국 특허 출원 제2004/0035355호(A1)에 개시된 무촉매 성장법은 상기 층(18)으로 사용될 수 있는 나노 튜브를 제작하는 데 사용될 수 있다. 상기 미국 특허 출원의 전체 내용 역시 참조로써 본 명세서에 포함된다. 본 발명의 일실시예에서는, 탄소 나노 튜브들로 된 층(18)은 Fe 촉매 입자를 이용하여 900 ℃에서 10분 동안 화학적 기상 증착에 의해 형성된다.
또한, 탄소 계열의 나노 와이어는 아크 방전 및 탄소 타겟의 레이저 제거에 의해 제작될 수 있다. 대안적으로, 탄소 계열의 나노 와이어는 금속 입자가 있는 상황에서 화학적 기상 증착에 의해 제작될 수 있다. 나노 와이어 형성에 대한 구체적인 공정의 세부 내용은, 예컨대 S. Botti 등이 Chemical Physics Letters vol. 355, no.5-6, 395~399에 2002년 4월 8일자로 발표한 내용에서 찾을 수 있으며, 그 전체 내용은 참조로써 본 명세서에 포함된다. 본 발명의 일실시예에서, 탄소 나노 와이어들로 된 층(18)은 (에틸렌 및 아세틸렌의 혼합물로부터) 레이저 유도 화학적 기상 증착에 의한 비정질 수소화 탄소 나노입자들을 전구체로서 이용하고[예컨대, S. Botti, et al, J. Appl. Phys. 88, 3396, (2000) 참조], 가열된 표면에 다음의 조건을 이용하여 이들을 증착시킴으로써 형성된다. 압력은 약 0.04 기압이고, 기판의 온도는 약 1100 ℃이며, Ar 담체의 유량이 약 300 sccm일 때 증착 시간은 약 90분이다.
1차원 나노 구조들로 된 층(18)을 형성하기 위한 전술한 기법에 더하여, 상 기 나노 구조를 형성할 수 있는 다른 기법들이 대안적으로 채용될 수 있다. 예를 들면, 용액상 분해법, 졸-겔 전기이동법, 또는 습식 화학적 열수 합성법이 1차원 나노 구조의 형성에 사용될 수 있다.
도 1a 또는 도 1b에 도시된 초기 기판들 중 하나의 표면 위에 1차원 나노 구조들로 된 층(18)을 형성한 이후, 게이트 유전체(20)는 상기 층(18)의 표면 위에 형성된다. 도 3을 참조하라. 하나 이상의 1차원 나노 구조가 반도체 기판 내에 직접 형성되는 실시예의 경우, 게이트 유전체(20)는, 예컨대 산화, 질화 또는 산질화와 같은 열적 성장 공정에 의해 형성될 수 있다. 대안적으로, 게이트 유전체(20)는, 예컨대 화학적 기상 증착(CVD), 플라즈마 보조 CVD, 원자층 증착(ALD), 기화, 반응성 스퍼터링, 화학 용액 증착, 또는 이와 유사한 다른 증착 공정과 같은 증착 공정에 의해 형성될 수 있다. 또한, 게이트 유전체(20)는 전술한 공정들의 임의의 조합을 이용하여 형성될 수도 있다.
게이트 유전체(20)는 산화물, 질화물, 산질화물 및/또는 금속 규산염과 질화된 금속 규산염을 비롯한 규산염을 포함하지만, 이에 한정되지는 않는다. 일실시예에서는, 게이트 유전체(20)가, 예컨대 SiO2, HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3 또는 이들의 혼합물과 같은 산화물을 포함하는 것이 바람직하다.
게이트 유전체(20)의 물리적인 두께는 변할 수도 있지만, 일반적으로 게이트 유전체(20)는 약 0.5 내지 약 100 nm의 두께를 가지며, 약 0.5 내지 10 nm의 두께를 갖는 것이 보다 일반적이다.
게이트 유전체(20)를 형성한 후에, 게이트 전극(22)의 블랭킷 층(blanket layer)이, 예컨대 물리적 기상 증착, CVD 또는 기화와 같은 공지된 증착 공정을 이용하여 게이트 유전체(20) 상에 형성된다. 증착된 게이트 전극(22)의 두께, 즉 높이는 채용된 증착 공정에 따라 변할 수 있다. 일반적으로, 게이트 전극(22)은 수직 두께가 약 5 내지 약 180 nm이며, 약 5 내지 약 50 nm의 두께를 갖는 것이 보다 일반적이다.
게이트 전극(22)은 CMOS 구조의 게이트로서 일반적으로 채용되는 임의의 전도성 재료를 포함할 수 있다. 게이트 전극(22)으로서 채용될 수 있는 상기 전도성 재료의 실례에는 폴리실리콘, 전도성 금속류, 전도성 금속 합금류, 전도성 규화물, 전도성 질화물, 폴리실리콘게르마늄, 또는 이들의 조합을 포함하지만 이에 한정되는 것은 아니며, 이들의 다중층을 포함한다. 몇몇 실시예(도시 생략)에서는, 산화물 또는 질화물을 포함하는 게이트 캡이 게이트 전극(22) 위에 형성될 수 있다. 또한, 게이트 전극 재료들의 다중층들 사이에 배리어 층(barrier layer)을 형성하는 것이 가능하다.
그 후, 게이트 전극(22)의 블랭킷 층이 도 3에 도시된 구조로 패턴화된다. 게이트 전극(22)의 블랭킷 층의 패턴화는 당업계에 공지된 통상적인 기법을 이용하여 행해질 수 있다. 예를 들면, 게이트 전극(22)의 패턴화는 리소그래피 및 에칭에 의해 행해질 수 있다. 리소그래피 단계는 포토레지스트(도시 생략)를 게이트 전극(22)(또는, 만약 존재한다면 선택적인 게이트 캡)의 상면에 도포하는 단계, 포토레지스트를 원하는 패턴의 방사에 노출시키는 단계 및 노출된 포토레지스트를 통 상적인 레지스트 현상기를 이용하여 현상하는 단계를 포함한다. 그 후, 포토레지스트의 패턴은 게이트 전극(22)[또는, 1차적으로 선택적인 게이트 캡, 그 이후에 게이트 전극(22)]의 블랭킷 층에 하나 이상의 에칭 단계를 이용하여 전사된다. 에칭 단계는 반응성 이온 에칭, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 제거와 같은 건식 에칭 공정을 포함한다. 또한, 게이트 전극(22)을 패턴화하는 데 습식 에칭이 사용될 수 있다. 도시된 바와 같이, 에칭 단계는 게이트 전극(22) 중 일부를 선택적으로 에칭하며, 게이트 유전체(20) 위에서 종료된다. 일반적으로, 패턴화된 포토레지스트는, 통상적인 스트립핑 공정을 이용하여 상기 패턴이 게이트 유전체(20)에 전사된 후에 제거된다. 형성된 게이트의 치수는 약 3 nm 내지 수 ㎛까지 다양할 수 있으며, 바람직하게는 7 nm 내지 1 ㎛이다.
도 4는, 사용된 초기 기판이 도 1b에 도시된 것이며 정렬 마크(100 및/또는 101)가 사용된다는 점을 제외하고는 도 3에 도시된 구조와 유사한 구조를 도시하고 있다. 정렬 마크(100)는 기판에 형성되는 반면, 정렬 마크(101)는 게이트 유전체(20)의 표면 위에 형성된다. 정렬 마크(100 및 101)는 당업계에 공지된 통상적인 공정을 이용하여 형성되며, 하부 기판에 대해 게이트 레벨을 정렬하는 역할을 한다.
도 5는, 패턴화된 게이트 전극(22)(그리고 존재한다면 게이트 캡)을 포함하지 않는 게이트 유전체(20)의 노출된 영역이 제거된 후의 구조를 도시하고 있다. 게이트 유전체(20) 중 노출된 부분의 제거는, 게이트 전도체 및/또는 1차원 나노 구조들로 된 층(18)과 비교할 때 선택적으로 게이트 유전체 재료를 제거하는 에칭 공정을 이용하여 행해진다. 본 발명에서는 게이트 유전체(20) 중 노출된 부분을 선택적으로 제거하기 위해 건식 에칭 또는 습식 에칭을 고려한다. 설명한 바와 같이, 이 제거 단계는 게이트 스택(24)에 이웃한 상기 층(18)의 일부를 노출시킨다. 게이트 스택(24)은 패턴화된 게이트 전극(22)과 패턴화된 게이트 유전체(20)를 적어도 포함한다. 하나의 게이트 스택(24)이 도시되어 있지만, 전술한 바와 같이 복수의 게이트 스택이 형성될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 이후 상기 층(18) 중 노출된 부분이 제1 전도 유형 도펀트(26)(n-타입 또는 p-타입)로 선택적으로 도핑되어 선택적인 도펀트 영역(28)을 제공한다. 상기 층(18) 중 노출된 부분의 도핑은 선택적이며 모든 경우에 사용되는 것은 아니라는 점을 강조한다. 상기 도핑은 정전기적 도핑, 가스상 도핑, 또는 유사한 다른 도핑 기법에 의해 행해질 수 있다. 1차원 나노 구조들로 된 층(18)이 나노 와이어를 포함하는 경우에는 이온 주입이 사용될 수 있다. 도펀트(26)는, 원소 주기율표의 그룹 VA 중 하나 이상의 원소를 포함하는 n-타입일 수 있거나, 원소 주기율표의 그룹 IIIA 중 하나 이상의 원소를 포함하는 p-타입 도펀트일 수 있다. 상기 도핑 단계는, 일반적으로 약 1019 내지 약 1022 atoms/㎤의 도핑 농도를 갖는 도펀트 영역(28)을 제공한다. 보다 일반적으로는, 상기 층(18) 중 노출된 부분에 위치하는 도펀트 영역(28)은 약 1021 내지 1022 atoms/㎤의 도펀트 농도를 갖는다.
다음으로, 도 7에 도시된 바와 같이, 하나 이상의 유전체층을 포함하는 유전 체 스택(29)이 선택적으로 형성된다. 유전체 스택(29)은 게이트 스택(24)의 측벽 상에 스페이서를 제공하는 데 사용된다는 점에 주의하라. 자기 정렬 어닐링이 사용되는 몇몇 실시예에서는, 스페이서 형성이 필요하다. 그러나, 비자기 정렬 어닐링이 사용되는 다른 실시예에서는, 스페이서 형성이 필요하지 않다.
본 발명의 몇몇 실시예에서는, 도펀트 주입 단계가, 스페이서의 형성 이전 또는 스페이서들 중 하나의 형성 이후 및 다른 스페이서의 형성 이후에 행해질 수 있다.
도시된 실시예에서는, 유전체 스택(29)이 제1 유전체층(30) 및 제2 유전체층(32)을 포함한다. 유전체 스택(29)은, 예컨대 산화물, 질화물, 또는 산질화물과 같은 유전체 재료를 포함한다. 게이트 유전체(20)의 형성에 관해 설명한 바와 같이, 유전체 스택(29)을 형성하는 단계에 통상적인 증착 공정이 채용될 수 있다. 대안적으로, 유전체 스택(29)은 열적 공정에 의해 형성된다. 유전체 스택(29)의 두께는 다양할 수도 있지만, 일반적으로 유전체 스택(29)의 전체 두께는 약 5 내지 약 100 nm이다.
몇몇 실시예에서는, 유전체 스택(29) 및 후속하는 스페이서 형성이 전술한 선택적인 도핑 단계 이전에 행해질 수 있다.
도 7에서는, 유전체 스택(29)이, 상이한 유전체 재료를 포함하는 제1 유전체층(30)(즉, 내부 스페이서 재료) 및 제2 유전체층(32)(즉, 외부 스페이서 재료)을 포함한다. 일실시예에서, 제1 유전체층(30)은 실리콘 질화물과 같은 질화물을 포함하고, 제2 유전체층(32)은 실리콘 이산화물과 같은 산화물을 포함한다.
그 후, 증착 중에, 이미 덮혀 있는 모든 수평 표면으로부터 유전체 스택(29)을 제거하기 위한 에칭 단계가 행해진다. 상기 에칭 단계는 도 8 및 도 9에 도시되어 있다. 구체적으로, 건식 에칭, 습식 에칭, 또는 이들의 조합이 사용된다. 특정 실시예에서 도시된 바와 같이, 제1 에칭은 구조부(도 8 참조)의 수평 표면으로부터 제2 유전체층(32)을 선택적으로 제거하는 데 사용되며, 제2 에칭은 이후 구조부의 수평 표면으로부터 제1 유전체층(30)을 제거하는 데 사용된다. 그 결과 형성되는 내부 스페이서(30') 및 외부 스페이서(32')를 포함하는 구조가 도 9에 도시되어 있다. 2중 스페이서가 도시되어 있지만, 대안적으로 게이트 스택(24)의 측벽에 위치하는 단일 스페이서 또는 다중 스페이서도 사용될 수 있다.
본 발명의 변형예에서는, 도 10에 도시된 바와 같이, 금속 화합물로 된 층(34)이 이미 1차원 나노 구조들로 된 층(18)에 형성된 도펀트 영역(28) 위에 형성된다. 금속 화합물로 된 층(34)이 채용되는 경우, 금속 화합물로 된 층(34)은 또한 상기 층(18)의 노출되고 도핑되지 않은 부분 위에 형성될 수 있다. 금속 화합물로 된 층(34)은 도펀트 영역(28)[또는 대안적으로 상기 층(18)의 노출된 부분 및 도핑되지 않은 부분]을 기능하게 하며, 금속 탄화물 영역의 형성에서 도움이 된다. 금속 화합물로 된 층(34)은, 예컨대 H. Oudghiri-Hassani et al. "Passivation of metal carbide surfaces : relevance to carbon nanotube-metal interconnections", Applied Surface Science, 212-213, p 4-9 (2003)에서 기술된 바와 같은 c-C4H6=Mo=O (c는 고리형 화합물을 의미함)을 포함하며, 전술한 문헌에서 는 유기 그룹과 전도성 탄화물 사이의 이중 결합이 1) 분자 전자공학 용례 및 2) 일부 몰리브덴 알킬리덴 화합물이 활성화되어 복분해류의 반응이 금속 탄화물 접촉부의 제작 및 패시베이션을 위해 공유 결합된 폴리머 층을 성장시키는 데에 유용할 수 있다[예컨대, K. J. Ivin et al., Olefin Metathesis and Metathesis Polymerization, Academic Press, San Diego, 1997; A. Furstner et al., Angew. Chem. Int. Ed. Engl. 39 3012 (2000) 참조].
금속 화합물로 된 층(34)은 선택적으로 증착될 수 있어서 1차원 나노 구조로 된 층과 화학적으로 반응한다. 선택적인 증착을 채택하는 경우, 상기 층(34)은 하부를 도려내는 경우(이는 무방향성 에칭이 사용되는 경우에 발생함)에 측벽 아래에 위치할 수 있다. 몇몇 실시예에서는, 상기 층(34)의 증착 중에 마스크 레벨[반응성 이온 에칭 또는 리프트오프(liftoff)에 의해 형성됨]이 사용되므로 상기 층(34)은 측벽 아래로 연장되지 않는다. 금속 화합물로 된 층(34)의 두께는 이 층을 형성하는 데 사용된 기법 뿐만 아니라 사용된 착화합물(complex)에 따라 변할 수도 있다.
다음으로, 소스/드레인 금속(36)은, 적어도 도 11에 도시된 바와 같이 상기 층(18)의 일부에 이미 형성되어 노출된 도펀트 영역(28) 위에 형성된다. 다른 실시예에서는, 소스/드레인 금속(36)이, 적어도 도 10에 도시된 금속 화합물로 된 층(34) 위에 형성된다. 본 발명의 또 다른 실시예에서는, 소스/드레인 금속(36)이 적어도 상기 층(18) 중 도핑되지 않고 노출된 부분에 형성된다. 소스/드레인 금속(36)은, 예컨대 CVD, PECVD, 화학적 용액 증착, ALD, 스퍼터링, 플레이팅, 기화 또는 기타 공정과 같은 균일 증착 공정(conformal deposition process)을 사용하여 형성된다. 본 발명의 일실시예에서는, 소스/드레인 금속(36)이 탄소-함유 타겟/소스로부터 증착된다. 본 발명의 한 가지 바람직한 실시예에서는, 금속으로부터 나노 구조까지 전류 주입 영역을 넓히기 위해, ALD에 의해 소스/드레인 금속(36)이 증착된다. 특히, ALD는 각각의 나노 구조의 둘레 주위에 소스/드레인 금속(36)을 균일하게 덮는 방법을 제공한다. 즉, 소스/드레인 금속(36)의 슬리브는 상기 층(18) 내의 각각의 나노 구조 둘레에 형성될 수 있다.
소스/드레인 금속(36)은, 탄소와 반응하여 안정한 2금속 탄화물 상을 형성할 수 있는 임의의 금속 또는 유사 금속 원소를 포함한다. 대안으로, 소스/드레인 금속은 탄소를 포함할 수도 있으며, 선택적으로 다른 원소들을 포함할 수도 있다. 이러한 소스/드레인 금속의 예에는 Al, Si, Sc, Ti, V, Cr, Mn, Fe, Y, Zr, Nb, Mo, Hf, Ta, W 및 이들의 혼합물 또는 합금이 포함된다. 바람직하게는, Al, Ti, Cr, Mo, W, Zr, Hf 또는 Ta 중 하나 이상이 소스/드레인 금속(36)으로서 사용된다. 화합물 형성은, 예컨대 질소, 성형 가스(forming gas), 염화물, 브롬화물, 플루오르화물, 산소 및 다른 물질과 같은 상이한 분위기 중에서 행해질 수 있다. 분위기 가스는, 나노 튜브로부터의 탄소를 포함하거나 나노 튜브 자체를 매립하는 상이한 전도성 화합물의 형성을 위해 변경될 수 있다.
소스/드레인 금속(36)으로 된 층의 두께는 소스 드레인 금속을 형성하는 데 사용된 기법 뿐만 아니라 사용된 금속에 따라 변할 수도 있다. 일반적으로 상기 소스/드레인 금속(36)으로 된 층의 두께는 약 3 내지 약 200 nm이며, 약 5 내지 약 20 nm의 두께를 갖는 것이 보다 일반적이다.
소스/드레인 금속(36)을 전술한 구조 위에 형성한 후에, 동일한 금속을 포함하는 상기 구조는, 나노 구조를 포함하는 도펀트 영역(28)과 소스/드레인 금속(36)이 반응하도록 하는 조건 하에서 행해지는 어닐링 단계를 거친다. 어닐링이 행해진 후에 형성되는 결과적인 구조는 도 12에 도시되어 있다. 도시된 바와 같이, 금속 탄화물 영역(38)은 게이트 스택(24)에 이웃하게 형성되며, 1차원 나노 구조들로 된 잔류 층(18)의 가장자리 뿐만 아니라 게이트 스택(24)의 가장자리에 정렬된다. 1차원 나노 구조들로 된 잔류 층은 디바이스 채널로서의 기능을 한다. 어닐링 단계에서 상기 구조 위에 일부 소스/드레인 금속(36)이 잔류할 수도 있다는 점에 주의하라.
다른 실시예(도시 생략)에서는, 상기 어닐링 단계가 소스/드레인 금속(36)과 상기 층(18) 중 도핑되지 않고 노출된 영역 사이의 반응을 유발한다. 또 다른 실시예에서는, 상기 어닐링 단계가 소스/드레인 금속(36), 선택적으로 금속 화합물로 된 층(34)과 상기 층(18) 중 도핑되거나 도핑되지 않은 영역 사이의 반응을 유발한다. 본 발명의 또 다른 실시예에서는, 어닐링 단계에서, 탄소 또는 산화물을 포함하는 하부의 기판과 금속 사이의 반응에 의해 생성되는 전도성 화합물 영역 내에 1차원 나노 구조가 매립되도록 한다. 매립이 이루어지면, 에칭 선택도가 나빠지지 않도록 스페이서는 질화물을 포함할 필요가 있다.
금속 탄화물(38)을 형성하는 데 사용되는 어닐링 단계는 약 600 ℃ 이상의 온도에서 행해진다. 일반적으로 금속 탄화물의 형성을 위한 어닐링은 약 750 ℃ 내지 약 1100 ℃의 온도에서 행해진다. 금속 탄화물의 형성을 위한 어닐링은 He, Ar, Ne, Kr, Xe, N2, 또는 He-Ar과 같은 이들의 혼합물 등의 불활성 분위기에서 행해진다. 상기 어닐링 단계는 밀리초 미만 또는 그 이상의 시간 간격 동안 행해지며, 약 10 초 내지 30 분의 어닐링 시간이 보다 일반적이다. 매우 짧은 시간의 어닐링은 레이저 어닐링을 이용하여 행해진다. 상기 어닐링은, 하나의 어닐링 온도 또는 여러 개의 어닐링 온도를 이용하여 행해질 수 있다. 또한, 상기 어닐링은 필요에 따라 다양한 램프-업 사이클, 소크 사이클(soak cycle) 및 쿨다운 사이클을 포함할 수도 있다.
금속 탄화물 영역(38)을 형성한 후에, 금속 탄화물과 비교할 때 금속을 선택적으로 제거하는 에칭 공정을 이용하여 상기 구조로부터 잔류하는 소스/드레인 금속(36)을 제거한다. 도 13은 전술한 공정 단계를 이용하여 형성될 수 있는, 가능한 구조를 도시하고 있다. 도 14는 형성될 수 있는 다른 가능한 구조를 도시하고 있으며, 도 14는 사용된 초기 기판의 유형에 있어서 도 13과 상이하다. 두 가지 예에서는, 기판(10A 및 10B)이 그 위에 위치한 하나 이상의 게이트 영역을 포함하는 반도체 구조가 도시되어 있다. 하나 이상의 게이트 영역은 1차원 나노 구조들로 된 잔류 층(18) 뿐만 아니라 패턴화된 게이트 스택도 포함한다. 금속 탄화물 접촉부, 즉 영역(38)은 기판의 표면 위에 위치하며, 1차원 나노 구조들로 된 잔류 층(18)뿐만 아니라 하나 이상의 게이트 영역의 가장자리에 정렬된다.

Claims (10)

  1. 반도체 구조에 있어서,
    그 위에 위치하는 하나 이상의 게이트 영역을 포함하는 기판으로서, 상기 하나 이상의 상기 게이트 영역은 하나 이상의 1차원 나노 구조로 된 층과, 상기 하나 이상의 1차원 나노 구조의 표면 상에 위치하는 게이트 유전체와, 상기 게이트 유전체의 표면 상에 위치하는 게이트 전극을 포함하고, 상기 하나 이상의 1차원 나노 구조로 된 층은 상기 기판과 상기 게이트 전극 사이에 삽입된 것인 기판;
    상기 하나 이상의 1차원 나노 구조로 된 층의 표면 상에 위치하는 하나 이상의 스페이서로서, 상기 하나 이상의 스페이서의 내측 가장자리는 상기 게이트 전극의 측벽과 상기 게이트 유전체의 측벽 양자 모두와 측면으로 인접하는 것인 하나 이상의 스페이서; 및
    상기 기판의 표면 상에 위치하는 금속 탄화물 접촉부로서, 상기 금속 탄화물 접촉부는 상기 하나 이상의 1차원 나노 구조로 된 층의 측벽 가장자리와 상기 하나 이상의 스페이서의 측벽 가장자리 양자 모두에 측면으로 인접하면서 중첩되지 않도록 정렬된 것인 금속 탄화물 접촉부
    를 포함하는 반도체 구조.
  2. 제1항에 있어서, 상기 기판은 반도체층을 포함하며, 이 반도체층 내에는 유전체층이 위치하는 것인 반도체 구조.
  3. 제1항에 있어서, 상기 금속 탄화물 접촉부는 소스/드레인 금속과, 상기 하나 이상의 1차원 나노 구조가 선택적으로 사전 도핑된 영역을 포함하는 것인 반도체 구조.
  4. 삭제
  5. 반도체 기판을 제작하는 방법에 있어서,
    하나 이상의 1차원 나노 구조로 된 층의 표면 위에 하나 이상의 패턴화된 게이트 스택을 포함하는 구조부를 제공하는 단계로서, 상기 패턴화된 게이트 스택은 상기 하나 이상의 1차원 나노 구조의 표면 상에 위치하는 게이트 유전체와, 상기 게이트 유전체의 표면 상에 위치하는 게이트 전극을 포함하는 것인 구조부를 제공하는 단계;
    상기 하나 이상의 1차원 나노 구조로 된 층의 표면 상에 위치하는 하나 이상의 스페이서를 제공하는 단계로서, 하나 이상의 상기 스페이서의 내측 가장자리는 상기 게이트 전극의 측벽과 상기 게이트 유전체의 측벽 양자 모두와 측면으로 인접하는 것인 하나 이상의 스페이서를 제공하는 단계;
    상기 하나 이상의 1차원 나노 구조로 된 층을 적어도 포함하는 상기 구조부 상에, 그리고 상기 하나 이상의 패턴화된 게이트 스택 둘레에 소스/드레인 금속을 형성하는 단계; 및
    상기 소스/드레인 금속을 상기 하나 이상의 1차원 나노 구조로 된 층과 반응시킴으로써 금속 탄화물을 형성하는 단계로서, 상기 금속 탄화물은 상기 하나 이상의 1차원 나노 구조로 된 층의 측벽 가장자리와 상기 하나 이상의 스페이서의 측벽 가장자리 양자 모두에 측면으로 인접하면서 중첩되지 않도록 정렬된 것인 금속 탄화물을 형성하는 단계
    를 포함하는 반도체 기판의 제작 방법.
  6. 제5항에 있어서, 상기 구조부는 1차원 나노 구조로 된 상기 층 아래에 위치하는 기판을 포함하는 것인 반도체 기판의 제작 방법.
  7. 제5항에 있어서, 상기 소스/드레인 금속을 형성하는 단계 이전에 하나 이상의 상기 게이트 스택에 의해 보호되지 않는 하나 이상의 1차원 나노 구조로 된 상기 층 부분을 도핑하는 단계를 더 포함하며, 상기 도핑은 정전기적 도핑, 이온 주입 또는 가스상 도핑을 포함하는 것인 반도체 기판의 제작 방법.
  8. 제5항에 있어서, 상기 소스/드레인 금속을 형성하는 단계 이전에 하나 이상의 상기 게이트 스택에 의해 보호되지 않는 하나 이상의 1차원 나노 구조로 된 상기 층 부분들을 기능화하는 금속 화합물을 형성하는 단계를 더 포함하는 것인 반도체 기판의 제작 방법.
  9. 제5항에 있어서, 상기 금속 탄화물을 형성하는 단계는, 어닐링 단계 및 하나 이상의 1차원 나노 구조로 된 상기 층의 노출된 부분과 반응하지 않고 남아있는 소스/드레인 금속을 제거하는 단계를 포함하는 것인 반도체 기판의 제작 방법.
  10. 제5항에 있어서, 상기 금속 탄화물은 어닐링에 의해 형성되며, 상기 어닐링은 또한 상기 1차원 나노 구조들 중 하나 이상이 전도성 화합물 영역 내에 매립되도록 하는 것인 반도체 기판의 제작 방법.
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