CN110364438B - 晶体管及其制造方法 - Google Patents

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Abstract

本申请公开了一种晶体管及其制造方法,该晶体管的制造方法包括:在衬底上形成碳纳米管;形成覆盖碳纳米管的覆盖层;在碳纳米管上形成栅叠层;去除覆盖层的一部分以形成开口;以及经由开口形成与碳纳米管接触的电连接结构,其中,覆盖层为包括IIIB族元素的氧化物,或者是其它与IIIB族氧化物有类似物理化学性质的氧化物。去除覆盖层的方法包括将氧化物转变成氯化物,然后将氯化物溶解于溶剂中。该晶体管的制造方法通过形成覆盖碳纳米管的覆盖层,保护了碳纳米管不被污染,避免了碳纳米管在相关刻蚀工艺中受到物理或化学的损伤,并通过氯化和简单的溶解,在保证碳纳米管不被损伤的情况下去除覆盖层。

Description

晶体管及其制造方法
技术领域
本公开涉及纳电子器件制造领域,更具体地,涉及一种晶体管及其制造方法。
背景技术
碳纳米管(Carbon Nanotube,CNT)是一种具有特殊结构的一维量子材料。采用碳纳米管作为导电沟道材料的晶体管,其极限性能和能源利用效率相比传统晶体管具有显著优势。因此,碳纳米管晶体管在未来的芯片制造领域将起到重要作用。
在现有技术中,制作碳纳米管晶体管的源电极、漏电极以及栅电极时,均需要采用光刻剥离(Lift-off)工艺(例如参考文献)。
参考文献:专利公开号CN1669160A
在上述的制造方法中,光致抗蚀剂污染碳纳米管,用于去除光致抗蚀剂的有机溶液和溶解的有机物和金属颗粒也会污染碳纳米管,影响了器件的性能和可靠性。
发明内容
有鉴于此,本发明提供了一种晶体管及其制造方法,通过形成覆盖碳纳米管的覆盖层,保护了碳纳米管不被污染。
根据本发明的一方面,提供了一种晶体管的制造方法,包括:在衬底上形成碳纳米管;形成覆盖碳纳米管的覆盖层;在碳纳米管上形成栅叠层;去除覆盖层的一部分以形成开口;以及经由开口形成与碳纳米管接触的电连接结构,其中,覆盖层为包括至少一种IIIB族元素的氧化物,或者所述覆盖层为包括至少一种与IIIB族氧化物有类似物理化学性质的氧化物,去除的步骤包括将氧化物转变成氯化物,以及将氯化物溶解于溶剂中。
优选地,形成栅叠层的步骤包括:形成栅极导体;以及对栅极导体进行图案化,其中,在图案化栅极导体时,覆盖层作为停止层。
优选地,覆盖层的一部分形成栅叠层的栅极电介质。
优选地,栅叠层包括栅极导体和第一栅电介质,覆盖层的一部分形成第二栅极电介质。
优选地,覆盖层的材料包括氧化钇或氧化钪。
优选地,在图案化栅极导体时,采用氯基气体和氟基气体刻蚀栅极导体。
优选地,将氧化物转变成氯化物之前,制造方法还包括:形成覆盖覆盖层与栅极导体的绝缘层间介质层;以及对绝缘层间介质层进行图案化,以形成侧墙,其中,在图案化绝缘层间介质层时,覆盖层作为停止层。
优选地,图案化绝缘层间介质层时,采用氟基气体刻蚀绝缘层间介质层。
优选地,覆盖层的材料为氧化钇,覆盖层与栅极导体以及覆盖层与绝缘层间介质层的刻蚀选择比均不小于5。
优选地,覆盖层的等效氧化物厚度不大于1nm。
优选地,将氧化物转变成氯化物的步骤包括:采用Cl2ICP与暴露的覆盖层进行氯化反应。
优选地,将氧化物转变成氯化物的步骤还包括:采用氟基气体保护栅叠层。
优选地,衬底包括:绝缘衬底或位于支撑衬底上的绝缘层。
优选地,绝缘衬底包括硅衬底、蓝宝石衬底以及非晶氧化硅衬底中的一种。
优选地,溶剂包括水、乙醇、丙醇、丙酮中的至少一种。
根据本发明的另一方面,提供了一种晶体管,利用如上所述的制造方法形成。
根据本发明提供的晶体管及其制造方法,通过覆盖碳纳米管形成覆盖层,在形成栅叠层的过程中,覆盖层保护了碳纳米管不会被光致抗蚀剂、有机溶液以及金属颗粒污染。在形成栅叠层后,可以通过氯化、溶解两个步骤去除部分覆盖层形成开口,由于IIIB族元素的氯化物极易溶解于溶剂,或者由与IIIB族元素的氧化物有类似物理化学性质的氧化物形成的氯化物也极易溶解于溶剂,因此可以在不损伤碳纳米管的前提下用溶剂简单溶解氯化物从而去除部分覆盖层。
进一步地,在图案化栅极导体时,覆盖层还可以作为停止层,从而避免了碳纳米管在相关刻蚀工艺中受到物理或化学的损伤。
更进一步地,当采用氧化钇作为覆盖层的材料时,由于氧化钇可以在碳纳米管表面浸润生长,因此可以将作为栅极电介质的覆盖层的等效氧化物厚度控制在1nm的范围内。
此外,在氟基和氯基刻蚀工艺中,氧化钇相比常规工艺材料具有显著的抗刻蚀性,提供了高刻蚀选择比和宽工艺窗口。
附图说明
为了更清楚地说明本公开实施例的技术方案,下面将对实施例的附图作简单介绍,显而易见地,下面的描述中的附图仅涉及本公开的一些实施例,而非对本公开的限制。
图1示出了本发明实施例的晶体管的结构示意图。
图2a至图2g示出了本发明实施例制造晶体管的方法在各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中,相同的元件采用类似的附图标记来表示。为了清楚起见,附图中的各个部分没有按比例绘制。此外,可能未示出某些公知的部分。为了简明起见,可以在一幅图中描述经过数个步骤后获得的半导体器件。
应当理解,在描述器件的结构时,当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时,可以指直接位于另一层、另一个区域上面,或者在其与另一层、另一个区域之间还包含其它的层或区域。并且,如果将器件翻转,该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形,本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节,例如器件的结构、材料、尺寸、处理工艺和技术,以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样,可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现,以下将描述其中一些示例。
图1示出了本发明实施例的碳纳米管晶体管的结构示意图。
如图1所示,本发明实施例的晶体管包括:衬底、碳纳米管110、栅极电介质121、栅极导体130、侧墙131、电连接结构、多个电引出结构160以及钝化层104,其中,电连接结构包括源极电连接结构140与漏极电连接结构150。
在本实施例中,衬底包括位于支撑衬底101上的绝缘层102。
在一些其他实施例中,衬底包括绝缘衬底,其中,绝缘衬底包括硅衬底、蓝宝石衬底以及非晶氧化硅衬底中的一种。
碳纳米管110位于绝缘层102上。栅极电介质121覆盖部分碳纳米管110。栅极导体130位于栅极电介质121上,二者构成栅叠层。侧墙131位于栅极导体130两侧。源极电连接结构140与漏极电连接结构150覆盖至少部分碳纳米管110,并且分别位于栅极导体130两侧、侧墙131的外侧。钝化层104覆盖绝缘层102、栅极导体130、侧墙131、源极电连接结构140以及漏极电连接结构150。多个电引出结构160贯穿钝化层104分别与栅极导体130、源极电连接结构140以及漏极电连接结构150接触。
在本实施例中,支撑衬底101的材料包括硅。绝缘层120的材料包括氧化硅。栅极导体130的材料包括氮化钛。侧墙131的材料包括氧化硅或氮化硅。钝化层104的材料为low-k电介质材料。栅极电介质121的材料包括至少一种IIIB族元素的氧化物,例如氧化钇(Y2O3)或氧化钪(Sc2O3)。
在一些优选的实施例中,栅极电介质121的材料为氧化钇(Y2O3)。由于氧化钇(Y2O3)可以在碳纳米管表面浸润生长,栅极电介质121可以完形覆盖碳纳米管表面,解决了由于碳纳米管表面缺少缺陷,在制备栅极电介质过程中缺少成核中心,无法使例如为氧化铪等材料完形生长在碳纳米管表面,存在空洞,影响介面态性质的问题。栅极电介质121的厚度范围控制在3-6nm,由于氧化钇(Y2O3)是high-k材料,因此等效氧化层厚度不大于1nm。
然而本发明实施例并不限于此,本领域技术人员可根据需要对上述结构的材料进行其他设置。例如选择其它与IIIB族氧化物有类似物理化学性质的氧化物作为栅极电介质121的材料。
在一些其他实施例中,晶体管还包括low-k电介质层,分别位于绝缘层102与碳纳米管110之间;碳纳米管110与源极电连接结构140、漏极电连接结构150、栅极电介质121以及侧墙130之间;栅极导体130与栅极电介质120之间;侧墙131与栅极导体130之间;电引出结构160与栅极导体130、源极电连接结构140以及漏极电连接结构150之间。
图2a至图2g示出了本发明实施例制造晶体管的方法在各个阶段的截面图。
本发明实施例的方法开始于衬底,在衬底上形成碳纳米管110,如图2a所示。
在本实施例中,衬底包括位于支撑衬底101上的绝缘层102。其中,支撑衬底101的材料包括硅。绝缘层120的材料包括氧化硅。
然而本发明实施例并不限于此,本领域技术人员可根据需要对支撑衬底101与绝缘层102的材料进行其他设置。
在一些其他实施例中,衬底包括绝缘衬底,其中,绝缘衬底包括硅衬底、蓝宝石衬底以及非晶氧化硅衬底中的一种。
进一步地,形成覆盖碳纳米管110与绝缘层102的覆盖层120,如图2b所示。
在该步骤中,例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺、物理气相沉积(Physical Vapor Deposition,PVD)工艺在碳纳米管110与绝缘层102上形成覆盖层120。其中,覆盖层120的材料包括至少一种IIIB族元素的氧化物,例如氧化钇(Y2O3)或氧化钪(Sc2O3)。
在一些优选的实施例中,覆盖层120的材料为氧化钇(Y2O3)。由于氧化钇(Y2O3)可以在碳纳米管110表面浸润生长,覆盖层120可以完形覆盖碳纳米管表面,解决了由于碳纳米管表面缺少缺陷,在制备栅极电介质过程中缺少成核中心,无法使例如为氧化铪等材料完形生长在碳纳米管表面,存在空洞,影响介面态性质的问题。覆盖层120的厚度范围控制在3-6nm,由于氧化钇(Y2O3)是high-k材料,因此等效氧化层厚度不大于1nm。
然而本发明实施例并不限于此,本领域技术人员可根据需要对覆盖层120的材料进行其他设置。例如选择其它与IIIB族氧化物有类似物理化学性质的氧化物作为覆盖层120的材料。
进一步地,在覆盖层120上形成栅极导体130,并对栅极导体130进行图案化,如图2c所示。
在该步骤中,例如采用CVD工艺、PVD工艺在覆盖层120上形成栅极导体130,利用光刻、刻蚀工艺图案化栅极导体130,其中,采用氯基气体和氟基气体结合刻蚀栅极导体130,氯基气体包括Cl2、BCl3、SiCl4以及CCl4中的一种或组合,氟基气体包括CF4、NF3、CH2F2以及SF6中的一种或组合。在刻蚀之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。由于覆盖层120覆盖了碳纳米管110,从而在涂覆光致抗蚀剂的过程中,保护了碳纳米管110不被光致抗蚀剂污染,同时在溶解光致抗蚀剂的过程中,保护了碳纳米管110不被溶剂污染。
在本实施例中,栅极导体130的材料包括但不限于氮化钛,覆盖层120的材料优选为氧化钇(Y2O3),由于覆盖层120与栅极导体的刻蚀选择比不小于5,覆盖层120可以作为停止层,从而在刻蚀步骤中保护了碳纳米管110不被刻蚀剂损伤。
在一些其他实施例中,还在覆盖层120上形成第一栅极电介质,与栅极导体130构成栅叠层。
进一步地,覆盖覆盖层120与栅极导体130形成绝缘层间介质层,刻蚀绝缘层间介质层形成侧墙131,如图2d所示。
在该步骤中,例如CVD工艺、PVD工艺在覆盖层120与栅极导体130上形成绝缘层间介质层,利用光刻、刻蚀工艺图案化绝缘层间介质层形成侧墙,其中,采用氟基气体刻蚀绝缘层间介质层,氟基气体包括CF4、SF6、CH2F2以及NF3中的一种或组合,在刻蚀之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。由于覆盖层120覆盖了碳纳米管110,从而在涂覆光致抗蚀剂的过程中,保护了碳纳米管110不被光致抗蚀剂污染,并在溶解光致抗蚀剂的过程中,保护了碳纳米管110不被溶剂污染。
在本实施例中,绝缘层间介质层的材料包括但不限于氧化硅或氮化硅,覆盖层120的材料优选为氧化钇(Y2O3),由于覆盖层120与绝缘层间介质层的刻蚀选择比不小于5,覆盖层120可以作为停止层,从而在刻蚀步骤中保护了碳纳米管110不被刻蚀剂损伤。
进一步地,将覆盖层120的一部分从氧化物转变成氯化物,形成牺牲层103,如图2e所示。
在该步骤中,采用氯气电感耦合等离子体(Cl2ICP)与暴露的覆盖层120进行氯化反应,将IIIB族元素的氧化物转化为IIIB族元素的氯化物,被栅极导体130与侧墙131覆盖的覆盖层作为栅极电介质121,其中,采用少量氟基气体保护栅叠层与侧墙131。在一些优选的实施例中,覆盖层120的材料为氧化钇(Y2O3),与氯气电感耦合等离子体(Cl2ICP)反应后生成固态的氯化钇(Y2Cl3),即牺牲层103的材料为氯化钇(Y2Cl3)。
在一些其他实施例中,在覆盖层120上已经形成第一栅极电介质,与栅极导体130构成栅叠层,因此,被栅极导体130与侧墙131覆盖的覆盖层可以作为第二栅极电介质。
进一步地,去除牺牲层103以暴露部分碳纳米管120形成开口,如图2f所示。
在该步骤中,例如将IIIB族元素的氯化物溶解于溶剂中,溶剂包括水、乙醇、丙醇、丙酮中的至少一种,从而打开碳纳米管110与源漏接触接触窗口。在一些优选的实施例中,牺牲层103的材料为氯化钇(Y2Cl3),利用氯化钇(Y2Cl3)极易溶于水或乙醇的性质,可以保证碳纳米管110不被损伤、污染的情况下,将牺牲层103去除。
进一步地,经由开口形成与碳纳米管110接触的电连接结构,如图2g所示。
在该步骤中,形成的源极电连接结构140与漏极电连接结构150覆盖至少部分碳纳米管110,并且分别位于栅极导体130两侧、侧墙131的外侧。
进一步地,覆盖绝缘层120、栅极导体130、侧墙131、源极电连接结构140以及漏极电连接结构150形成钝化层104,并贯穿钝化层104形成分别与栅极导体130、源极电连接结构140以及漏极电连接结构150接触的多个电引出结构160,最终形成如图1所示的晶体管结构。
根据本发明提供的晶体管及其制造方法,通过覆盖碳纳米管形成覆盖层,在形成栅叠层的过程中,覆盖层保护了碳纳米管不会被光致抗蚀剂、有机溶液以及金属颗粒污染。在形成栅叠层后,可以通过氯化、溶解两个步骤去除部分覆盖层形成开口,由于IIIB族元素的氯化物极易溶解于溶剂,或者由与IIIB族元素的氧化物有类似物理化学性质的氧化物形成的氯化物也极易溶解于溶剂,因此可以在不损伤碳纳米管的前提下用溶剂简单溶解氯化物从去除部分覆盖层。
进一步地,在图案化栅极导体时,覆盖层还可以作为停止层,从而避免了碳纳米管在相关刻蚀工艺中受到物理或化学的损伤。
更进一步地,当采用氧化钇作为覆盖层的材料时,由于氧化钇可以在碳纳米管表面浸润生长,因此可以将作为栅极电介质的覆盖层的等效氧化物厚度控制在1nm的范围内。
此外,在氟基和氯基刻蚀工艺中,氧化钇相比常规工艺材料具有显著的抗刻蚀性,提供了高刻蚀选择比和宽工艺窗口。
在以上的描述中,对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解,可以通过各种技术手段,来形成所需形状的层、区域等。另外,为了形成同一结构,本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外,尽管在以上分别描述了各实施例,但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是,这些实施例仅仅是为了说明的目的,而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围,本领域技术人员可以做出多种替代和修改,这些替代和修改都应落在本发明的范围之内。

Claims (16)

1.一种晶体管的制造方法,包括:
在衬底上形成碳纳米管;
形成覆盖所述碳纳米管的覆盖层;
在所述碳纳米管上形成栅叠层;
去除所述覆盖层的一部分以形成开口;以及
经由所述开口形成与所述碳纳米管接触的源极电连接结构和漏极电连接结构,
其中,所述覆盖层为包括至少一种IIIB族元素的氧化物,所述去除的步骤包括将所述氧化物转变成氯化物,以及将所述氯化物溶解于溶剂中。
2. 根据权利要求1所述的制造方法,其中,形成所述栅叠层的步骤包括:
形成栅极导体;以及
对所述栅极导体进行图案化,
其中,在图案化所述栅极导体时,所述覆盖层作为停止层。
3.根据权利要求1所述的制造方法,其中,所述覆盖层未被去除的一部分形成所述栅叠层的栅极电介质。
4.根据权利要求1所述的制造方法,其中,所述栅叠层包括栅极导体和第一栅电介质,所述覆盖层的一部分形成第二栅极电介质。
5.根据权利要求2所述的制造方法,其中,所述覆盖层的材料包括氧化钇或氧化钪。
6.根据权利要求5所述的制造方法,其中,在图案化所述栅极导体时,采用氯基气体和氟基气体刻蚀所述栅极导体。
7. 根据权利要求6所述的制造方法,其中,将所述氧化物转变成氯化物之前,所述制造方法还包括:
形成覆盖所述覆盖层与所述栅极导体的绝缘层间介质层;以及
对所述绝缘层间介质层进行图案化,以形成侧墙,
其中,在图案化所述绝缘层间介质层时,所述覆盖层作为停止层。
8.根据权利要求7所述的制造方法,其中,图案化所述绝缘层间介质层时,采用氟基气体刻蚀所述绝缘层间介质层。
9.根据权利要求8所述的制造方法,其中,所述覆盖层的材料为氧化钇,所述覆盖层与所述栅极导体以及所述覆盖层与所述绝缘层间介质层的刻蚀选择比均不小于5。
10.根据权利要求9所述的制造方法,其中,所述覆盖层的等效氧化物厚度不大于1nm。
11.根据权利要求1所述的制造方法,其中,将所述氧化物转变成氯化物的步骤包括:
采用Cl2ICP与暴露的所述覆盖层进行氯化反应。
12.根据权利要求11所述的制造方法,其中,将所述氧化物转变成氯化物的步骤还包括:采用氟基气体保护所述栅叠层。
13.根据权利要求1所述的制造方法,其中,所述衬底包括:绝缘衬底或位于支撑衬底上的绝缘层。
14.根据权利要求13所述的制造方法,其中,所述绝缘衬底包括硅衬底、蓝宝石衬底以及非晶氧化硅衬底中的一种。
15.根据权利要求1-14任一所述的制造方法,其中,所述溶剂包括水、乙醇、丙醇、丙酮中的至少一种。
16.一种晶体管,利用如权利要求1-15任一所述的制造方法形成。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
JP2005302504A (ja) * 2004-04-12 2005-10-27 Hitachi Ltd 画像表示装置
US7598516B2 (en) * 2005-01-07 2009-10-06 International Business Machines Corporation Self-aligned process for nanotube/nanowire FETs
US20060180859A1 (en) * 2005-02-16 2006-08-17 Marko Radosavljevic Metal gate carbon nanotube transistor
US7452759B2 (en) * 2005-11-29 2008-11-18 Micron Technology, Inc. Carbon nanotube field effect transistor and methods for making same
US7820552B2 (en) * 2007-03-13 2010-10-26 International Business Machines Corporation Advanced high-k gate stack patterning and structure containing a patterned high-k gate stack
JP2009021297A (ja) * 2007-07-10 2009-01-29 Sumitomo Chemical Co Ltd 有機半導体素子の製造方法、有機半導体素子及び有機半導体装置
US8222127B2 (en) * 2008-07-18 2012-07-17 Micron Technology, Inc. Methods of forming structures having nanotubes extending between opposing electrodes and structures including same
JP5600267B2 (ja) * 2009-05-28 2014-10-01 日本化薬株式会社 新規な化合物及びその利用
US8785911B2 (en) * 2011-06-23 2014-07-22 International Business Machines Corporation Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
US20140004666A1 (en) * 2012-06-28 2014-01-02 International Business Machines Corporation Passivation of carbon nanotubes with molecular layers
CN106158643B (zh) * 2015-04-08 2019-05-28 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106356405B (zh) * 2016-09-06 2020-10-09 北京华碳元芯电子科技有限责任公司 异质结碳纳米管场效应晶体管及其制备方法
CN109809391B (zh) * 2017-11-21 2020-12-29 北京华碳元芯电子科技有限责任公司 制备碳纳米管薄膜的方法

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