KR20080083945A - 비휘발성 메모리 셀 및 그 제조방법. - Google Patents

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Abstract

본 발명은 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다.
이러한 본 발명에 따른 비휘발성 메모리 셀은 기판, 기판의 활성영역 상에 형성된 제1산화막, 활성영역 내에 형성된 소오스와 드레인, 제1산화막 상에 형성된 전하저장부, 전하저장부를 포위하고, 제1산화막 상에 형성된 제2산화막 및 제2산화막을 포위하도록 형성된 게이트를 포함한다.
이러한 본 발명에 따른 비휘발성 메모리 셀, 이를 포함하는 셀 어레이는 전하저장부가 게이트 또는 게이트라인에 의해 완전히 포위됨으로써, 인접한 다른 게이트 또는 게이트라인 내부에 형성된 셀에 의한 메모리 동작으로 발생할 수 있는 셀간 간섭현상을 최소화 할 수 있다.
게이트 라인, 탄소나노튜브(carbon nanotube), 플러린(fullerene), 나노결정

Description

비휘발성 메모리 셀 및 그 제조방법. {NON-VOLATILE MEMORY CELL AND THE METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 셀을 포함하는 셀 어레이의 입체도.
도 2의 (a)는 도 1의 비휘발성 메모리 셀 어레이의 A-A'방향으로의 단면도.
도 2의 (b)는 도 1의 비휘발성 메모리 셀 어레이의 B-B'방향으로의 단면도.
도 3 내지 도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 셀 어레이의 제조 공정을 나타낸 도면.
*****도면의 주요 부분에 대한 부호의 설명*****
100: 기판
101: 활성영역
102: 소자분리부
103a: 소오스
103b: 드레인
104: 제1산화막
105: 전하저장부
106: 제2산화막
107: 게이트라인
본 발명은 비휘발성 메모리 셀 및 그 제조방법에 관한 것이다. 더욱 자세하게는 비휘발성 메모리 셀, 이를 포함하는 셀 어레이 및 셀 어레이의 제조방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 나눌 수 있는데, 휘발성 메모리 소자는 전원이 공급되지 않으면 데이터를 유지할 수 없고, 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지할 수 있는 특징을 갖는다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서 전원을 계속 사용할 수 없거나, 전원이 일시적으로 중단되거나, 또는 낮은 전압의 사용이 요구되는 상황에서 비휘발성 메모리 소자들은 폭넓게 이용되고 있다.
현재 반도체 시장이 요구하는 고집적화, 초소형화를 위해서는 소자 자체의 크기를 축소해야 하고, 크기의 축소는 필연적으로 각 단위 셀간 간격을 좁힌다. 이러한 단위 셀간 간격의 좁아짐은 단위 셀에 저장된 전하가 인접한 다른 단위 셀의 동작에 영향을 줄 수 있고, 일부 단위 셀의 게이트에 인가되는 10V 이상의 고전압에 의한 전기장이 인접한 셀의 상태를 임의로 변경시킬 수 있는 등의 문제점이 있다.
이러한 문제점들을 해결하기 위한 본 발명은 단위 셀 동작시 인접 셀에 의한 영향을 최소화 할 수 있는 비휘발성 메모리 셀 및 그 제조방법을 제공한다.
또한, 본 발명은 고집적된 비휘발성 메모리 셀 및 그 제조방법을 제공한다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 비휘발성 메모리 셀은 기판, 상기 기판의 활성영역 상에 형성된 제1산화막, 상기 활성영역 내에 형성된 소오스와 드레인, 상기 제1산화막 상에 형성된 전하저장부, 상기 전하저장부를 포위하고, 상기 제1산화막 상에 형성된 제2산화막 및 상기 제2산화막을 포위하도록 형성된 게이트를 포함한다.
여기서, 상기 전하저장부는 탄소나노튜브(Carbon Nano Tube, CNT), 플러린(fullerene), 질화물 또는 나노결정물질로 이루어질 수 있다.
여기서, 상기 게이트는 폴리실리콘 또는 금속인 것이 바람직하다.
여기서, 상기 금속은 4.2eV 이상 5.1eV 이하의 일함수를 가지는 것이 바람직하다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 셀 어레이는 기판, 상기 기판에 복수의 활성영역을 한정하는 소자분리부, 상기 복수의 활성영역 내에 형성된 소오스와 드레인, 상기 복수의 활성영역 상에 형성된 제1산화막, 상기 제1산화막 상에 형성된 전하저장부, 상기 전하저장부를 포위하고, 상기 제1산화막 상에 형성된 제2산화막 및 동일한 신호처리 라인에 위치한 복수의 상기 제2산화막을 포위하 고, 서로 전기적으로 연결시키는 게이트라인을 포함한다.
여기서, 상기 전하저장부는 탄소나노튜브(Carbon Nano Tube, CNT), 플러린(fullerene), 질화물 또는 나노결정물질로 이루어질 수 있다.
여기서, 상기 게이트라인은 폴리실리콘 또는 금속인 것이 바람직하다.
여기서, 상기 금속은 4.2eV 이상 5.1eV 이하의 일함수를 가지는 것이 바람직하다.
본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 셀을 포함하는 셀 어레이의 제조방법은 (a) 기판 상에 순차적으로 제1산화막, 전하저장부 및 상기 전하저장부를 포위하는 제2산화막을 형성하는 단계, (b) 상기 제2산화막 상에 제1게이트물질을 형성하는 단계, (c) 상기 제1게이트물질 상에 식각마스크막을 형성하고, 상기 식각마스크막을 패터닝하는 단계, (d) 상기 식각마스크막을 마스크로 하여 상기 기판에 트렌치(trench)가 형성되도록 식각하는 단계, (e) 상기 트렌치 상에 활성영역을 한정하는 소자분리부를 형성하는 단계, (f) 상기 식각마스크막을 제거하는 단계, (g) 동일한 신호처리 라인에 형성된 상기 제1게이트물질이 전기적으로 연결되도록 제2게이트물질을 형성하는 단계 및 (h) 상기 기판의 활성영역들 내에 소오스와 드레인을 형성하는 단계를 포함한다.
여기서, 상기 (e)단계는 상기 트렌치와 상기 식각마스크막 상에 트렌치매립절연물질을 형성하는 단계 및 상기 트렌치매립절연물질을 평탄화 또는 식각하여 상기 소자분리부를 형성하는 단계를 포함할 수 있다.
여기서, 상기 전하저장부는 탄소나노튜브, 플러린, 질화물 또는 나노결정인 것이 바람직하다.
여기서, 상기 제1게이트물질 또는 상기 제2게이트물질은 폴리실리콘 또는 금속인 것이 바람직하다.
여기서, 상기 금속은 4.2eV 이상 5.1eV 이하의 일함수를 가지는 것이 바람직하다.
이하에서는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 셀을 포함하는 셀 어레이의 입체도, 도 2의 (a)는 도 1의 비휘발성 메모리 셀 어레이의 A-A'방향으로의 단면도, 도 2의 (b)는 도 1의 비휘발성 메모리 셀 어레이의 B-B'방향으로의 단면도이다.
먼저, 도 2의 (b)에 도시된 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 셀은 기판(100), 기판(100)의 활성영역(101) 상에 형성된 제1산화막(104), 활성영역(101) 내에 형성된 소오스(103a)와 드레인(103b), 제1산화막(104) 상에 형성된 전하저장부(105), 전하저장부(105)를 포위하고 제1산화막(104) 상에 형성된 제2산화막(106) 및 제2산화막(106)을 포위하도록 형성된 게이트(107)를 포함한다.
기판(100)의 활성영역(101)은 도2의 (a)에 도시된 바와 같이, 소자분리부(102)에 의해서 한정된다. 이러한 활성영역(101)에는 소오스(103a)와 드레인(103b)이 형성되고, 소오스(103a)와 드레인(103b)간 채널이 형성될 수 있다.
제1산화막(104)은 기판(100)의 활성영역(101) 상에 형성된다. 여기서, 제1산 화막(104)은 약 80Å 이하의 두께인 것이 바람직하다.
전하저장부(105)는 제1산화막(104) 상에 형성된다. 이러한 전하저장부(105)는 비휘발성 메모리를 위한 전하저장매체이다. 본 발명에서는 제1산화막(104) 상에 전하저장부(105)로서 탄소나노튜브(105)가 수직으로 형성된다. 전하저장매체로서의 탄소나노튜브(105, carbon nanotube: CNT)는 지구상에 다량으로 존재하는 탄소로 이루어진 탄소동소체로서 하나의 탄소가 다른 탄소원자와 육각형 벌집무늬로 결합되어 튜브형태를 이루고 있는 물질이며, 튜브의 직경이 나노미터(nm=10억분의 1미터) 수준으로 극히 작은 영역의 물질이다. 이러한 나노미터 수준의 탄소나노튜브를 전하저장매체로 사용함으로써 본 발명의 비휘발성 메모리 셀의 물리적인 크기를 더욱 줄일 수 있다. 하지만, 전하저장부(105)는 탄소나노튜브만으로 한정하지 아니하고, 비휘발성 메모리를 위한 전하를 저장하는 물질은 어느 것이라도 가능하다. 예를 들면, 탄소원자 60개로 구성된 공 모양의 분자로써, 견고한 구조와 우수한 전하전달특성을 가지고 있는 플러린(fullerene, C60), 나노결정 또는 질화물 중 어느 하나일 수 있다.
제2산화막(106)은 탄소나노튜브(105)의 표면을 완전히 포위하고, 제1산화막(104) 상에 형성된다. 여기서, 제2산화막(106)은 약 200Å 이하의 두께로 형성되는 것이 바람직하다.
게이트(107)는 제1산화막(104) 상에 형성된 탄소나노튜브(105)를 완전히 덮어서 포위하고 있는 제2산화막(106)의 표면 상에 형성된다. 이러한 게이트(107)는 도핑된 폴리실리콘 또는 금속으로 형성될 수 있다. 여기서 금속은 4.2eV 이상 5.1eV 이하의 일함수를 가지는 금속으로 형성되는 것이 바람직하다. 왜냐하면 4.2eV이하의 금속으로 게이트(107)을 구성하면 게이트 패턴 후 후속공정에 의해서 금속자체의 특성이 변하는 문제점이 있고, 5.1eV이상의 금속으로 게이트(107)을 구성하면 게이트(107) 패터닝이 어렵다는 문제점이 있기 때문이다.
다음으로 도1 내지 도2의 (a)에 도시된 바와 같이, 상술한 본 발명의 실시 예에 따른 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 셀 어레이는 기판(100), 기판(100)에 복수의 활성영역(101)을 한정하는 소자분리부(102), 복수의 활성영역(101) 내에 형성된 소오스(103a)와 드레인(103b), 복수의 활성영역(101) 상에 형성된 제1산화막(104), 제1산화막(104) 상에 형성된 전하저장부(105), 전하저장부(105)를 포위하고, 제1산화막(104) 상에 형성된 제2산화막(106) 및 동일한 신호처리 라인에 위치한 복수의 제2산화막(106)을 포위하고, 서로 전기적으로 연결시키는 게이트라인(107)을 포함한다.
소자분리부(102)는 기판(100)의 복수의 활성영역(101)을 한정하고, 정의한다. 이러한 소자분리부(102)는 게이트라인(107)에 의해서 포위된 복수의 전하저장부(105)들간 간섭현상을 줄일 수 있다.
게이트라인(107)은 동일한 신호처리 라인에 위치한 복수의 전하저장부(105)를 포위하는 복수의 제2산화막(106)을 포위하고, 제2산화막(106)들을 전기적으로 연결시킨다. 이러한 게이트라인(107)은 폴리실리콘 또는 금속으로 형성될 수 있다. 여기서 금속은 4.2eV 이상 5.1eV 이하의 일함수를 가지는 금속으로 형성되는 것이 바람직하다.
이러한 본 발명의 실시 예에 따른 비휘발성 메모리 셀과 이를 포함하는 비휘발성 메모리 셀 어레이는 전하저장매체인 탄소나노튜브(105)가 활성영역(101)과 게이트라인(107)이 교차하는 활성영역(101) 상에만 형성되고, 게이트라인(107)은 직접 소자분리부(102)와 접촉한다. 따라서, 탄소나노튜브(105)는 제2산화막(106) 및 게이트라인(107)에 의하여 완전히 포위당함으로써, 셀 단위로 완전히 분리되고 제2산화막(106) 및 게이트라인(107)에 포위된 탄소나노튜브(105)들은 게이트라인(107)에 인가되는 전압의 전기장에만 영향을 받게 된다. 또한, 셀 어레이의 크기 축소로 인하여 활성영역(101) 및 소자분리부(102)의 피치(pitch)가 감소되거나 복수의 게이트라인(107)들간 거리가 가까워짐으로써 생길 수 있는 인접 셀에 의한 간섭(disturbance) 현상을 최소화 할 수 있다.
도 3 내지 도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 셀 어레이의 제조 방법을 나타낸 도면이다. 본 발명의 비휘발성 메모리 셀 어레이의 제조 방법은 (a) 기판(300) 상에 순차적으로 제1산화막(301), 전하저장부(305) 및 전하저장부(305)를 포위하는 제2산화막(306)을 형성하는 단계, (b) 제2산화막(306) 상에 제1게이트물질(307a)을 형성하는 단계, (c) 제1게이트물질(307a) 상에 식각마스크막(308)을 형성하고 식각마스크막(308)을 패터닝하는 단계, (d) 식각마스크막(308)을 마스크로 하여 기판(300)에 트렌치(trench, 309)가 형성되도록 식각하는 단계, (e) 트렌치(309) 상에 활성영역(301)을 한정하는 소자 분리부(302)를 형성하는 단계, (f) 식각마스크막(308)을 제거하는 단계, (g) 동일한 신호처리 라인에 형성된 복수의 제1게이트물질(308a)들이 전기적으로 연결되도록 제2게이트물질(308b)을 형성하는 단계 및 (h) 기판(300)의 활성영역(301)들 내에 소오스와 드레인을 형성하는 단계를 포함한다.
도 3에 도시된 바와 같이, 기판(300) 상에 순차적으로 제1산화막(304), 전하저장부(305) 및 전하저장부(305)를 포위하는 제2산화막(306)을 형성한다. 여기서, 제1산화막(304)은 약 80 이하의 두께로 형성하고, 전하저장매체인 전하저장부(305)는 탄소나노튜브(305)로 형성한다. 여기서, 전하저장부(305)는 탄소나노튜브(305)에만 한정하지 아니하고, 플러린, 나노결정 또는 질화막 중 어느 하나를 이용하여 형성할 수 있다.
탄소나노튜브(305)는 열화학기상증착법 또는 플라즈마기상증착법 등을 이용하여 제1산화막(304)의 소정 영역 상에 수직으로 형성한다. 그리고, 제2산화막(306)은 약 200 이하의 두께로 탄소나노튜브(305)를 포위하도록 형성한다.
다음으로 제2산화막(306)를 포위하도록 제1게이트물질(307a)을 형성하고, 제1게이트물질(307a) 상에 식각마스크막(308)을 형성한다. 이러한 식각마스크막(308)은 후술할 평탄화 공정에서 평탄화 정지층으로 사용되며, 실리콘 질화막으로 형성하는 것이 바람직하다.
제1게이트물질(307a)은 도핑된 폴리실리콘이나 4.2eV~5.1eV의 일함수를 갖는 금속인 것이 바람직하며, 후속 공정에서 패터닝되어 게이트라인(307)의 일부로 사용된다.
다음으로 식각마스크막(308)을 패터닝하고, 패터닝된 식각마스크막(308)을 마스크로 하여 소자분리부(302)가 형성될 기판(300)의 표면이 노출되도록 한다. 여기서, 제1게이트물질(307a)이 제2산화막(306)을 포위하도록 식각하는 것이 바람직하다.
도 4에 도시된 바와 같이, 패터닝된 식각마스크막(308)를 이용하여 표면이 노출된 기판(300)을 소정 깊이로 식각한다. 식각과정을 통하여 기판(300)에 평행한 복수의 트렌치(309)를 형성한다. 그 결과 트렌치(309)영역을 제외한 기판(300)의 돌출된 상부 영역, 즉 제1산화막(304)으로 덮여진 영역은 활성영역(301)으로 정의된다. 그 결과, 탄소나노튜브(305) 및 제1게이트물질(307a)은 자기 정합적으로 활성영역(301) 상에 형성된다.
다음으로 트렌치(309) 상에 활성영역(301)을 한정하는 소자분리부(302)를 형성한다. 여기서, 트렌치(309) 상에 활성영역(301)을 한정하는 소자분리부(302)를 형성하는 단계는 트렌치(309)와 식각마스크막(308) 상에 트렌치매립절연물질(310)을 형성하는 단계 및 트렌치매립절연물질(310)을 평탄화 또는 식각하여 소자분리부(302)를 형성하는 단계를 더 포함할 수 있다. 이하 도 5 내지 도 6을 참조하여 설명한다.
도 5에 도시된 바와 같이, 트렌치(309)를 완전히 매립하도록 패터닝된 식각마스크막(308) 상에 트렌치매립절연물질(310)을 형성한다. 이러한 트렌치매립절연물질(310)은 화학적기상증착 산화막으로 형성될 수 있다.
도 6에 도시된 바와 같이, 식각마스크막(308)이 노출될 때까지 트렌치매립절 연물질(310)에 대하여 평탄화 식각 공정을 진행한다.
도 7에 도시된 바와 같이, 제1게이트물질(308a)의 측부 전체가 노출될 때까지 트렌치매립절연물질(310)을 식각하여 소자분리영역(302)을 형성한다. 그리고 노출된 식각마스크막(308)을 제거한다.
도 8에 도시된 바와 같이, 소자분리부(302) 및 제1게이트물질(307a) 상에 제2게이트물질(307b)을 형성하고, 탄소나노튜브(305)를 완전히 포위하고 있는 제2산화막(306)을 포위하도록 제1게이트물질(307a) 또는 제2게이트물질(307b)을 패터닝한다. 여기서, 제2게이트물질(307b)을 제1게이트물질(307a)과 동일한 물질로 형성하는 것이 바람직하다. 그 결과, 활성영역(301)과 소자분리영역(302) 상부를 가로지르며, 탄소나노튜브(305)와 제2산화막(306)을 포위하는 복수개의 게이트라인(307a, 307b)이 형성된다. 여기서, 제2게이트물질(307b)은 제1게이트물질(307a)과 동일하게 도핑된 폴리실리콘이나 4.2eV~5.1eV의 일함수를 갖는 금속인 것이 바람직하다.
마지막으로 게이트라인(307) 양측의 활성영역(301) 내에 이온주입이나 디퓨전 공정 등을 이용하여 불순물 영역인 소오스와 드레인을 형성한다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면 전하저장부가 게이트 라인에 의해 완전히 포위됨으로써, 인접 셀의 동작으로 발생할 수 있는 간섭현상을 최소화 할 수 있는 비휘발성 메모리 셀 및 그 제조방법을 제공하는 효과가 있다.
또한 본 발명은 고집적된 비휘발성 메모리 셀 및 그 제조방법을 제공하는 효과가 있다.

Claims (13)

  1. 기판;
    상기 기판의 활성영역 상에 형성된 제1산화막;
    상기 활성영역 내에 형성된 소오스와 드레인;
    상기 제1산화막 상에 형성된 전하저장부;
    상기 전하저장부를 포위하고, 상기 제1산화막 상에 형성된 제2산화막; 및
    상기 제2산화막을 포위하도록 형성된 게이트
    를 포함하는, 비휘발성 메모리 셀.
  2. 제1항에 있어서,
    상기 전하저장부는,
    탄소나노튜브(Carbon Nano Tube, CNT), 플러린(fullerene), 질화물 또는 나노결정물질로 이루어진, 비휘발성 메모리 셀.
  3. 제1항에 있어서,
    상기 게이트는,
    폴리실리콘 또는 금속인, 비휘발성 메모리 셀.
  4. 제3항에 있어서,
    상기 금속은,
    4.2eV 이상 5.1eV 이하의 일함수를 가지는, 비휘발성 메모리 셀.
  5. 기판;
    상기 기판에 복수의 활성영역을 한정하는 소자분리부;
    상기 복수의 활성영역 내에 형성된 소오스와 드레인;
    상기 복수의 활성영역 상에 형성된 제1산화막;
    상기 제1산화막 상에 형성된 전하저장부;
    상기 전하저장부를 포위하고, 상기 제1산화막 상에 형성된 제2산화막; 및
    동일한 신호처리 라인에 위치한 복수의 상기 제2산화막을 포위하고, 서로 전기적으로 연결시키는 게이트라인
    을 포함하는, 비휘발성 메모리 셀 어레이.
  6. 제5항에 있어서,
    상기 전하저장부는,
    탄소나노튜브(Carbon Nano Tube, CNT), 플러린(fullerene), 질화물 또는 나노결정물질로 이루어진, 비휘발성 메모리 셀 어레이.
  7. 제5항에 있어서,
    상기 게이트라인은,
    폴리실리콘 또는 금속인, 비휘발성 메모리 셀 어레이.
  8. 제7항에 있어서,
    상기 금속은,
    4.2eV 이상 5.1eV 이하의 일함수를 가지는, 비휘발성 메모리 셀 어레이.
  9. (a) 기판 상에 순차적으로 제1산화막, 전하저장부 및 상기 전하저장부를 포위하는 제2산화막을 형성하는 단계;
    (b) 상기 제2산화막 상에 제1게이트물질을 형성하는 단계;
    (c) 상기 제1게이트물질 상에 식각마스크막을 형성하고, 상기 식각마스크막을 패터닝하는 단계;
    (d) 상기 식각마스크막을 마스크로 하여 상기 기판에 트렌치(trench)가 형성되도록 식각하는 단계;
    (e) 상기 트렌치 상에 활성영역을 한정하는 소자분리부를 형성하는 단계;
    (f) 상기 식각마스크막을 제거하는 단계;
    (g) 동일한 신호처리 라인에 형성된 상기 제1게이트물질이 전기적으로 연결되도록 제2게이트물질을 형성하는 단계; 및
    (h) 상기 기판의 활성영역들 내에 소오스와 드레인을 형성하는 단계;
    를 포함하는, 비휘발성 메모리 셀 어레이의 제조방법.
  10. 제9항에 있어서,
    상기 (e)단계는,
    상기 트렌치와 상기 식각마스크막 상에 트렌치매립절연물질을 형성하는 단계; 및
    상기 트렌치매립절연물질을 평탄화 또는 식각하여 상기 소자분리부를 형성하는 단계
    를 포함하는, 비휘발성 메모리 어레이의 제조방법.
  11. 제9항에 있어서,
    상기 전하저장부는,
    탄소나노튜브, 플러린, 질화물 또는 나노결정인, 비휘발성 메모리 셀 어레이의 제조방법.
  12. 제9항에 있어서,
    상기 제1게이트물질 또는 상기 제2게이트물질은
    폴리실리콘 또는 금속인, 비휘발성 메모리 셀 어레이의 제조방법.
  13. 제12항에 있어서,
    상기 금속은,
    4.2eV 이상 5.1eV 이하의 일함수를 가지는, 비휘발성 메모리 셀 어레이의 제 조방법.
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