CN101267002A - 非易失性存储元件及其制造方法 - Google Patents

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Abstract

本发明涉及一种非易失性存储元件及其制造方法。根据本发明的非易失性存储元件包括：衬底、形成在衬底的有源区上方的第一氧化膜、形成在有源区内的源极和漏极、形成在第一氧化膜上的电荷存储单元、设置成包围电荷存储单元并形成在第一氧化膜上的第二氧化膜、以及形成以包围第二氧化膜的栅极。在根据本发明的非易失性存储元件及包括其的元件阵列的情况下，电荷存储单元被栅极或栅极衬完全包围，由此能够使可能因形成在另一相邻栅极或栅极衬中的元件的存储运行而发生的干扰现象最小化。

Description

非易失性存储元件及其制造方法
技术领域
本发明涉及非易失性存储元件及其制造方法，具体涉及一种非易失性存储元件、包括该非易失性存储元件的元件阵列、以及制造该元件阵列的方法。
背景技术
可将半导体存储器件归类为易失性存储器件及非易失性存储器件。易失性存储器件在断电时不会保存其数据，而非易失性存储器件即使在未供电时也可保存其数据。因此，对于不能供电或临时停止供电的情况，或者当在移动电话系统、用于存储音乐及/或视频数据的存储卡、以及其他应用装置中要求使用低电压时，非易失性存储器件均已广泛地得到使用。
现今，对应于半导体领域高集成性及小型化的需求，必需减小器件本身的尺寸，而尺寸的减小不可避免地缩窄了单元元件之间的缝隙。但是，因为单元元件之间的间隙的减小且施加至某些单元元件的栅极的10V以上的高压所产生的电荷可能会任意地改变相邻元件的状态，故存储在单元元件中的电荷可能会对相邻单元元件的运行产生影响，由此产生了问题。
发明内容
因此，本发明在于提供一种能够在单元元件运行时使相邻元件施加的影响最小化的非易失性存储元件，以及这种元件的制造方法。
此外，本发明在于提供一种高集成性非易失性存储元件及其制造方法。
为了实现上述技术目的，根据本发明的实施例所述的一种非易失性存储元件包括：衬底；形成在所述衬底的有源区(active region)上方的第一氧化膜；形成在所述有源区内的源极及漏极；形成在所述第一氧化膜上的电荷存储单元；设置成包围所述电荷存储单元并形成在所述第一氧化膜上的第二氧化膜；以及形成以包围所述第二氧化膜的栅极。
电荷存储单元可由碳纳米管(CNT)、富勒烯(fullerene)、氮化物、或纳米晶(nanocrystalline)材料形成。
栅极可包含多晶硅或金属。
金属可具有4.2eV至5.1eV的功函数。
根据本发明的另一实施例的非易失性存储元件阵列包括：衬底；在所述衬底中界定出多个有源区的元件隔离单元；形成在所述多个有源区的每一个内的源极及漏极；形成在所述多个有源区的每一个上的第一氧化膜；形成在所述第一氧化膜上的电荷存储单元；设置成包围所述电荷存储单元并形成在所述第一氧化膜上的多个第二氧化膜；以及设置成包围布置在同一信号处理线上的所述多个第二氧化膜并电连接所述第二氧化膜的栅极衬(gate line)。
电荷存储单元可由碳纳米管(CNT)、富勒烯、氮化物、或纳米晶材料形成。
栅极可包含多晶硅或金属。
金属可具有4.2eV至5.1eV的功函数。
根据本发明的另一实施例的非易失性存储元件阵列的制造方法包括以下步骤：(a)在衬底上依次形成第一氧化膜、电荷存储单元、以及包围所述电荷存储单元的第二氧化膜；(b)在所述第二氧化膜上形成第一栅极材料；(c)在所述第一栅极材料上形成蚀刻掩膜，并对所述蚀刻掩膜进行构图；(d)通过利用所述蚀刻掩膜作为掩模来蚀刻所述衬底，以在所述衬底中形成沟道；(e)形成元件隔离单元以在所述沟道上方界定出有源区；(f)去除所述蚀刻掩膜；(g)形成第二栅极材料，以电连接形成在同一信号处理线上的所述第一栅极材料；并且(h)在所述衬底的所述有源区内形成源极和漏极。
步骤(e)可包括以下步骤：在所述沟道以及所述蚀刻掩膜上形成沟道缝隙填充绝缘材料；并且通过抛光或蚀刻所述沟道缝隙填充绝缘材料来形成所述元件隔离单元。
电荷存储单元可由碳纳米管(CNT)、富勒烯、氮化物、或纳米晶材料形成。
栅极可包含多晶硅或金属。
金属可具有4.2eV至5.1eV的功函数。
附图说明
图1是包括根据本发明的实施例的非易失性存储元件的元件阵列的三维视图；
图2(a)是沿图1中A-A’线获取的非易失性存储元件阵列的剖视图；
图2(b)是沿图1中B-B’线获取的非易失性存储元件阵列的剖视图；
图3至图8是示出根据本发明的实施例所述的制造非易失性存储元件阵列的方法的视图。
具体实施方式
现将参考附图结合具体实施例来详细描述本发明。
图1是包括根据本发明的实施例的非易失性存储元件的元件阵列的三维视图，图2(a)是沿图1中A-A’线获取的非易失性存储元件阵列的剖视图，而图2(b)则是沿图1中B-B’线获取的非易失性存储元件阵列的剖视图。
首先，先参见图1，该根据本发明实施例的非易失性存储元件包括：衬底100、形成在衬底100的有源区(active region)101上的第一氧化膜104、形成在有源区101内的源极103a及漏极103b、形成在第一氧化膜104上的电荷存储单元105、设置成包围电荷存储单元105并形成在第一氧化膜104上的第二氧化膜106、以及形成以包围第二氧化膜106的栅极107。
参见图2(a)，衬底100的有源区101由元件隔离单元(elementisolation unit)102界定出。源极103a及漏极103b形成在有源区101中。可以在有源区101中形成源极103a与漏极103b之间的通道。
第一氧化膜104形成在衬底100的有源区101上方。第一氧化膜104可以形成为具有约80
Figure A20081008503900071
或更小的厚度。
电荷存储单元105形成在第一氧化膜104上。电荷存储单元105是用于非易失性存储器的电荷存储介质。在本发明中，作为电荷存储单元105的碳纳米管(CNT)105竖直地形成在第一氧化膜104上。作为在地球上大量存在的碳所构成的碳的同素异形体，作为电荷存储介质的碳纳米管(CNT)105是其中一个碳原子与另一碳原子以六角形蜂窝的形式键合并形成为管状的材料，并且是管的直径为纳米级(纳米＝十亿分之一米)的具有极小面积的材料。本发明的非易失性存储元件的物理尺寸可通过使用作为电荷存储介质的纳米级的碳纳米管而进一步减小。但是，应当理解，电荷存储单元105并不仅限于碳纳米管(CNT)，其可采用用于非易失性存储器的用于存储电荷的任何材料。例如，电荷存储单元105可采用作为由60个碳原子构成并呈球形的分子并且具有坚固结构以及优良电荷转移特性的富勒烯C60、纳米晶、以及氮化物其中的任一种。第二氧化膜106被设置成完全包围碳纳米管(CNT)105的表面，且其形成在第一氧化膜104上。第二氧化膜106可以形成具有约200
Figure A20081008503900081
或更小的厚度。
栅极107形成在第二氧化膜106的将形成在第一氧化膜104上的碳纳米管(CNT)105完全包围的表面上。栅极107可由掺杂多晶硅或金属形成。上述金属可由具有4.2eV至5.1eV的功函数的金属形成。这是因为如果由具有4.2eV或更小的功函数的金属来形成栅极107，则存在当栅极被构图之后的后续处理中金属本身的特性将发生改变的问题，而如果栅极107由具有5.1eV或更大的功函数的金属形成，则存在难以对栅极107进行构图的问题。
参考图1至图2(a)，包括根据本发明的实施例的非易失性存储元件的非易失性存储元件阵列包括：衬底100、在衬底100中界定出多个有源区101的元件隔离单元102、形成在多个有源区101内的源极103a及漏极103b、形成在多个有源区101上的第一氧化膜104、形成在第一氧化膜104上的电荷存储单元105、设置成包围电荷存储单元105并形成在第一氧化膜104上的第二氧化膜106、以及设置以包围布置在同一信号处理线上的多个第二氧化膜106并与第二氧化膜106电连接的栅极衬(gateline)107。
元件隔离单元102限制并界定出衬底100的多个有源区101。元件隔离单元102可使由栅极衬107包围的多个电荷存储单元105之间的干扰现象减少。
栅极衬107将包围了布置在同一信号处理线上的多个电荷存储单元105的多个第二氧化膜106包围，并与第二氧化膜106电连接。栅极衬107可由多晶硅或金属形成。上述金属可由具有4.2eV至5.1eV的功函数的金属形成。
在根据本发明的实施例的非易失性存储元件及包括其的非易失性存储元件阵列中，碳纳米管(CNT)105(即，电荷存储介质)仅形成在有源区101与栅极衬107彼此交叉、且栅极衬107与元件隔离单元102直接接触的有源区101上。碳纳米管(CNT)105被第二氧化膜106及栅极衬107完全包围，因此碳纳米管(CNT)105彼此之间作为一个元件单元而被完全分隔开，并且被第二氧化膜106及栅极衬107包围的碳纳米管(CNT)105仅受施加至栅极衬107的电压的电场的影响。此外，因为元件阵列尺寸的减小，有源区101与元件隔离单元102的间距缩短，即多个栅极衬107之间的距离缩短，因此能够使可能在相邻元件之间产生的干扰现象最小化。
图3至图8是示出根据本发明实施例所述的制造非易失性存储元件阵列的方法。该制造非易失性存储元件阵列的方法包括以下步骤：(a)在衬底300上方依次形成第一氧化膜300、电荷存储单元305、以及包围电荷存储单元的第二氧化膜306；(b)在第二氧化膜306上形成第一栅极材料307a；(c)在第一栅极材料307a上形成蚀刻掩膜308，并对蚀刻掩膜308进行构图(patterning)；(d)通过使用蚀刻掩膜308作为掩模对衬底300进行蚀刻以在衬底中形成沟道309；(e)形成元件隔离单元302以在沟道309上方界定出有源区301；(f)去除蚀刻掩膜308；(g)形成第二栅极材料308b以电连接形成在同一信号处理线上的多个第一栅极材料308a；并且(h)在衬底300的有源区301内形成源极及漏极。
如图3所示，第一氧化膜304、电荷存储单元305、以及包围电荷存储单元305的第二氧化膜306依次形成在衬底300上方。第一氧化膜304可以形成为具有约80
Figure A20081008503900091
或更小的厚度，并且可由碳纳米管(CNT)305来形成电荷存储单元305(即，电荷存储介质)。电荷存储单元305并不限于碳纳米管(CNT)305，而是可通过使用富勒烯、纳米晶、以及氮化物其中的任一种来形成。
通过使用热化学汽相沉积法、或等离子汽相沉积法等方法来在第一氧化膜304的特定区域上竖直地形成碳纳米管(CNT)305。第二氧化膜306以包围碳纳米管(CNT)305的方式而形成，并具有约200
Figure A20081008503900101
或更小的厚度。
随后，形成第一栅极材料307a以包围第二氧化膜306，并在第一栅极材料307a上形成蚀刻掩膜308。蚀刻掩膜308被用作将在以下描述的抛光处理(polishing process)中的抛光处理停止层，且其可由氮化硅膜形成。
可由具有4.2eV至5.1eV的功函数的掺杂多晶硅或金属来形成第一栅极材料307a。第一栅极材料307a在后续处理中受到构图处理，并被用作栅极衬307的一部分。
随后，对蚀刻掩膜308进行构图。衬底300的其中将形成元件隔离单元302的表面通过利用构图处理后的蚀刻掩膜308作为掩模而被暴露。在此情况下，可优选地对衬底300进行蚀刻以使得第一栅极材料307a包围第二氧化膜306。
参见图4，衬底300的暴露表面通过利用构图后的蚀刻掩膜308被蚀刻至一定深度。通过该蚀刻处理形成与衬底300平行的多条沟道309。因此，衬底300的除了沟道309的区域之外的向上突伸区域(即，覆盖有第一氧化膜304的区域)被定义为有源区301。因此，碳纳米管(CNT)305以及第一栅极材料307a以自对准方式形成在有源区301上方。
随后，将用于界定有源区301的元件隔离单元302形成在沟道309上方。在此情况下，形成元件隔离单元302以在沟道309上方界定出有源区301的处理还可包括以下处理：在沟道309及蚀刻掩膜308上方形成沟道缝隙填充绝缘材料310，并且通过抛光或蚀刻沟道缝隙填充绝缘材料310来形成元件隔离单元302。以下参见图5及图6来描述上述处理。
参见图5，沟道缝隙填充绝缘材料310形成在构图后的蚀刻掩膜308上，使得沟道309被完全填满缝隙。可通过使用化学汽相沉积氧化膜来形成沟道缝隙填充绝缘材料310。
参见图6，在沟道缝隙填充绝缘材料310上进行抛光及蚀刻处理直至暴露出蚀刻掩膜308。
参见图7，通过蚀刻沟道缝隙填充绝缘材料310直至第一栅极材料307a的侧部整体暴露从而形成元件隔离单元302。然后去除暴露的蚀刻掩膜308。
参见图8，第二栅极材料307b形成在元件隔离单元302及第一栅极材料307a上方。以将完全包围碳纳米管(CNT)305的第二氧化膜306包围的方式来对第一栅极材料307a或第二栅极材料307b进行构图。在此情况下，可优选地通过使用与第一栅极材料307a相同的材料来形成第二栅极材料307b。因此，形成与有源区301及元件隔离单元302的上侧相交并包围碳纳米管(CNT)305及第二氧化膜306的多个栅极衬307a及307b。在此情况下，以与第一栅极材料307a类似的方式，优选地可由具有4.2eV至5.1eV的功函数的掺杂多晶硅或金属来形成第二栅极材料307b。
最后，通过使用离子注入处理以及扩散处理等方法在位于栅极衬307两侧的有源区301内形成源极及漏极(即，掺杂区域)。
如上所述，在根据本发明的非易失性存储元件及其制造方法的情况下，可以实现因电荷存储单元被栅极衬完全包围由此使可能因相邻元件的运行而发生的干扰现象最小化的有益效果。
此外，本发明可实现高集成性非易失性存储元件及其制造方法的有益效果。
虽然已经结合当前视为实用示例的实施例描述了本发明，但应当理解本发明并不局限于上述实施例。相反，本发明意在涵盖包含在所附权利要求的精神及范围内的各种修改和等同情况。

Claims (13)

1.一种非易失性存储元件，包括：
衬底；
形成在所述衬底的有源区上方的第一氧化膜；
形成在所述有源区内的源极和漏极；
形成在所述第一氧化膜上的电荷存储单元；
设置成包围所述电荷存储单元并形成在所述第一氧化膜上的第二氧化膜；以及
形成以包围所述第二氧化膜的栅极。
2.如权利要求1所述的非易失性存储元件，其特征在于，所述电荷存储单元由碳纳米管(CNT)、富勒烯、氮化物、或纳米晶材料形成。
3.如权利要求1所述的非易失性存储元件，其特征在于，所述栅极包含多晶硅或金属。
4.如权利要求3所述的非易失性存储元件，其特征在于，所述金属具有4.2eV至5.1eV的功函数。
5.一种非易失性存储元件阵列，包括：
衬底；
在所述衬底中界定出多个有源区的元件隔离单元；
形成在所述多个有源区的每一个内的源极及漏极；
形成在所述多个有源区的每一个上的第一氧化膜；
形成在所述第一氧化膜上的电荷存储单元；
设置成包围所述电荷存储单元并形成在所述第一氧化膜上的多个第二氧化膜；以及
设置成包围布置在同一信号处理线上的所述多个第二氧化膜并电连接所述第二氧化膜的栅极衬。
6.如权利要求5所述的非易失性存储元件阵列，其特征在于，所述电荷存储单元由碳纳米管(CNT)、富勒烯、氮化物、或纳米晶材料形成。
7.如权利要求5所述的非易失性存储元件阵列，其特征在于，所述栅极包含多晶硅或金属。
8.如权利要求7所述的非易失性存储元件阵列，其特征在于，所述金属具有4.2eV至5.1eV的功函数。
9.一种制造非易失性存储元件阵列的方法，包括以下步骤：
(a)在衬底上依次形成第一氧化膜、电荷存储单元、以及包围所述电荷存储单元的第二氧化膜；
(b)在所述第二氧化膜上形成第一栅极材料；
(c)在所述第一栅极材料上形成蚀刻掩膜，并对所述蚀刻掩膜进行构图；
(d)通过利用所述蚀刻掩膜作为掩模来蚀刻所述衬底，以在所述衬底中形成沟道；
(e)形成元件隔离单元以在所述沟道上方界定出有源区；
(f)去除所述蚀刻掩膜；
(g)形成第二栅极材料，以电连接形成在同一信号处理线上的所述第一栅极材料；并且
(h)在所述衬底的所述有源区内形成源极和漏极。
10.如权利要求9所述的方法，其特征在于所述步骤(e)包括以下步骤：
在所述沟道以及所述蚀刻掩膜上形成沟道缝隙填充绝缘材料；并且
通过抛光或蚀刻所述沟道缝隙填充绝缘材料来形成所述元件隔离单元。
11.如权利要求9所述的方法，其特征在于，所述电荷存储单元由碳纳米管(CNT)、富勒烯、氮化物、或纳米晶材料形成。
12.如权利要求9所述的方法，其特征在于，所述栅极包含多晶硅或金属。
13.如权利要求12所述的方法，其特征在于，所述金属具有4.2eV至5.1eV的功函数。
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