JP3658542B2 - 不揮発性半導体記憶装置及び製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及び製造方法に関する。
【0002】
【従来の技術】
半導体デバイスの製造過程でマスク・パターンを用いて、予め情報を書き込むマスクROMは不揮発性メモリとして、パーソナル・コンピュータといった電子機器に用いられている。
【0003】
近年、格納すべき情報の増大に伴い、マスクROMの記憶容量の増加が求められている。通常、記憶容量の増大は、マスクROMを構成する個々のデバイスを微細化することによって実現する。しかしながら、微細化の製造技術が大容量化の要請に追いつかない場合や、技術的には実現可能でも微細化に必要な製造技術のコストが、実際の製品価格に対して高すぎる場合がある。
【0004】
これを解決するために、マスクROMのトランジスタが従来オン状態とオフ状態の2値しか選択できなかったのを、異なる駆動電流値を実現し、多値を記憶できる方法が考えられている。
【0005】
図9に、このような多値記憶が可能な従来の記憶装置の製造方法を示す。
【0006】
ソース領域4、ドレイン領域5、ゲート絶縁膜2、この上に形成されたゲート電極3を具備するトランジスタを具備する各メモリ・セルがシリコン基板1上に集積されている。それぞれのメモリ・セルは素子分離領域8によって素子分離されている。それぞれのトランジスタ上には多結晶シリコン9が形成されている。
【0007】
先ず、トランジスタ・アレイ上に形成された所望のトランジスタのゲート電極3上に開口部を位置するようにマスク11を形成する。そしてこのトランジスタのゲート電極3に不純物イオン注入する。こうしてこのトランジスタに、ある閾値を持たせる。
【0008】
次に、別のトランジスタのゲート電極3上に開口部を位置するようにマスク11を形成する。そして先のトランジスタとは異なる量の不純物イオンを注入することで、異なる閾値を持たせる。
【0009】
このような工程を複数回繰り返すことによって、異なる複数の閾値を有するトランジスタを基板上に集積化させて、多値記憶させることができる。
【0010】
しかしながら、この方法では、デバイス・サイズが微細化した際に、短チャネル効果による閾値変動や、ドーピングする不純物数の揺らぎによって閾値が変動する。また、検出すべき複数の駆動電流の大きさが揺らぐという問題点がある。
【0011】
【発明が解決しようとする課題】
従来は、不純物量を変化させることによってメモリ・セルのトランジスタごとの閾値電流を変化させて多値化していた。しかしながらトランジスタを微細化した際に、短チャネル効果や不純物数の揺らぎによる閾値変動により、検出すべき複数の駆動電流の大きさが揺らいでいた。
【0012】
本発明は、上記問題点に鑑みて成され、微細化しても短チャネル効果と不純物数の揺らぎの影響を受けにくい多値化された不揮発性半導体記憶装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記問題点を解決するために、本発明は、半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第 1 のトランジスタを備える第 1 のメモリセル及び前記半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第2のトランジスタを備える第2のメモリセルを有する不揮発性半導体記憶装置において、前記第1のトランジスタと前記第2のトランジスタの、少なくとも、各々のゲート電極端とソース領域端の距離を異ならしめるか、又は、各々のゲート電極端とドレイン領域端の距離を異ならしめる如く形成し、前記第1のトランジスタ及び前記第2のトランジスタのソース領域、ドレイン領域上にショットキー電極を形成したことを特徴とする不揮発性半導体記憶装置。を提供する。
【0014】
また、本発明は、半導体基板上に第 1 のゲート電極及び第2のゲート電極を形成する工程と、前記第1のゲート電極上の厚さと前記第2電極上の厚さが異なる如く前記半導体基板上に多結晶半導体層を形成する工程と、前記第1のゲート電極の側壁に残存する幅と前記第2のゲート電極の側壁に残存する幅が異なる如く前記多結晶半導体層を除去する工程と、前記第1のゲート電極及び前記第2のゲート電極の各々の両側にソース領域及びドレイン領域を形成する工程と、前記ソース領域及びドレイン領域上にショットキー電極を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。を提供する。
【0017】
また、半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ソース領域の前記ゲート電極側の端と前記ゲート電極の前記ソース領域側の端との距離が異なるトランジスタを複数具備することを特徴とする記憶装置を提供する。
【0018】
また、本発明は、半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ドレイン領域の前記ゲート電極側の端と前記ゲート電極の前記ドレイン領域側の端との距離が異なるトランジスタを複数具備することを特徴とする記憶装置を提供する。
【0019】
また、本発明は、少なくとも異なる3つの状態が記録されたメモリ・セルが集積された記憶装置であって、前記メモリ・セルが、
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ソース領域の前記ゲート電極側の端と前記ゲート電極の前記ソース領域側の端との距離が異なることを特徴とする記憶装置を提供する。
【0020】
また、本発明は、少なくとも異なる3つの状態が記録されたメモリ・セルが集積された記憶装置であって、前記メモリ・セルが、
半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下の前記半導体層中に形成されたチャネル領域と、
前記半導体中に、前記チャネル領域を挟んで対向配置されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に形成されたショットキー電極とを具備するトランジスタを具備し、
前記トランジスタにおける前記ドレイン領域の前記ゲート電極側の端と前記ゲート電極の前記ドレイン領域側の端との距離が異なることを特徴とする記憶装置を提供する。
【0021】
本発明では、ソース領域とゲート電極との基板面方向の距離が異なるトランジスタを基板上に集積化する。そしてソース領域とゲート電極との基板面方向の距離が異なることによる駆動電流の違いを異なる3つ以上の状態として記録することで、多値化された記憶装置を提供することができる。このことはドレイン領域とゲート電極との基板面方向の距離が異なるトランジスタを用いても同様である。
【0022】
【発明の実施の形態】
図1は、本発明による不揮発性記憶装置上に集積化された、異なる駆動電流を示すトランジスタの断面図である。このメモリ用のトランジスタによって一つのメモリ・セルが構成される。ここでは異なる駆動電流を示すトランジスタにおける4つの状態の例を示す。この4つの状態によってメモリ・セルは4値を記録可能となる。
【0023】
状態1乃至状態4に示すトランジスタの共通構成は、半導体基板1と、この半導体基板1上に形成されたゲート絶縁膜2と、このゲート絶縁膜2上に形成されたゲート電極3とを具備している。ゲート絶縁膜2下の半導体基板1中にはチャネル領域6が形成されている。半導体基板1中には、チャネル領域を挟んで対向配置されたソース領域4及びドレイン領域5がそれぞれ離間して設けられている。ソース領域4上にはソース・ショットキー電極14が形成されている。ドレイン領域5上にはドレイン・ショットキー電極15が形成されている。
【0024】
これらのトランジスタは、状態1、状態2、状態3、状態4と順に示すように、ソース領域4とゲート電極3との距離が長くなっている。すなわち状態1に示すトランジスタにおけるソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に対して横方向の距離をLsideS1、状態2に示すトランジスタにおけるソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に対して横方向の距離をLsideS2、状態3に示すトランジスタにおけるソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に対して横方向の距離をLsideS3、状態4に示すトランジスタにおけるソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に対して横方向の距離をLsideS4とすると、LsideS1<LsideS2<LsideS3<LsideS4の関係が成り立っている。
【0025】
そして、状態1のトランジスタの駆動電流>状態2のトランジスタの駆動電流2>状態3のトランジスタの駆動電流>状態4のトランジスタの駆動電流ように、この順に電流値が小さくなっている。このようにソース領域4とゲート電極3との距離を調整することでトランジスタの駆動電流を異ならしめることができ、これを多値として記憶させることが可能となる。
【0026】
このことはドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との距離を異ならすことによっても同様である。すなわち状態1に示すトランジスタにおけるドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との基板1に対して横方向の距離をLsideD1、状態2に示すトランジスタにおけるドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との基板1に対して横方向の距離をLsideD2、状態3に示すトランジスタにおけるドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との基板1に対して横方向の距離をLsideD3、状態4に示すトランジスタにおけるドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との基板1に対して横方向の距離をLsideD4とすると、LsideD1<LsideD2<LsideD3<LsideD4の関係が成り立っている。
【0027】
そして、状態1のトランジスタの駆動電流>状態2のトランジスタの駆動電流2>状態3のトランジスタの駆動電流>状態4のトランジスタの駆動電流ように、この順に電流値が小さくなっている。このようにドレイン領域5とゲート電極3との距離を調整することでトランジスタの駆動電流を異ならしめることができ、これを多値として記憶させることも可能となる。
【0028】
次に、図2において、図1に示したトランジスタ構造の製造方法の一例を示す。
【0029】
先ず、図2(a)に示すように、通常のMOSFETの製造工程によって、p型シリコン基板1上にシリコン酸化膜2を形成する。このシリコン酸化膜2上に多結晶シリコン3を形成する。この多結晶シリコン3上に、タングステン・シリサイド10及び窒化シリコン11を形成する。次に、多結晶シリコン3、タングステン・シリサイド10及び窒化シリコン11をエッチングによりゲート電極状に整形する。次に、基板全面に多結晶シリコン12を厚さtpolyだけ堆積する。
【0030】
次に、図2(b)に示すように、反応性イオンエッチング(RIE)によって、ゲート電極3の両側に幅Lsideの多結晶シリコン13の側壁を残す。次に、砒素をイオン注入することによって、半導体基板1中にソース領域4及びドレイン領域5を離間して対向配置させる。ソース領域4及びドレイン領域5の間には、ゲート絶縁膜2下にチャネル領域6が形成される。
【0031】
次に、露出したシリコン酸化膜を除去した後、チタンを堆積して過熱することによりソース領域4上にチタン・シリサイドからなるソース・ショットキー電極14、ドレイン領域5上にチタン・シリサイドからなるドレイン・ショットキー電極15を形成する。
【0032】
ソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に平行方向の距離LsideSは、多結晶シリコン12の厚さtpolyを変化させることで制御可能である。すなわち多結晶シリコン12の厚さtpolyの厚さを厚くすればLsideSも広くなり、薄くすれば狭くなる。
【0033】
同様に、ドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との基板1に平行方向の距離LsideDは、多結晶シリコン12の厚さtpolyを変化させることで制御可能である。すなわち多結晶シリコン12の厚さtpolyの厚さを厚くすればLsideDも広くなり、薄くすれば狭くなる。Lsideを調整するための多結晶シリコン12は酸化シリコン等他のマスクを用いても良い。
【0034】
図3に多結晶シリコン12の厚さを0.1μm、0.15μm、0.2μmと変えたトランジスタについて、駆動電流のゲート電極における依存性を測定した結果を示す。前述したように多結晶シリコン12の厚さtpolyはソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端の基板1に対して平行方向の距離LsideSに比例する。同様にドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端との基板1に対して平行方向の距離LsideDに比例する。
【0035】
図3に示すように、tpolyの厚さが大きくなるほど駆動電流は小さくなることが分かる。すなわち上記LsideS或いはLsideDが広くなるほど駆動電流が小さくなる。
【0036】
図4は、ソース領域4のゲート電極3側の端とゲート電極3のソース領域側の端の基板1に対して平行方向の距離LsideSを0.025μm、0.050μm、0.075μmと変えたときにおけるトランジスタのソース・ショットキー電極14近傍の電位分布をシミュレーションした図である。
【0037】
このようにLsideSが短くなるほどグラフは急峻となっており、電位の空間分布が急峻になることが分かる。このことは、ソース・ショットキー電極14から電子がチャネル領域にトンネルする確率が増大することになるので、駆動電流も増大することを説明している。このことはドレイン領域とゲート電極との間の関係においても同様である。
【0038】
このようなメカニズムを利用して、LsideS或いはLsideDが異なるトランジスタを複数集積化して、異なる状態を記憶するMOSFETをメモリ・セルとして用いることによって、多値マスクROMが実現される。
【0039】
図5に、本発明による多値マスクROMの製造工程の一例を示す。図2において示した多結晶シリコン12の厚さをtpoly1<tpoly2というようにメモリ・セルごとに変化させる方法について説明する。
【0040】
先ず、ゲート絶縁膜2を介して、多結晶シリコン3、タングステン・シリサイド10及び窒化シリコン11の積層構造からなるゲート部が形成された半導体基板1上に、均一に多結晶シリコンを堆積し、次いで複数回のレジスト堆積とRIEを用いて、図5に示すようにメモリ・セルごとに異なった厚さtpoly1>tpoly2が残るようにエッチングする。
【0041】
この後の工程は図2で説明したものと同様にすることで、図8に示すようにソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に対して平行方向の距離がLsideS1<LsideS2となるように異なるトランジスタを集積化することができる。このときドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端の基板1に対して平行方向の距離がLsideD1<LsideD2となるように異なる。
【0042】
次に、図6に、本発明による多値マスクROMにおける製造工程の別の例を示す。
【0043】
先ず、ゲート絶縁膜2を介して、多結晶シリコン3、タングステン・シリサイド10及び窒化シリコン11の積層構造からなるゲート部が形成された半導体基板1上に、多結晶シリコン膜を堆積する。次に、RIEによって、各メモリ・セルで同じ長さの多結晶シリコンからなる側壁を形成する。
【0044】
次に、図6に示すようなレジスト21を堆積し、RIEによってあるトランジスタの多結晶シリコンからなる側壁をエッチングして幅を狭くする。そして別のトランジスタ部分を開口し、このトランジスタの多結晶シリコンからなる側壁をエッチングして異なる幅に形成する。こうして異なる幅LsideS1<LsideS2及びLsideD1<LsideD2の多結晶シリコン側壁20を形成する。
【0045】
この後の工程は図2で説明したものと同様にすることで、図8に示すようにソース領域4のゲート電極3側の端とゲート電極3のソース領域4側の端との基板1に対して平行方向の距離がLsideS1<LsideS2となるように異なるトランジスタを集積化することができる。このときドレイン領域5のゲート電極3側の端とゲート電極3のドレイン領域5側の端の基板1に対して平行方向の距離がLsideD1<LsideD2となるように異なる。
【0046】
図7に、本発明による多値マスクROMにおける製造工程の別の例を示す。
【0047】
先ず、ゲート絶縁膜2を介して、多結晶シリコン3、タングステン・シリサイド10及び窒化シリコン11の積層構造からなるゲート部が形成された半導体基板1を用意する。そしてこの基板上に、あるトランジスタが開口するようにレジスト21を堆積し、斜めイオン注入をすることによって、図7に示すようにソース領域4及びドレイン領域5を形成する。
【0048】
次に、このトランジスタ上にレジストを形成し別のトランジスタが開口するようにして、イオン注入することによってソース領域及びドレイン領域を形成する。このとき先のイオン注入とは注入角度を変化させることによってソース領域4のゲート電極3側の端とゲート電極3のソース領域側の端の基板1に対して平行方向の距離LsideSを異ならしめることができる。このようにして本発明の多値ROMを形成することが可能となる。
【0049】
【発明の効果】
トランジスタを微細化しても、短チャネル効果による閾値変動や、不純物数の揺らぎによる閾値変動がなく、多値化された不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図1】 本発明における記憶装置の多値化された各トランジスタの断面図。
【図2】 (a)(b)(c)は、本発明にかかる記憶装置におけるトランジスタの製造方法にかかる主要工程における断面図。
【図3】 本発明における多値化されたトランジスタの電気的特性を示す図。
【図4】 本発明における多値化されたトランジスタのソース・ショットキー電極付近の電位分布をシミュレーションした図。
【図5】 本発明にかかる記憶装置の第一の製造工程を示す断面図。
【図6】 本発明にかかる記憶装置の第二の製造工程を示す断面図。
【図7】 本発明にかかる記憶装置の第三の製造工程を示す断面図。
【図8】 本発明の第一の製造工程により実現される記憶装置の断面図
【図9】 従来の多値マスクROMの製造工程の例を示す図。
【符号の説明】
1・・・半導体基板
2・・・ゲート絶縁膜
3・・・ゲート電極
4・・・ソース領域
5・・・ドレイン領域
14・・・ソース・ショットキー電極
15・・・ドレイン・ショットキー電極
8・・・素子分離領域
9・・・多結晶シリコン
12・・・多結晶シリコン
20・・・側壁
21・・・レジスト
Claims (2)
- 半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第 1 のトランジスタを備える第 1 のメモリセル及び前記半導体基板に形成されたソース領域、ドレイン領域、ゲート電極を有する第2のトランジスタを備える第2のメモリセルを有する不揮発性半導体記憶装置において、前記第1のトランジスタと前記第2のトランジスタの、少なくとも、各々のゲート電極端とソース領域端の距離を異ならしめるか、又は、各々のゲート電極端とドレイン領域端の距離を異ならしめる如く形成し、前記第1のトランジスタ及び前記第2のトランジスタのソース領域、ドレイン領域上にショットキー電極を形成したことを特徴とする不揮発性半導体記憶装置。
- 半導体基板上に第 1 のゲート電極及び第2のゲート電極を形成する工程と、前記第1のゲート電極上の厚さと前記第2電極上の厚さが異なる如く前記半導体基板上に多結晶半導体層を形成する工程と、前記第1のゲート電極の側壁に残存する幅と前記第2のゲート電極の側壁に残存する幅が異なる如く前記多結晶半導体層を除去する工程と、前記第1のゲート電極及び前記第2のゲート電極の各々の両側にソース領域及びドレイン領域を形成する工程と、前記ソース領域及びドレイン領域上にショットキー電極を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
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