JP2007520072A - 垂直型ナノチューブ半導体デバイス構造体及びその形成方法 - Google Patents

Abstract

【課題】 大量生産技術に対応した、チャネル領域として１つ又は複数の半導体カーボン・ナノチューブを組み込む垂直型ＦＥＴ構造体を提供する。
【解決手段】 少なくとも１つのナノチューブを組み組む垂直型デバイス構造体、及び、化学気相成長法によってこうしたデバイス構造体を製造する方法である。各々のナノチューブは、触媒パッドによって触媒作用が及ぼされる化学気相成長法によって成長され、誘電体材料のコーティング内に包み込まれる。包み込まれたナノチューブがゲート電極の厚さを通って垂直方向に延びるように、該包み込まれたナノチューブの周りにゲート電極を形成することによって、垂直型電界効果トランジスタを作ることができる。包み込まれたナノチューブ、及び、該包み込められたナノチューブを支持する対応する触媒パッドが１つのキャパシタ・プレートを形成するように、キャパシタを作ることができる。
【選択図】 図１

Description

本発明は、半導体デバイスの製造に関し、より具体的には、デバイス素子としてナノチューブを組み込む、電界効果トランジスタ及びキャパシタのような、垂直型半導体デバイス構造体、及びこうした垂直型デバイス構造体を製造する方法に関する。

従来の電界効果トランジスタ（ＦＥＴ）は、基礎的構造ブロックとして集積回路（ＩＣ）チップの複雑な回路の中に通例のように組み込まれる、ありふれた通常のデバイスである。単一のＩＣチップは、抵抗器及びキャパシタのような他の受動コンポーネントと共に、何千から何百万のＦＥＴを備え、これらが導電性経路によって相互接続される。ＦＥＴは、ソースとドレインを分離するチャネル領域におけるチャネルの抵抗率を変えることによって作動する。キャリアは、電気抵抗の変化に比例して、チャネルを通ってソースからドレインに流れる。電子はｎチャネル型ＦＥＴにおけるチャネル内の伝導性を受け持ち、ｐチャネル型ＦＥＴにおいては、正孔がチャネル内の伝導性を受け持つ。ソースとドレインとの間のチャネル領域の上に配置された、静電結合されたゲート電極に電圧を印加することによって、ＦＥＴの出力電流が変えられる。薄いゲート誘電体が、ゲート電極をチャネル領域から電気的に絶縁する。ゲート電圧のわずかな変化が、ソースからドレインに流れる電流の大きな変化を引き起こすことがある。

ＦＥＴは、水平型アーキテクチャと垂直型アーキテクチャに分類することができる。水平型ＦＥＴは、これらが形成される基板の水平方向面と平行な方向における、ソースからドレインへのキャリアの流れを示す。垂直型ＦＥＴは、これらが形成される基板の水平方向面と垂直な方向における、ソースからドレインへのキャリアの流れを示す。垂直型ＦＥＴのチャネル長は、リソグラフィ機器及び方法によって分解可能な最小形状に依存しないので、水平型ＦＥＴより短いチャネル長を持つように、垂直型ＦＥＴを作ることができる。したがって、垂直型ＦＥＴは、水平型ＦＥＴと比べて、より迅速に切り換えることができ、かつ、より高い電力操作能力を持つ。

カーボン・ナノチューブは、ハイブリッド・デバイスの形成に用いるために提案された、炭素原子でできた、ナノスケールの高アスペクト比シリンダである。カーボン・ナノチューブは、導電性の形態で効率的に伝導し、半導体の形態で半導体として働く。水平型ＦＥＴは、チャネル領域として単一の半導体カーボン・ナノチューブを用い、基板の表面上に位置する金製ソース電極と金製ドレイン電極との間に延びるカーボン・ナノチューブの両端にオーム接触を形成するように製造された。ゲート電極は、カーボン・ナノチューブの下にあり、ほぼソース電極とドレイン電極との間にある基板内に定められる。基板の酸化された露出面が、埋め込まれたゲート電極とカーボン・ナノチューブとの間にゲート誘電体を定める。カーボン・ナノチューブの寸法が小さいために、こうした水平型ＦＥＴは、比較対象のシリコン・ベースのデバイス構造体に比べて、著しく低い電力を消費しながら確実に切り換えを行う必要がある。水平型ＦＥＴは、原子間力顕微鏡を用いて単一のカーボン・ナノチューブを操作することによって、或いは、ナノチューブの分散された群から単一のナノチューブをコインシデントに配置することによって、実験室条件の下では成功裏に形成された。しかしながら、こうした水平型ＦＥＴデバイス構造体を形成するこれらの方法は、大量生産技術とは両立しない。

したがって、必要とされるのは、大量生産技術に対応した、チャネル領域として１つ又は複数の半導体カーボン・ナノチューブを組み込む垂直型ＦＥＴ構造体である。

米国特許第６，４２３，５８３号明細書

本発明によると、垂直型半導体デバイス構造体が、ほぼ水平方向面を定める基板と、基板から垂直方向に突出するゲート電極と、ゲート電極を通って対向する第１端部と第２端部との間に垂直方向に延びる少なくとも１つの半導体ナノチューブとを含む。少なくとも１つの半導体ナノチューブ上に配置することができるゲート誘電体が、該少なくとも１つの半導体ナノチューブをゲート電極から電気的に絶縁する。ソースが、少なくとも１つの半導体ナノチューブの第１端部に電気的に結合され、ドレインが、少なくとも１つの半導体ナノチューブの第２端部に電気的に結合される。

本発明の別の態様においては、半導体デバイス構造体を形成する方法が、基板上に導電性パッドを形成することと、次いで、導電性パッドに電気的に結合された第１の端部と第２の自由端部との間に、導電性パッドからほぼ垂直方向に延びる少なくとも１つの半導体ナノチューブを成長させるステップとを含む。この方法はさらに、ゲート誘電体を用いて、少なくとも１つの半導体ナノチューブを電気的に絶縁することと、ゲート電極を通って垂直方向に延びる少なくとも１つの半導体ナノチューブを用いて、導電性パッドから電気的に絶縁され、かつ、該導電性パッドの上にあるゲート電極を形成することとを含む。少なくとも１つの半導体ナノチューブの第２の端部に電気的に結合され、ゲート電極から電気的に絶縁されるコンタクトが形成される。

各々の半導体ナノチューブは、制御電圧をゲート電極に印加することによって調整されるチャネルを有する電界効果トランジスタのチャネル領域を定める。本発明の一例においては、ソースとドレインとの間のチャネル領域の長さは、従来の電界効果トランジスタ内にチャネル領域を形成するための、半導体デバイス製造に用いられる従来のリソグラフィ・プロセスによって課される制限なしに、ゲート電極の垂直方向の寸法又は厚さによって定められる。

本発明の好ましい実施形態においては、半導体デバイス構造体は、ほぼ水平方向面を定める基板と、基板上に配置された導電性の第１プレートと、該第１プレートから垂直方向に突出する少なくとも１つのナノチューブとを含む。導電性分子構造を有することも、又は半導体分子構造を有することもできる各々のナノチューブは、第１プレートに電気的に結合される。誘電体層によって第１プレート及びナノチューブから電気的に隔離される導電性の第２プレートが、該第１プレート及び該ナノチューブの上に垂直方向に配置される。

本発明の別の態様においては、半導体デバイス構造体を形成する方法が、基板上に導電性の第１プレートを形成することと、該第１プレートに電気的に結合され、該第１プレートからほぼ垂直方向に延びる少なくとも１つのナノチューブを成長させることとを含む。この方法はさらに、各ナノチューブを包み込むことと、第１プレートを誘電体層で覆うことと、該誘電体層によって各ナノチューブ及び第１プレートから電気的に隔離される、第１プレートの上にある第２プレートを形成することとを含む。

本明細書に組み込まれ、本明細書の一部を構成する添付図面は、本発明の実施形態を示し、上述の本発明の一般的な説明及び下述の実施形態の詳細な説明と共に、本発明の原理を説明するのに役立つ。

本発明の一例は、電圧が静電結合されたゲート電極に印加されたときに、ソースとドレインとの間に選択的な導電性経路を提供する、チャネル領域の半導体材料としてカーボン・ナノチューブを用いる垂直型電界効果トランジスタ（ＦＥＴ）に向けられる。本発明の好ましい実施形態においては、ソースとドレインとの間のチャネル領域の長さは、ナノチューブの長さとほぼ等しいゲート電極の厚さによって定められ、解像度が制限されるリソグラフィ・プロセスには依存しない。ソースとドレインとの間に配置するために、カーボン・ナノチューブを個別に操作する必要はなく、デバイス製造は、デバイス表面上にランダムに分散された１つ又は複数のナノチューブのソース及びドレインとのコインシデントな位置合わせにも依存しない。

図１を参照すると、カーボン・ナノチューブ１４の成長をサポートするのに適した触媒材料の触媒パッド１０が、絶縁基板１２の領域上に多数あるパッド１０のパターンの一部として形成される。カーボン・ナノチューブ１４は、触媒パッド１０から上向きにほぼ垂直方向に延びるように配向される。絶縁基板１２は、酸化シリコンのような絶縁基板１２を形成することができる、これらに限定されるものではないが、シリコン（Ｓｉ）及びガリウム砒素（ＧａＡｓ）を含むいずれかの適切な半導体材料から成るウェハ（図示せず）上に形成することができる。触媒パッド１０は、これらに限定されるものではないが、金属ハロゲン化物及び金属カルボニルのような好適な前駆体を用いる化学気相成長法（ＣＶＤ）、スパッタリング、及び物理気相成長法（ＰＶＤ）を含むいずれかの従来の堆積技術により、触媒材料のブランケット層を絶縁基板１２上に堆積させ、次いで、標準的なリソグラフィ及び減法的エッチング・プロセスを用いてブランケット層をパターン加工することによって形成することができる。触媒パッド１０内の触媒材料は、ナノチューブの成長を促進するのに適した化学反応条件の下で、適切な反応物質に露出されたときに、核形成し、カーボン・ナノチューブ１４の成長をサポートすることができる、いずれかの材料である。例えば、好適な触媒材料は、これらに限定されるものではないが、鉄、白金、ニッケル、コバルト、これらの金属の各々の化合物、及び、金属シリサイドのようなこれらの金属の各々の合金を含む。

カーボン・ナノチューブ１４は、何らかの適切な成長又は堆積技術によって、触媒パッド１０上に成長される。本発明の一実施形態においては、カーボン・ナノチューブ１４は、触媒パッド１０を形成する触媒材料上のカーボン・ナノチューブの成長を促進するのに適した成長条件の下で、これらに限定されるものではないが、一酸化炭素（ＣＯ）、エチレン（Ｃ_２Ｈ_４）、メタン（ＣＨ_４）、アセチレン（Ｃ_２Ｈ₂）、アセチレンとアンモニア（ＮＨ_３）の混合物、アセチレンと窒素（Ｎ_２）の混合物、アセチレンと水素（Ｈ_２）の混合物、キシレン（Ｃ_６Ｈ_４（ＣＨ_３）_２）、及び、キシレンとフェロセン（Ｆｅ（Ｃ_５Ｈ_５）_２）の混合物を含む何らかの好適な気体の又は気化された炭素質反応物質を用いる化学気相成長法（ＣＶＤ）又はプラズマ強化ＣＶＤによって成長される。炭素質反応物質及び触媒パッド１０は、ＣＶＤ成長を促進する及び／又は加速するのに適した温度まで加熱することができる。反応物質は、触媒パッド１０の触媒材料と化学反応し、カーボン・ナノチューブ１４を核形成し、核形成後の成長を維持する。触媒パッド１０の触媒材料は、カーボン・ナノチューブ１４を形成する反応が生じるための活性化エネルギーを減少させることによって、それ自体が露出面で起こる化学反応によって変換又は消費されることなく、ナノチューブの成長に関与する。

カーボン・ナノチューブ１４は、結合した炭素原子の六角形のリングを含む、精密に配列された群で構成された中空の円筒形チューブを構成する。円筒形チューブは、約０．５ｎｍから約２０ｎｍまでの範囲の直径と、約０．５ｎｍから約３ｎｍまでの側壁厚とを有する。カーボン・ナノチューブ１４は、各々が、自由端部すなわち前端部１６と結合端部すなわち基部１８との間で計測される統計的分布の高さすなわち長さを持つことが予想される。カーボン・ナノチューブ１４は、触媒パッド１０の水平方向面に対して垂直方向、又は、少なくともほぼ垂直方向の配向となるように、平均して、該触媒パッド１０から上向きにほぼ垂直方向に延びる。カーボン・ナノチューブ１４のうちの１つ又は全てを、ここに定められるように垂直方向からわずかに傾斜させることができ、ナノチューブの配向は、平均して、ほぼ垂直方向である統計的分布によって特徴付けることができる。ナノチューブの密度及び隣接するカーボン・ナノチューブ１４間の間隔は、他の変数の中でも、成長条件に左右される。カーボン・ナノチューブ１４は、一般に、触媒パッド１０の露出された表面積上のほぼランダムな空間的位置において成長する。

半導体電子構造又は分子構造を有するカーボン・ナノチューブ１４を優先的に成長させるように、ＣＶＤ又はプラズマ強化ＣＶＤプロセスの成長条件が選択される。代替的に、半導体分子構造を有するカーボン・ナノチューブ１４は、例えば、金属（例えば、導電性）分子構造を有するナノチューブを破壊することによって、金属分子構造と半導体分子構造の両方を含む自然成長ナノチューブ１４のランダム・コレクションの中から優先的に選択することができる。導電性カーボン・ナノチューブの合成後の破壊は、同一出願人による米国特許６，４２３，５８３に説明されており、この特許の全体を引用により本明細書に組み入れる。ナノチューブ１４は、バンドギャップ及び半導体特性によって特徴付けられる炭素以外の材料で構成することもできる。

ここで用いられる「水平方向」という用語は、配向と関係なく、絶縁基板１２及び下にあるウェハの通常の面又は表面と平行な面として定義される。「垂直方向」という用語は、今しがた定義された水平方向と垂直な方向を指す。「上に（ｏｎ）」、「の上に（ａｂｏｖｅ）」、「の下に（ｂｅｌｏｗ）」、「側部（ｓｉｄｅ）」（「側壁」におけるような）、「より高い（ｈｉｇｈｅｒ）」、「より低い（ｌｏｗｅｒ）」、「の上方に（ｏｖｅｒ）」「の下方に（ｕｎｄｅｒ）」といった用語は、水平方向面に対して定義されるものである。

図２を参照すると、薄い誘電体層２０が、触媒パッド１０及び絶縁基板１２上に共形に堆積される。シリコン前駆体源としてテトラエチルオルトシリケート（ＴＥＯＳ）を用いる低圧の化学気相成長（ＬＰＣＶＤ）プロセスによって堆積された二酸化シリコン（ＳｉＯ_２）によって、誘電体層２０を構成することができる。誘電体層２０はまた、カーボン・ナノチューブ１４のそれぞれの高さすなわち長さに沿って、該カーボン・ナノチューブ１４の各々の外側も被覆する。電気的絶縁が保証される限り、ＴＥＯＳベースの酸化物の代わりに、他の多くの材料を用いることもできる。以下に説明されるように、カーボン・ナノチューブ１４上のコーティングは、電界効果トランジスタ（ＦＥＴ）デバイス構造体の構造における特徴として関与するそれぞれのゲート誘電体２２を定める。絶縁基板１２上に堆積された導電性材料のブランケット層２４が、隣接するカーボン・ナノチューブ１４間の空いた空間を充填し、ナノチューブ１４、絶縁基板１２、及び触媒パッド１０を覆う。ブランケット層２４は、誘電体層２０の部分によって絶縁基板１２から電気的に絶縁される。ブランケット層２４に適した導電性材料は、これらに限定されるものではないが、ドープされた多結晶シリコン（ポリシリコン）、及びアルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及びタングステン（Ｗ）のような金属を含む。ブランケット層２４は、金属ハロゲン化物及び金属カルボニルのような金属含有前駆体の熱分解（ｔｈｅｒｍａｌ ｄｅｃｏｍｐｏｓｉｔｉｏｎ）／熱分解（ｔｈｅｒｍｏｌｙｓｉｓ）によるＣＶＤ、ＰＶＤ、又はスパッタリングのような何らかの適切な堆積プロセスによって堆積させることができる。ブランケット層２４の厚さは、絶縁体で覆われたカーボン・ナノチューブ１４の自由端部を完全に覆う必要がある。各々のゲート誘電体２２は、対応するカーボン・ナノチューブ１４をブランケット層２４から電気的に絶縁する。

図３を参照すると、ブランケット層２４の露出面２６が、化学機械研磨（ＣＭＰ）プロセス又は他のいずれかの適切な平坦化技術によって、平坦になるように研磨される。一般に、ＣＭＰプロセスは、研磨、或いは、研磨パッドとブランケット層２４との間に導入されるスラリーによって化学的に助けられる機械的磨耗作用を含む。ブランケット層２４の厚さは、かなりの数のカーボン・ナノチューブ１４の前端部が露出面２６とほぼ同一平面上になり、次の処理のためにアクセス可能になるような深さまで、材料を除去することによって減少される。

図４を参照すると、ブランケット層２４の露出面２６が、カーボン・ナノチューブ１４に対して選択的に除去され、前端部１６が、該露出面２６の上に突出する。露出面２６を凹ませるための技術は、反応性イオン・エッチング（ＲＩＥ）、及び適切なエッチング溶液を用いる湿式エッチングを含む。例えば、ブランケット層２４を構成するポリシリコン又はアルミニウムは、塩素含有ガス、臭素含有ガス、又はＳｉＯ_２に対して選択的であることが知られている、これらの混合物を用いて、ＲＩＥによってエッチングすることができる。ブランケット層２４の残りの厚さが、ＦＥＴデバイス構造体のチャネル長を決定する。

図５を参照すると、露出面２６から誘電体層２０の深さまで垂直方向に延びる凹部２８が、ブランケット層２４内に形成される。凹部２８は、ブランケット層２４をパターン加工し、マスクされていない領域を露出させる、標準的なリソグラフィ及びエッチング・プロセスによって形成され、マスクされていない領域において、凹部２８及び他の同様のデバイス構造体の他の類似した凹部が形成され、領域がマスクされ、次に、例えばＮ_３を用いる例えば乾式エッチング・プロセスによってエッチングされ、マスクされていない領域内の導電性材料を除去する。誘電体層２０は、エッチング停止層として働く。ブランケット層２４はまた、凹部２８を形成するものと同じリソグラフィ及びエッチング・プロセスとすることができる標準的なリソグラフィ及びエッチング・プロセスによっても、個々のＦＥＴデバイス構造体４２（図８）の将来の位置を定める個々のゲート電極３０に区分化又は区画される。ブランケット層２４のマスクされていない領域内に存在し得るあらゆるカーボン・ナノチューブ１４は、凹部２８を形成するエッチング・プロセスによって除去されるか、或いは、凹部２８からカーボン・ナノチューブ１４を除去することができる他の何らかの適切なプロセスによって排除することができる。本発明は、露出面２６が凹まされ、カーボン・ナノチューブ１４の前端部１６を露出させる前に、個々のゲート電極３０が形成されるように、図４及び図５に関して説明されたプロセス段階の順序を逆にすることもできると考えられる。

図６を参照すると、凹部２８を充填し、ブランケット層２４の露出された領域を覆い、カーボン・ナノチューブ１４の前端部１６を覆う、誘電体材料の絶縁層３２が、共形に提供される。絶縁層３２は、例えば、前駆体源としてＮＨ_３及びシラン（ＳｉＮ_４）を用いるＬＰＣＶＤ又はプラズマ強化ＣＶＤを用いて堆積された窒化シリコン（Ｓｉ_３Ｎ_４）、又は前駆体源としてＴＥＯＳを用いるＣＶＤプロセスによって堆積させることができるＳｉＯ_２を構成することができる。凹部２８を充填する絶縁層３２の部分は、隣接するゲート電極３０を互いから電気的に絶縁する。

図７を参照すると、各カーボン・ナノチューブ１４の前端部１６が、絶縁層３２の凹まされた平坦な露出面３３の上に露出され、関連したゲート誘電体２２のある長さが、そこから除去される。このために、絶縁層３２は、ＣＭＰプロセス、又は他の何らかの適切な平坦化技術によって、平坦になるように研磨され、露出面３３を定める。次いで、露出面３３は、カーボン・ナノチューブ１４に対して選択的な凹まされた露出面３３の深さまで絶縁層３２及びゲート誘電体２２を除去する、１つ又は複数のＲＩＥプロセスを用いて、カーボン・ナノチューブ１４に対して更に凹まされる。代替的に、緩衝フッ化水素酸（ＨＦ）溶液のような好適なエッチング溶液を用いる湿式エッチング・プロセスを用いることもできる。カーボン・ナノチューブ１４は、長さの分布を有することができるが、図示されていない。特定のカーボン・ナノチューブ１４は、露出面３３が凹まされた後、絶縁層３２及び／又はゲート電極３０内に埋め込まれたままにできる。

図８を参照すると、標準的なリソグラフィ及びエッチング・プロセスを用いて、適切な位置に絶縁層３２内のコンタクト開口部を定め、該コンタクト開口部を導電性材料で充填することによって、ゲート・コンタクト３６及びソース・コンタクト３８が形成される。リソグラフィ及びエッチング・プロセスはまた、ドレイン・コンタクト４０として働く導電性材料の領域も定める。各々のゲート・コンタクト３６は、ゲート電極３０の１つに、電気的に、好ましくはオーミックに結合され、各々のソース・コンタクト３８は、触媒パッド１０の１つに、電気的に、好ましくはオーミックに結合される。各々のドレイン・コンタクト４０は、ゲート電極３０の関連したものを通って延びるカーボン・ナノチューブ１４の前端部１６に、電気的に、好ましくはオーミックに結合される。コンタクト３６、３８、及び４０は、互いから電気的に絶縁され、例えばＣＶＤ、ＰＶＤ、又はスパッタリングによって堆積された、これらに限られるものではないが、Ａｕ、Ａｌ、Ｃｕ、Ｍｏ、Ｔａ、Ｔｉ、及びＷを含む、何らかの好適な導電性材料から形成される。相互接続構造体を製造し、結合し、コンタクト３６、３８、及び４０を、隣接するＦＥＴの対応するコンタクトとリンクさせるために、標準的なバック・エンド・オブ・ライン（ＢＥＯＬ）処理が用いられる。

完成したデバイス構造体４２が、ゲート電極３０の１つによって定められたゲート又はゲート領域と、触媒パッド１０及びソース・コンタクト３８によって定められたソース又はソース領域と、ドレイン・コンタクト４０によって定められたドレイン又はドレイン領域と、絶縁基板１２の水平方向面に対して垂直方向の配向を有する関連したゲート電極３０を通って延びるカーボン・ナノチューブ１４の長さに沿ってまとめて定められる半導体チャネル領域と、ナノチューブ１４を覆う個々のゲート誘電体２２の各々によって定められるゲート誘電体とを有するＦＥＴデバイスを形成する。図８において、２つの完成したデバイス構造体だけが見えるが、ここに詳述されるように、構造体４２の多数の複製が、絶縁基板１２上に設けられることが理解される。完成したデバイス構造体４２の各々は、絶縁基板１２の隣接する領域上に支持される付加的な回路コンポーネント（図示せず）によるデバイス動作のために、電気的に結合される。対応するゲート・コンタクト３６を介してゲート電極３０の１つに電圧が印加され、そこを通って延びるカーボン・ナノチューブ１４内のチャネルを形成するとき、キャリアが、該カーボン・ナノチューブ１４を通して、触媒パッド１０からドレイン・コンタクト４０に選択的に流れる。触媒パッド１０及びソース・コンタクト３８は、ドレイン領域として働くことができ、ドレイン・コンタクト４０は、ソース領域として働くことができる。

図１及び図２における同じ参照符号が同様の特徴を示す、本発明の代替的な実施形態に従った図９及び図１０を参照すると、図２に示されるデバイス製造段階に続いて実行される異なる組の処理ステップによって、キャパシタ・デバイス構造体５０（図１０）を形成することができる。具体的には、導電体材料のブランケット層２４が、カーボン・ナノチューブ１４の誘電体で覆われた前端部１６の上にある深さまで平坦化され、導電体材料の層５２が、平坦化されたブランケット層２４に適用される。コンタクト（図示せず）が、触媒パッド１０に電気的に結合され、触媒パッド１０及びカーボン・ナノチューブ１４が、キャパシタ・デバイス構造体５０の一方の電極又はプレートを供給し、層５２が、キャパシタ・デバイス構造体５０の反対側の電極又はプレートを供給する。誘電体層２０が、２つのプレートを電気的に隔離する。誘電体層２０で覆われたカーボン・ナノチューブ１４の存在により、プレートの一方の有効表面積が増大される。

カーボン・ナノチューブ１４が半導体であるので、カーボン・ナノチューブ１４が電流を伝導するように、重ね合わせた定バイアス電圧をキャパシタ・デバイス構造体５０のプレートに印加する必要がある。本発明の代替的な実施形態においては、定バイアス電圧を必要としないように、導電性分子構造を提供するのに適した成長条件の下で、カーボン・ナノチューブ１４を成長させることができる。

本発明が、種々の実施形態の説明によって示され、これらの実施形態は、極めて詳細に説明されたが、添付の特許請求の範囲をそのような詳細に限定すること、又は何らかの方法で制限することは、出願人の意図するところではない。当業者であれば、付加的な利点及び修正が、容易に明らかになるであろう。したがって、より広い態様における本発明は、特定の詳細、代表的な装置及び方法、並びに図示され、説明された、説明に役立つ実施例に限定されるものではない。したがって、出願人の一般的な発明概念の範囲から逸脱することなく、こうした詳細から離脱することが可能である。

カーボン・ナノチューブが、パターン加工された導電性触媒パッド上に垂直方向に成長された状態の、基板の一部の断面図である。 次の製造段階における、図１と類似した断面図である。 次の製造段階における、図２と類似した断面図である。 次の製造段階における、図３と類似した断面図である。 次の製造段階における、図４と類似した断面図である。 次の製造段階における、図５と類似した断面図である。 次の製造段階における、図６と類似した断面図である。 次の製造段階における、図７と類似した断面図である。 本発明の代替的な実施形態に従った、次の製造段階における図２と類似した断面図である。 次の製造段階における、図９と類似した断面図である。

Claims (32)

1. ほぼ水平方向面を定める基板と、
   前記基板から垂直方向に突出するゲート電極と、
   前記ゲート電極を通って対向する第１端部と第２端部との間に垂直方向に延びる、少なくとも１つの半導体ナノチューブと、
   前記少なくとも１つの半導体ナノチューブを前記ゲート電極から電気的に絶縁するゲート誘電体と、
   前記少なくとも１つの半導体ナノチューブの前記第１端部に電気的に結合されたソースと、
   前記少なくとも１つの半導体ナノチューブの前記第２端部に電気的に結合されたドレインと
   を備える、垂直型半導体デバイス構造体。
2. 前記ソースが、前記少なくとも１つの半導体ナノチューブを成長させるのに有効な触媒材料から成る、請求項１に記載の半導体デバイス構造体。
3. 前記ドレインが、前記少なくとも１つの半導体ナノチューブを成長させるのに有効な触媒材料から成る、請求項１に記載の半導体デバイス構造体。
4. 前記ドレインを前記ゲート電極から電気的に絶縁するための、該ドレインと該ゲート電極との間に配置された絶縁層をさらに備える、請求項１に記載の半導体デバイス構造体。
5. 前記ソースを前記ゲート電極から電気的に絶縁するための、該ソースと該ゲート電極との間に配置された絶縁層をさらに備える、請求項１に記載の半導体デバイス構造体。
6. 前記少なくとも１つの半導体ナノチューブが、配列された炭素原子で構成されている、請求項１に記載の半導体デバイス構造体。
7. 前記少なくとも１つの半導体ナノチューブは、制御電圧を前記ゲート電極に印加することによってチャネルを通る電流の流れが調整されるようになったチャネルを有する電界効果トランジスタのチャネル領域を定める、請求項１に記載の半導体デバイス構造体。
8. 前記少なくとも１つの半導体ナノチューブが、前記水平方向面に対してほぼ垂直に配向される、請求項１に記載の半導体デバイス構造体。
9. 前記ゲート電極を通って垂直方向に延びる複数の半導体ナノチューブを更に備える、請求項１に記載の半導体デバイス構造体。
10. 前記ゲート誘電体が、前記少なくとも１つの半導体ナノチューブ上に配置される、請求項１に記載の半導体デバイス構造体。
11. 半導体デバイス構造体を形成する方法であって、
    基板上に導電性パッドを形成するステップと、
    前記導電性パッドに電気的に結合された第１端部と第２の自由端部との間に、該導電性パッドからほぼ垂直方向に延びる少なくとも１つの半導体ナノチューブを成長させるステップと、
    ゲート誘電体を用いて前記少なくとも１つの半導体ナノチューブを電気的に絶縁するステップと、
    ゲート電極を通って垂直方向に延びる前記少なくとも１つの半導体ナノチューブを用いて、前記導電性パッドから電気的に絶縁され、かつ、該導電性パッドの上にあるゲート電極を形成するステップと、
    前記少なくとも１つの半導体ナノチューブの前記第２端部に電気的に結合され、かつ、前記ゲート電極から電気的に絶縁されたコンタクトを形成するステップと
    を含む方法。
12. 前記少なくとも１つの半導体ナノチューブを電気的に絶縁する前記ステップが、該少なくとも１つの半導体ナノチューブを前記ゲート誘電体の内部に包み込むステップを含む、請求項１１に記載の方法。
13. 前記コンタクトを形成する前記ステップが、
    前記少なくとも１つの半導体ナノチューブの前記自由端部から前記ゲート誘電体を除去するステップと、
    前記コンタクトとして作動する金属構造を形成するステップと
    を含む、請求項１１に記載の方法。
14. 前記ゲート電極上に絶縁層を形成するステップと、
    前記絶縁層を凹ませ、前記少なくとも１つの半導体ナノチューブの前記自由端部を露出させるステップと
    をさらに含む、請求項１３に記載の方法。
15. 前記少なくとも１つの半導体ナノチューブがカーボン・ナノチューブであり、前記導電性パッドが、カーボン・ナノチューブを成長させるのに適した触媒材料で作られており、該少なくとも１つの半導体ナノチューブを成長させるステップが、半導体分子構造を有する前記カーボン・ナノチューブに炭素原子を組み込むのに有効な条件下で、前記導電性パッドを炭素質反応物質に露出させるステップを更に含む、請求項１１に記載の方法。
16. 前記少なくとも１つの半導体ナノチューブを成長させる前記ステップが、化学気相成長技術によって前記少なくとも１つの半導体ナノチューブを成長させるステップを更に含む、請求項１１に記載の方法。
17. 前記少なくとも１つの半導体ナノチューブの前記自由端部が、前記コンタクトを構成する金属内に突出する、請求項１１に記載の方法。
18. 前記少なくとも１つの半導体ナノチューブが、配列された炭素原子によって特徴付けられる、請求項１１に記載の方法。
19. 前記少なくとも１つの半導体ナノチューブが、制御電圧を前記ゲート電極に印加することによって調整されるチャネルを有する電界効果トランジスタのチャネル領域を定める、請求項１１に記載の方法。
20. 前記ゲート電極を形成する前記ステップが、
    前記導電性パッド上に絶縁層を適用するステップと、
    前記絶縁層を覆うように導電層を適用するステップと、
    前記導電層をパターン加工し、前記ゲート電極を定めるステップと
    を含む、請求項１１に記載の方法。
21. 前記コンタクトを形成する前記ステップが、
    前記絶縁層を凹ませ、前記少なくとも１つの半導体ナノチューブの前記自由端部を露出させるステップを含む、請求項２０に記載の方法。
22. 前記少なくとも１つの半導体ナノチューブの前記自由端部から前記ゲート誘電体を除去するステップと、
    前記コンタクトとして作動する金属構造を形成するステップと
    を更に含む、請求項２１に記載の方法。
23. 前記少なくとも１つの半導体ナノチューブは、制御電圧を前記ゲート電極に印加することによってチャネルを通る電流の流れが調整されるようになったチャネルを有する電界効果トランジスタのチャネル領域を定める、請求項１１に記載の方法。
24. 前記導電性パッドからほぼ垂直方向に延びる少なくとも１つの導電性ナノチューブを成長させるステップと、
    前記ゲート電極を形成する前に、前記少なくとも１つの導電性ナノチューブを破壊するステップと
    を更に含む、請求項１１に記載の方法。
25. ほぼ水平方向面を定める基板と、
    前記基板上に配置された導電性の第１プレートと、
    前記第１プレートから垂直方向に突出する、該第１プレートに電気的に結合された少なくとも１つのナノチューブと、
    前記第１プレートの上に垂直方向に配置された導電性の第２プレートと、
    前記第２プレートを前記第１プレート及び前記少なくとも１つのカーボン・ナノチューブから電気的に絶縁する誘電体層と
    を備える、半導体デバイス構造体。
26. 前記少なくとも１つのナノチューブが導電性分子構造を有する、請求項２５に記載の半導体デバイス構造体。
27. 前記少なくとも１つのナノチューブが半導体分子構造を有する、請求項２５に記載の半導体デバイス構造体。
28. 前記誘電体層が、前記少なくとも１つのナノチューブを包み込むコーティングを定める、請求項２５に記載の半導体デバイス構造体。
29. 半導体デバイス構造体を形成する方法であって、
    基板上に導電性の第１プレートを形成するステップと、
    前記第１プレートに電気的に結合され、該第１プレートからほぼ垂直方向に延びるように少なくとも１つのナノチューブを成長させるステップと、
    前記少なくとも１つのナノチューブ及び前記第１プレートを誘電体層で覆うステップと、
    前記少なくとも１つのナノチューブ及び前記第１プレートから前記誘電体層によって電気的に絶縁される第２プレートを、該第１プレートの上に形成するステップと
    を含む方法。
30. 前記少なくとも１つのナノチューブが導電性分子構造を有する、請求項２９に記載の方法。
31. 前記少なくとも１つのナノチューブが半導体分子構造を有する、請求項２９に記載の方法。
32. 前記少なくとも１つのナノチューブ及び前記第１のプレートを覆う前記ステップが、前記少なくとも１つのナノチューブを前記誘電体層の内部に包み込むステップを含む、請求項２９に記載の方法。

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