JP4434721B2 - ナノドットを有するメモリ製造方法 - Google Patents
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Description
本発明はナノドットを有するメモリ製造方法に係り、詳細には自己整合方法を使用したナノドットを有するメモリ製造方法に関する。
最近、メモリ、レーザーダイオード（Ｌａｓｅｒ Ｄｉｏｄ：ＬＤ）、フォトダイオード、トランジスタ、遠紫外線検出器、太陽電池、光変調器などにナノサイズのナノ素子を開発しようとする研究が注目を集め活発に進められている。ナノ素子において捕獲される電子の数はナノドットのサイズに依存する。ナノ素子は、従来の電子素子に比べて少数の電子でも駆動できるので、閾値電流を低くすることができる。したがって、低電圧駆動が可能であり、低電圧でも高出力を容易に誘導できるなどの優秀な効果を有する。
従来のナノドット製造方法は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを含む既存の成膜方法を利用してＳｉ、Ｓｉ3Ｎ4により原子サイズの核を形成させるか、あるいはナノ粒子を基板に噴射する方法を使用していた。しかし、前述した従来の方法ではナノ粒子のサイズを制御し難く、同じサイズのナノ粒子のみを選んで噴射するとしても均一なナノドットの分布を得難いという問題があった。
今日、情報通信技術はテラ級に至る大容量の情報貯蔵、処理及び情報伝達を高速で行う技術を要求している。特に、大容量の情報貯蔵のためにはナノドットのサイズを数ｎｍ程度に縮めることのできる技術が必要であり、高性能のメモリを具現するためには均一な分布でナノドットを形成させことのできる技術が要求される。
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであって、大容量のメモリが具現できるように数ｎｍ程度のサイズで均一に分布されるナノドットを有するメモリ製造方法を提供するものである。
前記技術的課題を達成するために、本発明は、ソースとドレイン電極とが形成された基板上に第１絶縁層、電荷貯蔵層、犠牲層及び、金属層を順に積層する第１段階と、前記金属層を陽極酸化して複数のホールを形成した後、前記ホールに露出された前記犠牲層を酸化させる第２段階と、前記酸化された金属層を除去し、前記酸化された犠牲層をマスクとして前記犠牲層及び前記電荷貯蔵層をエッチングして前記電荷貯蔵層をナノドットにパターニングする第３段階と、前記酸化された犠牲層を除去し、パターニングされた前記電荷貯蔵層の上部に第２絶縁層及び、ゲート電極を成膜し、前記第１絶縁層、電荷貯蔵層、第２絶縁層及び、ゲート電極を所定形態にパターニングする第４段階と、を含むことを特徴とするナノドットを有するメモリ製造方法を提供する。
前記電荷貯蔵層は、Ｓｉ、Ｓｉ3Ｎ4及び、Ａｌ2Ｏ3のうち何れか１つで形成する。
前記犠牲層は、Ｔａで形成し、前記金属層はＡｌまたはＡｌ合金で形成するのが望ましい。
前記第１及び第２絶縁層はＳｉＯ2で形成する。
前記第１段階で、前記第１絶縁層、電荷貯蔵層、犠牲層、金属層及び第２絶縁層を化学気相成膜法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、スパッタリング法またはエバポレーション法を利用して成膜するのが望ましい。
前記第３段階では、前記電荷貯蔵層を、ハニカム構造の複数配列とした複数のナノドット状の円筒によってドットアレー状にパターニングするのが望ましい。
本発明は犠牲層と陽極酸化工程を含む自己整合工程を利用して簡単にナノドットが形成できる工程上の長所と、数ｎｍないし数十ｎｍのサイズを有するナノドットを均一に分布させることによって大容量のメモリが具現できる長所とを有する。ナノドットのサイズを小さく形成すれば、メモリの駆動電圧が低くなるので、高性能のメモリが提供できる。
以下、図面を参照して本発明の実施例によるナノドットを利用したメモリ製造方法を詳細に説明する。
図１Ａないし図１Ｋは、本発明の実施例によるメモリ製造方法を示した工程図である。本発明の実施例によるメモリ製造方法は図１Ａないし図１Ｈで示されたナノドットを形成する段階と、図１Ｉないし図１Ｋで示されたトランジスタ構造を設置してメモリを完成する段階よりなる。
まず、図１Ａに示されたようにソースとドレイン電極Ｓ、Ｄとが形成された基板１０１上に第１絶縁層１０２を成膜した後、図１Ｂに示されたように第１絶縁層１０２の上面にＳｉ、Ｓｉ3Ｎ4、またはＡｌ2Ｏ3のような電荷貯蔵物質で電荷貯蔵層１０３を成膜する。電荷貯蔵層１０３の上面には図１Ｃに示されたようにＴａのような金属よりなる犠牲層１０５を成膜し、犠牲層１０５の上面には図１Ｄに示されたようにＡｌなどよりなる金属層１０７を成膜する。第１絶縁層１０２、電荷貯蔵層１０３、犠牲層１０５及び、金属層１０７はＣＶＤ、スパッタリング法、エバポレーション法などの薄膜成膜できる方法を利用して成膜できる。
図１Ｅは、図１Ｄに示された金属層１０７を陽極酸化して複数のホール１０８が形成される酸化金属層１０７ａに変化させる段階を示している。酸化金属層１０７ａに形成されるホール１０８を介して酸化性イオンに暴露される犠牲層１０５の一部は酸化が進んで酸化犠牲層１０５ａに組成が変わりながらホール１０８内部に成長する。例えば、金属層１０７がＡｌであれば、酸化金属層１０７ａはＡｌ2Ｏ3に変わり、犠牲層１０５がＴａであれば、酸化犠牲層１０５ａはＴａ2Ｏ5に変化する。陽極酸化時に形成される原形のホール１０８は、ホール１０８の表面積を最大限に拡大できるように蜂の巣形状のように一様で密度の高い配列となるドットアレイ構造になる。
酸化金属層１０７ａを除去すれば、図１Ｆに示されたように電荷貯蔵層１０３の上の全面に犠牲層１０５と酸化犠牲層１０５ａとが残留する。パターニングされた酸化犠牲層１０５ａをマスクとして酸化犠牲層１０５ａの間に露出される犠牲層１０５と犠牲層１０５の下部の電荷貯蔵層１０３とをイオンエッチング法またはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を利用してエッチングすれば、図１Ｇに示されたように、電荷貯蔵層１０３が蜂の巣形状のナノドットアレイ構造にパターニングされる。
電荷貯蔵層１０３の上面に位置する酸化犠牲層１０５ａをエッチングすれば、図１Ｈに示されたように、パターニングされた電荷貯蔵層１０３のみが残留する。その上面に図１Ｉに示されたようにＣＶＤ法またはスパッタリング法を利用して第２絶縁層１０９を成膜する。
また、その上面に図１Ｊに示されたようにゲート電極１１１を第２絶縁層上に成膜し、光食刻工程を実行する。詳しく説明すれば、ゲート電極１１１の上部に感光剤４２を塗布した後、マスク４４を上部に置いて、露光、現像及びエッチングして第１及び第２絶縁層１０２、１０９と電荷貯蔵層１０３及び、ゲート電極１１１を図１Ｋに示されたようにストライプ状にパターニングする。ゲート電極１１１はポリシリコンのような導電性物質を使用する。図１Ａないし図１Ｋに示された工程を遂行すれば、ナノドットを有するメモリ構造が完成される。
電気的にデータの消去と貯蔵とが可能であり、電源が供給されなくてもデータの保存可能な非揮発性メモリ装置は多様な分野で応用されているが、その例として、フラッシュメモリ、ＳＯＮＯＳメモリなどが開発されている。一般的には、フラッシュメモリはビットラインと接地間にセルが並列配置されるＮＯＲ構造のものと直列配置されるＮＡＮＤ構造 のものがある。
本発明によって製造されたメモリは電荷貯蔵層１０３をフローティングゲートとして機能させることによってフラッシュメモリに具現できる。メモリ容量が大きくなるに従って、回路は複雑になり、必要なゲートアレイ数が増加し、そのために微細パターニング技術が要求されるようになる。従って、既存のスタックゲート型の非揮発性メモリセルはそのサイズを小さくする必要があり、極微細化が進むが、フォトリソグラフィー及びエッチング工程技術はその限界に至っている。このような状況のもとで、本発明はナノドットを利用するメモリ製造方法を提供することによって高度のフォトリソグラフィー及びエッチング工程技術を利用せずにも大容量の非揮発性フラッシュメモリが提供できる。
図２は、本発明の実施例によってＴａとＴａ2Ｏ5のナノサイズの円筒構造をマスクとして図１Ｂの電荷貯蔵層１０３をエッチングする過程中に得たＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真である。
図２を参照すれば、２０〜２５ｎｍの直径と５ｎｍ〜１５ｎｍの高さとを有するナノドットが均一に分布しているのが見られる。図２に示されたナノドットは一具現例として本発明の実施例によるメモリ製造方法では数ｎｍないし数十ｎｍのサイズを有するナノドットが形成できる。
前記した説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するよりは、望ましい実施例の例示として解釈されねばならない。
例えば、本発明が属する技術分野で当業者であれば、本発明の技術的思想によって基板、電荷貯蔵層を類似した性質を有する他の物質を利用して形成できるであろう。それゆえに、本発明の範囲は説明された実施例によって定められるのではなく、特許請求の範囲に記載された技術的思想によって定められねばならない。
本発明はナノドットを有するメモリ製造方法に係り、詳細には自己整合方法を使用したナノドットを有するメモリ製造方法に関するものであり、例えば、大容量の情報貯蔵、超高速の情報伝達及び処理技術などに適用可能である。
１０１ 基板
１０２ 第１絶縁層
１０３ 電荷貯蔵層
１０９ 第２絶縁層
１１１ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
１０２ 第１絶縁層
１０３ 電荷貯蔵層
１０９ 第２絶縁層
１１１ ゲート電極
Ｓ ソース電極
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Claims (8)
- ソースとドレイン電極とが形成された基板上に第１絶縁層、電荷貯蔵層、犠牲層及び、金属層を順に積層する第１段階と、
前記金属層を陽極酸化して複数のホールを形成した後、前記ホールに露出された前記犠牲層を酸化させる第２段階と、
前記酸化された金属層を除去して前記酸化された犠牲層をマスクとして前記犠牲層及び前記電荷貯蔵層をエッチングして前記電荷貯蔵層をナノドットにパターニングする第３段階と、
前記酸化された犠牲層を除去し、パターニングされた前記電荷貯蔵層の上部に第２絶縁層及び、ゲート電極を成膜し、前記第１絶縁層、電荷貯蔵層、第２絶縁層及び、ゲート電極を所定形態にパターニングする第４段階と、を含むことを特徴とするナノドットを有するメモリ製造方法。 - 前記電荷貯蔵層はＳｉ、Ｓｉ3Ｎ4及び、Ａｌ2Ｏ3のうち何れか１つで形成することを特徴とする請求項１に記載のナノドットを有するメモリ製造方法。
- 前記犠牲層はＴａで形成することを特徴とする請求項１に記載のナノドットを有するメモリ製造方法。
- 前記金属層はＡｌまたはＡｌ合金で形成することを特徴とする請求項１に記載のナノドットを有するメモリ製造方法。
- 前記第１及び第２絶縁層はＳｉＯ2で形成することを特徴とする請求項１に記載のナノドットを有するメモリ製造方法。
- 前記第１段階で、前記第１絶縁層、電荷貯蔵層、犠牲層、金属層及び第２絶縁層を化学気相成膜法、スパッタリング法またはエバポレーション法を利用して成膜することを特徴とする請求項１に記載のナノドットを有するメモリ製造方法。
- 前記第３段階で、前記電荷貯蔵層をナノドット状の円筒が複数配列されたドットアレイ構造にパターニングすることを特徴とする請求項１に記載のナノドットを有するメモリ製造方法。
- 前記ナノドット状の円筒が蜂の巣形状に配列されるようにパターニングすることを特徴とする請求項７に記載のナノドットを有するメモリ製造方法。
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