KR100550452B1 - 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리소자 및 그 제조 방법 - Google Patents

정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 다중비트 비휘발성 메모리의 제조 방법에 있어서, (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의구형물질을 단층으로 형성하는 단계; (b) 상기 형성된 구형물질의 공극 사이에 금속을 수직 증착하는 단계; (c) 상기 구형물질을 식각하는 리프트 오프 공정을 통하여 형성된 금속 나노점을 제1 절연막 위에 패터닝하는 단계; (d) 상기 패터닝 된 금속 나노점 위에 제2 절연막을 증착하는 단계; (e) 상기 제2 절연막 위에 게이트 전극을 형성하는 단계; 및 (f) 소스/드레인 영역 형성을 위하여 불순물을 주입한 후 트랜지스터 제조공정을 이용하여 비휘발성 메모리를 제조하는 단계;를 포함하는 것을 특징으로 한다.
비휘발성 메모리, 멀티비트, 나노결정 부유 게이트 메모리, 금속 나노점, 자기정렬단분자층, 금속 증착, 리프트 오프

Description

정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자 및 그 제조 방법{Non-volatile Memory with Well-ordered Metal Nanodots for Multi-bit Cell Operation and its Manufacturing}
도 1a는 일반적으로 균일한 크기의 나노점을 배열하는 방법을 나타낸 투시도이다.
도 1b는 기존의 방법을 이용한 균일한 나노미터 크기의 구형물질을 배열한 후 금속 증착각도를 조절하여 기존의 수직 증착에 비하여 2배 이상의 금속 나노점을 배열하는 방법을 나타낸 투시도이다.
도 1c는 금속 증착각도를 조절하여 실험한 결과로 기존의 금속 수직증착에 비하여 3배의 금속 나노점이 정렬된 모습의 전자 현미경 사진이다.
도 2는 본 발명에 의한 제1 실시예로 나노미터 크기의 폴리스틸렌 비드를 이용하여 배열한 금속 나노점을 이용한 1비트 비휘발성 메모리 소자의 제작 방법을 순차적으로 나타낸 단면도이다.
도 3은 도2의 1비트 비휘발성 메모리 소자의 동작을 나타낸 그래프이다.
도 4a는 본 발명의 제1 실시예에 따른 나노미터 크기의 폴리스틸렌 비드를 단층으로 형성한 실험의 결과로 비드의 정렬된 모습과 공극의 전자 현미경 사진이다.
도 4b는 본 발명의 제1 실시예에 따라 금(gold)을 수직 증착하여 공극사이에 금원자가 증착된 전자 현미경 사진이다.
도 5는 본 발명에 의한 제2 실시예로 나노미터 크기의 폴리스틸렌 비드를 이용하여 배열한 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제작 방법을 순차적으로 나타낸 공정 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 나노미터 크기의 폴리스틸렌 비드를 이용하여 배열한 일함수가 서로 다른 두가지 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 동작 그래프이다.
도 7은 본 발명의 제3 실시예에 따른 자기정렬단분자층(SAM; self-assembled monolayer)를 이용하여 배열한 금속 나노점을 이용한 1비트 비휘발성 소자의 제작 방법을 나타낸 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
501 : 실리콘 기판 502 : 제1 절연막
503 : 제1 폴리스텔린 비드 504 : 제1 금속
505 : 제2 절연막 506 : 제2 폴리스틸린 비드
507 : 제2 금속 508 : 제어 유전막
509 : 게이트 전극
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리(Flash Memory)는 전원을 끄면 데이터를 상실하는 D램, S램과는 다르게, 전원이 끊겨도 저장된 데이터를 보존하는 롬(ROM)의 장점과 정보의 입출력이 자유로운 램(RAM)의 장점을 모두 지니고 있기 때문에 비휘발성 메모리라고 한다.
이러한 비휘발성 메모리는 D램과 같이 고집적이 가능하고, 전원이 꺼진 후에도 비휘발성으로 데이터 보존성이 우수하기 때문에 시스템 내에서 보조 메모리로서 대체가 가능하며, 이동성이 요구되고 휴대가 가능한 개인용 전자 통신기기나 디지털 카메라, MP3 플레이어, 메모리카드등의 데이터 저장장치에 광범위하게 쓰일 수 있다.
현재, 비휘발성 메모리인 플래쉬 메모리는 크게 코드 저장형(NOR)과, 데이터 저장형(NAND)이 있다.
여기서, 코드 저장형 플래시 메모리는 1-트랜지스터(TR), 1-메모리셀(MEMORY CELL)로 구성되며 D램이나 S램 방식의 임의 접근(RANDOM ACCESS)이 가능한 고속장치로써, 저전압화의 요구에 따라 발전하나 프로그램 및 소거 동작의 원리의 한계로 급격한 셀 크기의 축소와 셀 어레이의 효율 증가와 고집적화는 어렵다.
반면에, 데이터 저장형 플래시 메모리는 여러개의 트랜지스터가 직렬로 연결되어 있기 때문에 고집적이 가능하고, 핸드디스크(HARDDISK) 대체용으로 일정한 규 칙에 의해 데이터 접속이 가능한 고직접의 음성, 화상 등의 저장용으로 많이 사용된다. 데이터 저장형 플래시 메모리는 생산 비용을 낮추기 위하여 집적도의 증가로 발전할 것이며, 이를 위해서는 기술적으로 셀마다 2 비트 이상의 데이터를 저장할 수 있는 다중비트 기술이 필요하다.
그러나, 코드 저장형 플래시 메모리와 데이터 저장형 플래시 메모리와는 다르게, 전계효과 트랜지스터(MOSFET)를 사용하는 나노결정 부유 게이트 메모리 (nanocrystal floating gate memory)는 기존의 트랜지스터에 게이트 절연막이 얇은 터널 산화막, 나노 결정, 두꺼운 산화막으로 대체된 전계효과 트랜지스터 구조를 채택하여 기존의 공정을 그대로 사용한다.
따라서, 전계효과 트랜지스터가 가지는 빠른 속도, 낮은 손실, 높은 전류 및 고속 스위칭이 가능하다.
이러한, 나노결정 부유 게이트 메모리는 현재까지는 화학적 증착법을 활용한 실리콘 나노결정(silicon nano crystal)과, 게르마늄 나노결정(germanium nano crystal)에 그 연구가 집중되어 있다.
그러나, 화학적 증착법을 활용한 실리콘 나노결정과, 게르마늄 나노결정소자 는 크기가 축소됨에 따라 배열할 수 있는 나노점의 수가 제한되며, 불규칙적인 배열로 인하여 소형화된 소자에서 심각한 소자 특성의 변화를 유발하고, 나노점의 크기가 감소함에 따라 포획될 수 있는 캐리어수가 적어지게 되어 소자의 소형화에 불리하다는 문제점이 있다.
또한, 종래에 사용되고 있는 유기금속 화학 증착법은 균일한 크기의 나노점 을 형성하지만, 그 배치를 정확히 조절할 수 없다는 문제점이 있다.
이러한 종래기술의 문제점을 해결하기 위한 본 발명의 목적은, 나노 크기의 폴리스틸렌 비드등을 균일하게 배열한 후 금속 증착기술을 이용하여 다중비트 동작을 할 수 있는 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 다중비트 비휘발성 메모리의 제조 방법에 있어서, (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의구형물질을 단층으로 형성하는 단계; (b) 상기 형성된 구형물질의 공극 사이에 금속을 수직 증착하는 단계; (c) 상기 구형물질을 식각하는 리프트 오프 공정을 통하여 형성된 금속 나노점을 제1 절연막 위에 패터닝하는 단계; (d) 상기 패터닝 된 금속 나노점 위에 제2 절연막을 증착하는 단계; (e) 상기 제2 절연막 위에 게이트 전극을 형성하는 단계; 및 (f) 소스/드레인 영역 형성을 위하여 불순물을 주입한 후 트랜지스터 제조공정을 이용하여 비휘발성 메모리를 제조하는 단계를 포함하여 이루어진다.
여기서, 상기 (a)단계에서 구형물질은 폴리스틸렌 비드 또는 자기정렬단분자층(SAM; self-assembled monolayer)인 것이 바람직하다.
또한, 상기 자기정렬단분자층의 헤드(Head)의 크기를 조절하여 나노점의 크 기와 나노점의 간격을 조절하는 것이 바람직하다.
또한, 상기 (a)단계에서 구형물질은 오버행(Overhang)구조를 갖도록 형성된다.
또한, 상기 제1 절연막 또는 제2 절연막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인 것이 바람직하다.
또한, 상기 폴리스틸렌 비드는 직경이 20nm 이하인 것이 바람직하다.
상기 (b)단계의 수직 증착은 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법(EBD; Electron Beam Deposition) 또는 펄스레이저증착법(PLD; pulsed laser deposition)중 어느 하나를 이용하는 것을 특징으로 한다.
여기서, 상기 수직 증착시 실리콘 기판과 그 위에 증착되는 금속 나노점의 각도를 변화시켜 수직 증착의 경우에 비하여 2배 이상의 수의 금속 나노점 패턴을 형성하는 것이 가능하다.
상기 (c)단계에서 상기 구형물질의 식각용액은 유기용제인 것이 바람직하다.
상기 (f)단계의 트랜지스터는 평면단일게이트(planar single-gate) 전계 효과 트랜지스터 구조 또는 수직다중게이트(vertical multi-gate) 전계 효과 트랜지스터 구조인 것을 특징으로 한다.
여기서, 상기 (f)단계의 트랜지스터는 동일한 일함수(work-function) 또는 서로 다른 일함수를 갖는 게이트를 갖는 다중게이트 전계 효과 트랜지스터 구조인 것을 특징으로 한다.
위와 같은 제조방법에 의하여 정배열된 금속 나노점을 이용한 다중비트 비휘 발성 메모리 소자가 형성된다.
또 다른 다중비트 비휘발성 메모리의 제조 방법에 있어서, (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 구형물질을 단층으로 형성하는 단계; (b) 상기 형성된 구형물질의 공극 사이에 금속을 수직 증착하는 단계; (c) 상기 구형물질을 식각하는 리프트 오프 공정을 통하여 형성된 금속 나노점을 제1 절연막 위에 패터닝하는 단계; (d) 상기 패터닝 된 금속 나노점 위에 제2 절연막을 증착하는 단계; 및 (e) 상기 제2 절연막 위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
위와 같은 제조방법에 의하여 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자가 형성된다.
또 다른 다중비트 비휘발성 메모리의 제조 방법에 있어서, (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 제1 구형물질을 단층으로 형성하는 단계; (b) 상기 형성된 제1 구형물질을 마스크로 하여 제1 금속을 수직 증착하는 단계; (c) 상기 제1 구형물질을 식각하는 리프트 오프(lift-off)공정을 통하여 제1 금속 나노점을 제1 절연막 위에 패터닝 하는 단계; (d) 상기 패터닝된 제1 금속 나노점 위에 제2 절연막을 증착하는 단계; (e) 상기 제2 절연막 위에 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프 (lift-off)에 유리한 나노미터 크기의 제2 구형물질을 단층으로 형성하는 단계; (f) 상기 형성된 제2 구형물질을 마스크로 제2 금속을 수직 증착하는 단계; (g) 제2 구형물질을 식각하는 리프트 오프 공정을 통하여 제2 금속 나노점을 제2 절연막 위에 패터닝 하는 단계; (h) 상기 패터닝 된 제2 금속 나노점 위에 제어 유전막을 증착하는 단계; (i) 상기 제어 유전막 위에 게이트 전극을 형성하는 단계; 및 (j) 소스/드레인 영역 형성을 위하여 불순물 주입을 한 후 트랜지스터 제작공정을 이용하여 비휘발성 메모리를 제작하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 구형물질과 제2 구형물질은 폴리스틸렌 비드 또는 자기정렬단분자층(SAM; self-assembled monolayer)인 것이 바람직하다.
여기서, 상기 자기정렬단분자층의 헤드(Head)의 크기를 조절하여 나노점의 크기와 나노점의 간격을 조절하는 것을 특징으로 한다.
또한, 상기 제1 구형물질 및 상기 제2 구형물질은 오버행(Overhang)구조를 갖도록 형성된다.
상기 제1 절연막 또는 제2 절연막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인 것이 바람직하다.
상기 (b)단계에서 수직 증착은 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법(EBD; Electron Beam Deposition) 또는 펄스레이저증착법(PLD; pulsed laser deposition)중 어느 하나인 것을 특징으로 한다.
또한, 상기 수직 증착시 실리콘 기판과 그 위에 증착되는 금속 나노점의 각도를 변화시켜 수직 증착의 경우에 비하여 2배 이상의 수의 금속 나노점 패턴을 형성하는 것을 특징으로 한다.
상기 (c)단계 및 (g)단계에서 상기 구형물질의 식각용액은 유기용제인 것이 바람직하다.
상기 (h)단계에서 제어 유전막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인 것을 특징으로 한다.
상기 (j)단계에서 평면단일게이트(planar single-gate) 전계 효과 트랜지스터 구조 또는 수직다중게이트(vertical multi-gate) 전계 효과 트랜지스터 구조를 이용하는 것을 특징으로 한다.
상기 (j)단계에서 동일한 일함수(work-function) 또는 서로 다른 일함수를 갖는 게이트를 이용하는 다중게이트 전계 효과 트랜지스터 구조인 것을 특징으로 한다.
위와 같은 제조방법에 의하여 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자가 형성된다.
또 다른 다중비트 비휘발성 메모리의 제조 방법에 있어서, (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 제1 구형물질을 단층으로 형성하는 단계; (b) 상기 형성된 제1 구형물질을 마스크로 하여 제1 금속을 수직 증착하는 단계; (c) 상기 제1 구형물질을 식각하는 리프트 오프(lift-off)공정을 통하여 제1 금속 나노점을 제1 절연막 위에 패터닝 하는 단계; (d) 상기 패터닝된 제1 금속 나노점 위에 제2 절연막을 증착하는 단계; (e) 상기 제2 절연막 위에 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift- off)에 유리한 나노미터 크기의 제2 구형물질을 단층으로 형성하는 단계; (f) 상기 형성된 제2 구형물질을 마스크로 제2 금속을 수직 증착하는 단계; (g) 제2 구형물질을 식각하는 리프트 오프 공정을 통하여 제2 금속 나노점을 제2 절연막 위에 패터닝 하는 단계; (h) 상기 패터닝 된 제2 금속 나노점 위에 제어 유전막을 증착하는 단계; 및 (i) 상기 제어 유전막 위에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
위와 같은 제조방법에 의하여 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자가 형성된다.
이하, 본 발명에 따른 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법을 도면을 참조하여 상세하게 설명한다.
도 1a는 일반적으로 균일한 크기의 나노점을 배열하는 방법을 나타낸 투시도이다.
도시된 바와 같이, 균일한 크기의 나노점을 배열하는 방법을 간략하게 살펴보면, 균일한 크기의 콜로이드 결정 마스크(Colloidal Crystal Mask)를 배열한 후,금속 증착을 이용하여 균일한 크기의 나노점을 형성한다(100A).
콜로이드 결정 마스크를 식각하는 리프트 오프 공정 이후에, 균일한 크기의 금속 나노점이 정배열된다(100B).
도 1b는 기존의 방법을 이용한 균일한 나노미터 크기의 구형물질을 배열한 후 금속 증착각도를 조절하여 기존의 수직 증착에 비하여 2배 이상의 금속 나노점을 배열하는 방법을 나타낸 투시도이다.
도 1b는 기존의 방법을 이용한 균일한 나노미터 크기의 구형물질을 배열한 후 금속 증착각도를 조절하여 기존의 수직 증착에 비하여 2배 이상의 금속 나노점을 배열하는 방법을 나타낸 투시도이다.
도시된 바와 같이, 수직 증착시 실리콘 기판과 그 위에 증착되는 금속 나노점의 각도를 변화시켜 수직 증착의 경우에 비하여 2배 이상의 수의 금속 나노점 패턴을 형성하는 것이 가능하다.
이때, 증착 각도인 θ가 -15o 또는 θ가 +15o 이면, 수직증착시의 증착 각도 θ가 0o 일 경우에 비하여 3배의 금속 나노점을 배열할 수 있다.
위와 같이, 금속 증착각도를 조절하여 실험한 결과를 현미경으로 확인하여 보면 도 1c와 같다.
도 1c는 금속 증착각도를 조절하여 실험한 결과로 기존의 금속 수직증착에 비하여 3배의 금속 나노점이 정렬된 모습의 전자 현미경 사진이다.
도시된 바와 같이, 도 1b와 같은 방법으로 금속 증착각도를 조절하면 기존의 금속 수직증착에 비하여 3배의 금속 나노점이 형성된다.
이러한 방법은 본 발명에서 균일한 크기의 금속 나노점을 형성하고, 그 배치를 정확하게 조절하기 위하여 사용되며 이를 이용한 본 발명에 따른 비휘발성 소자의 제작 방법의 제1 실시예는 도 2와 같다.
[제1 실시예]
도 2는 본 발명에 의한 제1 실시예로 나노미터 크기의 폴리스틸렌 비드를 이용하여 배열한 금속 나노점을 이용한 1비트 비휘발성 메모리 소자의 제작 방법을 순차적으로 나타낸 단면도이다.
도시된 바와 같이, 실리콘 기판(201) 위에 제1 절연막(202)를 형성하고 폴리스틸렌 비드(203)를 단층으로 형성한다(200A).
이때, 폴리스틸렌 비드 외에도 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 구형물질을 이용하는 것이 가능하며, 일예로, 자기정렬단분자층(도 7에서 상세히 설명함)과 같은 구형물질의 이용이 가능하다.
이러한, 구형물질은 오버행(Overhang)구조를 갖도록 형성된다.
여기서, 오버행구조란, 제1 절연막(202)에 맞닿는 폴리스틸렌 비드(203)의 접촉 부분이 제1 절연막(202)의 표면을 따라 소정의 양만큼 돌출된 것을 말한다.
이때, 구형물질의 직경은 20nm이하인 것이 바람직하다.
위와 같이 형성된 폴리스틸렌 비드(203)의 공극사이에 금속(204)을 수직으로 증착한다(200B).
이때, 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법 또는 펄스레이저증착법을 이용하는 것이 바람직하다.
이후에, 리프트 오프공정을 통하여 폴리스틸렌 비드(203)를 식각하면, 금속 나노점(205)이 제1 절연막(202) 위에 패터닝된다(200C).
이때, 식각용액을 유기용제 또는 금속(204)을 식각하지 않는 유기용제 이외 의 용액을 사용하는 것이 바람직하다.
이렇게 형성된 금속 나노점(205)위에 제2 절연막(206)을 증착하고(200D), 게이트 전극(207)을 형성하고(200E), 소스/드레인 영역 형성을 위하여 불순물을 주입한 후 트랜지스터 제조공정을 이용하여 비휘발성 메모리를 제조한다(도시하지 않음).
여기서, 트랜지스터는 평면단일게이트 전계 효과 트랜지스터 구조 또는 수직다중게이트 전계 효과 트랜지스터 구조인 것이 바람직하다.
또한, 전술한 트랜지스터는 동일한 일함수(work-function) 또는 서로 다른 일함수를 갖는 게이트를 갖는 다중게이트 전계 효과 트랜지스터 구조이다.
그러나, 위와 같은 제조과정에서, 도 200A 내지 도 200E 과정만으로 제조된 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자는 캐패시터(capacitor)구조를 갖는다.
이렇게 형성된 1비트 비휘발성 소자의 동작을 보면 도 3과 같다.
도 3은 도2의 1비트 비휘발성 소자의 동작을 나타낸 그래프이다.
먼저, 논리값에 대한 전압특성을 알아보기 전에 먼저 파라미터를 정의하면 다음과 같다.
- 게이트에 걸리는 전압을 Vg라 정의한다.
- 금속 점에 전자가 포획되는 문턱전압을 Vtm이라 정의한다.
여기서, 논리 "0"은 Vg<Vtm 이기에 금속 점에 포획되는 전자가 매우 적기에 소거(erase) 상황과 유사한 소자 전체 문턱전압을 보이게 된다.
또한, 논리 "1"은 Vg>Vtm 이기에 금속 점에서 전자의 포획이 활발하게 일어나 큰 문턱전압 증가를 보이게 된다.
도 4a는 본 발명의 제1 실시예에 따른 나노미터 크기의 폴리스틸렌 비드를 단층으로 형성한 실험의 결과로 비드의 정렬된 모습과 공극의 전자 현미경 사진이다.
도시된 바와 같이, 공극의 크기는 폴리스틸렌 비드의 직경의 0.23배 이기에 20 nm의 폴리스틸렌 비드를 사용하면 금속 나노점의 직경은 4.6 nm가 되고 금속 나노점간의 간격은 20 nm가 된다.
도 4b는 본 발명의 제1 실시예에 따라 금(gold)을 수직 증착하여 공극사이에 금원자가 증착된 전자 현미경 사진이다.
이때, 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법 또는 펄스레이저증착법을 이용하여 수직증착하는 것이 바람직하다.
이렇게, 금속 나노점을 이용한 비휘발성 소자는 금속 나노점의 상태수 (density of state)가 실리콘 나노 결정이나 게르마늄 나노 결정보다 크기때문에 소자 제작시 발생할 수 있는 공정 변수에 의한 나노점의 페르미 에너지 준위 요동에 거의 영향을 받지 않는다.
또한, 문턱전압을 보다 정확하게 조절할 수 있으며, 금속 나노점은 그 상태수가 많기에 소자의 소형화에 유리하다는 장점을 가지고 있다.
또한, 금속의 종류에 따라 일함수의 변화가 가능하며 캐리어 제한(carrier confinement)이 가능하기 때문에 에너지 혼란상태(energy perturbation)를 방지하 는데 유리하다.
또한, 본 발명에 의하 제2 실시예는 다음과 같다.
[제2 실시예]
도 5는 본 발명에 의한 제2 실시예로 나노미터 크기의 폴리스틸렌 비드를 이용하여 배열한 금속 나노점을 이용한 다중비트 비휘발성 소자의 제작 방법을 순차적으로 나타낸 공정 단면도이다.
도시된 바와 같이, 실리콘 기판(501) 위에 제1 절연막(502)을 형성하고 제1 폴리스틸렌 비드(503)를 단층으로 형성한다(500A).
제1 폴리스틸렌(503)을 식각하는 리프트 오프 공정을 이용하여 제1 금속(504)의 나노점을 제1 절연막(502)위에 패터닝한다(500C).
위와 같이 제1 절연막(502) 위에 패터닝된 제1 금속(504)의 나노점 위에 제2 절연막(505)을 증착하고(500D), 제2 절연막(505) 위에 제2 폴리스틸렌 비드(506)을 단층으로 형성한다(500E).
이때, 폴리스틸렌 비드 외에도 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 구형물질을 이용하는 것이 가능하며, 일예로, 자기정렬단분자층(도 7에서 상세히 설명함)과 같은 구형물질의 사용이 가능하다.
이러한, 제1 구형물질 및 상기 제2 구형물질은 오버행(Overhang)구조를 갖도록 형성된다.
또한, 식각용액은 유기용제 또는 제1 금속(504) 또는 제2 금속(505)을 식각하지 않는 유기용제 이외의 용액을 사용하는 것이 바람직하다.
위와 같이 형성된 제2 폴리스틸렌 비드(506)위에 제2 금속(507)을 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법 또는 펄스레이저증착법을 이용하여 수직 증착하여 제2 폴리스틸렌 비드(506)의 공극 사이에 제2 금속(507)의 원자들이 증착되게 한다(500F).
제2 폴리스틸렌 비드(506)를 식각하는 리프트 오프 공정을 이용하여 제2 금속(507)의 나노점이 제2 절연막(505) 위에 패터닝 되게 한 후에, 제2 금속(507) 나노점 위에 제어 유전막(508)을 증착한다(500G).
위와 같이 제2 금속(507) 나노점 위에 증착된 제어 유전막(508) 위에 게이트 전극(509)을 형성한다(500H).
이때, 제어 유전막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인 것이 바람직하다.
또한, 500G 과정 이후에, 소스/드레인 영역 형성을 위하여 불순물을 주입한 후 트랜지스터 제조공정을 이용하여 비휘발성 메모리를 제조한다(도시하지 않음).
여기서, 트랜지스터는 평면단일게이트 전계 효과 트랜지스터 구조 또는 수직다중게이트 전계 효과 트랜지스터 구조인 것이 바람직하다.
또한, 전술한 트랜지스터는 동일한 일함수(work-function) 또는 서로 다른 일함수를 갖는 게이트를 갖는 다중게이트 전계 효과 트랜지스터 구조이다.
그러나, 위와 같은 제조과정에서, 도 500A 내지 도 500H 과정만으로 제조된 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자는 캐패시터(capacitor)구조를 갖는다.
도 6은 본 발명의 제2 실시예에 따른 나노미터 크기의 폴리스틸렌 비드를 이용하여 배열한 일함수가 다른 두가지 금속 나노점을 이용한 다중비트 비휘발성 소자의 동작 그래프이다.
먼저, 논리값에 대한 전압특성을 알아보기 전에 먼저 파라미터를 정의하면 다음과 같다.
- 게이트에 걸리는 전압을 Vg라 정의한다.
- 제1 금속 점에 전자가 포획되는 문턱전압을 Vtm1이라 정의한다.
- 제2 금속 점에 전자가 포획되는 문턱전압을 Vtm2이라 정의한다.
여기서는, Vtm1<Vtm2인 경우에 대한 것이다.
논리 "00"은 Vg<Vtm1<Vtm2 이기에 제1 금속 점과 제2 금속 점에 포획되는 전자가 매우 적기에 소거(erase) 상황과 유사한 소자 전체 문턱전압을 보이게 된다.
또한, 논리 "01"은 Vtm1<Vg<Vtm2 이기에 제1 금속 점에서 전자의 포획이 활발하게 일어나고 제2 금속 점에 포획되는 전자가 매우 적기에 리드(read)시 논리 "00"에 비하여 증가된 문턱전압을 보이게 된다.
논리 "11"은 Vg>Vtm1>Vtm2 이기에 제1 금속 점과 제2 금속 점에서 전자의 포획이 활발하게 일어나 리드시 가장 큰 문턱전압 증가를 보이게 된다.
위와 같이, 서로 다른 일함수를 갖는 두가지 이상의 금속 나노점을 서로 다른 층의 유전막에 형성함으로써 다중비트의 셀을 만들 수 있다.
[제3 실시예]
전술한 제1 실시예와 제2 실시예에서는 구형물질로 폴리스틸렌 비드 이외에 자기정렬단분자층의 이용이 가능한데, 이를 이용한 금속 나노점을 이용한 1비트 비휘발성 소자의 제작 방법을 나타낸 공정 단면도는 도 7과 같다.
도 7은 본 발명의 제3 실시예에 따른 자기정렬단분자층(SAM; self-assembled monolayer)를 이용하여 배열한 금속 나노점을 이용한 1비트 비휘발성 소자의 제작 방법을 나타낸 공정 단면도이다.
도시된 바와 같이, 실리콘 기판(701) 위에 제1 절연막(702)을 형성하고 자기정렬단분자층(703)이 배열되도록 형성한다(700A).
이때, 정렬단분자층(703)의 헤드(head)의 크기를 조절하여 나노점의 크기와 나노점의 간격을 조절하는 것이 가능하다.
위와 같이 형성된 자기정렬단분자층(703)위에 금속(704)을 증공증착, 스퍼터,전자빔증착법 또는 펄스레이저증착법을 이용하여 수직 증착하여 자기정렬단분자층(703)의 사이에만 금속(704)원자들이 증착되게 한다.
이후에, 자기정렬단분자층(703)을 제거하는 공정을 이용하여 금속(704) 나노점을 패터닝 한다.
패터닝 이후의 과정은 제1 실시예와 제 2 실시예에서의 패터닝 이후의 과정과 동일하므로 생략한다.
이러한 종래기술의 문제점을 해결하기 위한 본 발명의 목적은, 나노 크기의 폴리스틸렌 비드 또는 자기정렬단분자층을 균일하게 단층으로 배열한 후 마스크로 이용하여 금속의 증착을 통하여 균일한 크기의 금속 나노점을 패터닝 하는 기술을 이용하여, 소자의 소형화에 유리하고, 읽고 쓰는 시간을 줄일 수 있으며, 저장 전하 지속시간을 늘릴 수 있는 효과가 있다.
또한, 서로 다른 일함수를 갖는 두가지 이상의 금속을 서로 다른 유전막에 배열함에 따라 다중비트 동작을 할 수 있기 때문에 반도체 소자의 크기를 지속적으로 줄이며 그 집적도를 배가시키는 효과가 있다.
또한, 현재 반도체 공정을 이용한 매우 실용적인 기술로서, 기존의 비휘발성 소자에서 문제점인 긴 읽고 쓰는 시간을 줄일 수 있으며, 게이트 산화막에 따른 누설 전류를 줄여 그 신뢰도를 높이는 효과가 있다.
또한, 반도체 소자의 크기를 지속적으로 줄일 수 있기에 향후 반도체 산업 발전에 이바지 할 수 있다.

Claims (28)

  1. 다중비트 비휘발성 메모리의 제조 방법에 있어서,
    (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의구형물질을 단층으로 형성하는 단계;
    (b) 상기 형성된 구형물질의 공극 사이에 금속을 수직 증착하는 단계;
    (c) 상기 구형물질을 식각하는 리프트 오프 공정을 통하여 형성된 금속 나노점을 제1 절연막 위에 패터닝하는 단계;
    (d) 상기 패터닝 된 금속 나노점 위에 제2 절연막을 증착하는 단계;
    (e) 상기 제2 절연막 위에 게이트 전극을 형성하는 단계; 및
    (f) 소스/드레인 영역 형성을 위하여 불순물을 주입한 후 트랜지스터 제조공정을 이용하여 비휘발성 메모리를 제조하는 단계;
    를 포함하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 (a)단계에서 구형물질은 폴리스틸렌 비드 또는 자기정렬단분자층(SAM; self-assembled monolayer)인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 자기정렬단분자층의 헤드(Head)의 크기를 조절하여 나노점의 크기와 나노점의 간격을 조절하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 (a)단계에서 구형물질은 오버행(Overhang)구조를 갖도록 형성되는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 절연막 또는 제2 절연막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 폴리스틸렌 비드는 직경이 20nm 이하인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 (b)단계의 수직 증착은 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법(EBD; Electron Beam Deposition) 또는 펄스레이저증착법(PLD; pulsed laser deposition)중 어느 하나인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 수직 증착시 실리콘 기판과 그 위에 증착되는 금속 나노점의 각도를 변화시켜 수직 증착의 경우에 비하여 2배 이상의 수의 금속 나노점 패턴을 형성하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 (c)단계에서 상기 구형물질의 식각용액은 유기용제인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 (f)단계의 트랜지스터는 평면단일게이트(planar single-gate) 전계 효과 트랜지스터 구조 또는 수직다중게이트(vertical multi-gate) 전계 효과 트랜지스터 구조인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 (f)단계의 트랜지스터는 동일한 일함수(work-function) 또는 서로 다른 일함수를 갖는 게이트를 갖는 다중게이트 전계 효과 트랜지스터 구조인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  12. 상기 제1항 내지 11항 중 어느 한 항의 제조방법에 의하여 제조된, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자.
  13. 다중비트 비휘발성 메모리의 제조 방법에 있어서,
    (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의구형물질을 단층으로 형성하는 단계;
    (b) 상기 형성된 구형물질의 공극 사이에 금속을 수직 증착하는 단계;
    (c) 상기 구형물질을 식각하는 리프트 오프 공정을 통하여 형성된 금속 나노점을 제1 절연막 위에 패터닝하는 단계;
    (d) 상기 패터닝 된 금속 나노점 위에 제2 절연막을 증착하는 단계; 및
    (e) 상기 제2 절연막 위에 게이트 전극을 형성하는 단계;
    를 포함하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  14. 상기 제13항의 제조방법에 의하여 제조된, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자.
  15. 다중비트 비휘발성 메모리의 제조 방법에 있어서,
    (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 제1 구형물질을 단층으로 형성하는 단계;
    (b) 상기 형성된 제1 구형물질을 마스크로 하여 제1 금속을 수직 증착하는 단계;
    (c) 상기 제1 구형물질을 식각하는 리프트 오프(lift-off)공정을 통하여 제1 금속 나노점을 제1 절연막 위에 패터닝 하는 단계;
    (d) 상기 패터닝된 제1 금속 나노점 위에 제2 절연막을 증착하는 단계;
    (e) 상기 제2 절연막 위에 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 제2 구형물질을 단층으로 형성하는 단계;
    (f) 상기 형성된 제2 구형물질을 마스크로 제2 금속을 수직 증착하는 단계;
    (g) 제2 구형물질을 식각하는 리프트 오프 공정을 통하여 제2 금속 나노점을 제2 절연막 위에 패터닝 하는 단계;
    (h) 상기 패터닝 된 제2 금속 나노점 위에 제어 유전막을 증착하는 단계;
    (i) 상기 제어 유전막 위에 게이트 전극을 형성하는 단계; 및
    (j) 소스/드레인 영역 형성을 위하여 불순물 주입을 한 후 트랜지스터 제작공정을 이용하여 비휘발성 메모리를 제작하는 단계;
    를 포함하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 구형물질과 제2 구형물질은 폴리스틸렌 비드 또는 자기정렬단분자층(SAM; self-assembled monolayer)인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 자기정렬단분자층의 헤드(Head)의 크기를 조절하여 나노점의 크기와 나노점의 간격을 조절하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 구형물질 및 상기 제2 구형물질은 오버행(Overhang)구조를 갖도록 형성되는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 제1 절연막 또는 제2 절연막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  20. 제15항에 있어서,
    상기 (b)단계에서 수직 증착은 증공증착(evaporator), 스퍼터(sputter), 전자빔증착법(EBD; Electron Beam Deposition) 또는 펄스레이저증착법(PLD; pulsed laser deposition)중 어느 하나인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  21. 제15항에 있어서,
    상기 수직 증착시 실리콘 기판과 그 위에 증착되는 금속 나노점의 각도를 변화시켜 수직 증착의 경우에 비하여 2배 이상의 수의 금속 나노점 패턴을 형성하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  22. 제15항에 있어서,
    상기 (c)단계 및 (g)단계에서 상기 구형물질의 식각용액은 유기용제인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  23. 제15항에 있어서,
    상기 (h)단계에서 제어 유전막은 게이트 유전막 또는 산화막/질화막/산화막(ONO; Oxide/Nitride/Oxide) 구조인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  24. 제15항에 있어서,
    상기 (j)단계에서 평면단일게이트(planar single-gate) 전계 효과 트랜지스터 구조 또는 수직다중게이트(vertical multi-gate) 전계 효과 트랜지스터 구조를 이용하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  25. 제15항에 있어서,
    상기 (j)단계에서 동일한 일함수(work-function) 또는 서로 다른 일함수를 갖는 게이트를 이용하는 다중게이트 전계 효과 트랜지스터 구조인, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  26. 상기 제15항 내지 20항 중 어느 한 항의 제조방법에 의하여 제조된, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자.
  27. 다중비트 비휘발성 메모리의 제조 방법에 있어서,
    (a) 실리콘 기판에 제1 절연막을 형성하고 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 제1 구형물질을 단층으로 형성하는 단계;
    (b) 상기 형성된 제1 구형물질을 마스크로 하여 제1 금속을 수직 증착하는 단계;
    (c) 상기 제1 구형물질을 식각하는 리프트 오프(lift-off)공정을 통하여 제1 금속 나노점을 제1 절연막 위에 패터닝 하는 단계;
    (d) 상기 패터닝된 제1 금속 나노점 위에 제2 절연막을 증착하는 단계;
    (e) 상기 제2 절연막 위에 금속 나노점에 대하여 에지 선택도(etch selectivity)가 높으며 리프트 오프(lift-off)에 유리한 나노미터 크기의 제2 구형물질을 단층으로 형성하는 단계;
    (f) 상기 형성된 제2 구형물질을 마스크로 제2 금속을 수직 증착하는 단계;
    (g) 제2 구형물질을 식각하는 리프트 오프 공정을 통하여 제2 금속 나노점을 제2 절연막 위에 패터닝 하는 단계;
    (h) 상기 패터닝 된 제2 금속 나노점 위에 제어 유전막을 증착하는 단계; 및
    (i) 상기 제어 유전막 위에 게이트 전극을 형성하는 단계;
    를 포함하는, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자의 제조 방법.
  28. 상기 제27항의 제조방법에 의하여 제조된, 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리 소자.
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