WO2015012516A1 - 실리콘 나노 와이어 어레이의 제조방법 - Google Patents

실리콘 나노 와이어 어레이의 제조방법 Download PDF

Info

Publication number
WO2015012516A1
WO2015012516A1 PCT/KR2014/006294 KR2014006294W WO2015012516A1 WO 2015012516 A1 WO2015012516 A1 WO 2015012516A1 KR 2014006294 W KR2014006294 W KR 2014006294W WO 2015012516 A1 WO2015012516 A1 WO 2015012516A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon
plastic particles
catalyst layer
nanowire array
nanowires
Prior art date
Application number
PCT/KR2014/006294
Other languages
English (en)
French (fr)
Inventor
윤명한
이세영
Original Assignee
광주과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 광주과학기술원 filed Critical 광주과학기술원
Priority to KR1020167003982A priority Critical patent/KR101827656B1/ko
Priority to CN201480052091.1A priority patent/CN105555705B/zh
Priority to US14/908,930 priority patent/US9780167B2/en
Publication of WO2015012516A1 publication Critical patent/WO2015012516A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0361—Tips, pillars
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0133—Wet etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0147—Film patterning
    • B81C2201/0149—Forming nanoscale microstructures using auto-arranging or self-assembling material

Abstract

실리콘 기판 상에 플라스틱 입자들을 균일한 무작위 패턴으로 서로 이격하여 위치시키는 단계; 상기 플라스틱 입자들 사이에 촉매층을 형성하는 단계; 상기 플라스틱 입자들을 제거하는 단계; 상기 촉매층과 접촉하는 실리콘 기판 부위를 수직적으로 식각하는 단계; 및 상기 촉매층을 제거하는 단계를 포함하는, 실리콘 나노 와이어 어레이의 제조방법이 제공된다. 본 발명에 따르면, 공정이 단순하고 비용효과적이며 대면적 공정으로 대량생산이 가능하고 자원제한적인 장소에서도 나노 와이어의 제조가 가능하며, 나노 와이어의 구조를 독립적으로 제어할 수 있다.

Description

실리콘 나노 와이어 어레이의 제조방법
본 발명은 실리콘 나노 와이어 어레이의 제조방법에 관한 것이다.
나노 와이어(nano wire)란 다양한 반도체 나노 구조물 중의 하나로서 나노미터 단위의 크기를 가지는 와이어 구조체를 말한다. 대체로 직경이 10nm 미만에서부터 수백 nm에 이르는 나노 와이어를 포함해서 일컫는다.
이러한 나노 와이어에 대하여 제안된 제조방법들은 크게 세 종류로 분류될 수 있다.
첫째, 전자빔 리소그래피(e-beam lithography) 장비를 이용하여 포토레지스트를 나노 크기로 패터닝하고, 패터닝된 포토레지스트를 마스크로 사용하여 실리콘을 나노 크기로 식각함으로써, 2차원 실리콘 나노 와이어를 제작하는 방법이 제안되었다.
그러나 이러한 종래의 실리콘 나노 와이어의 제조방법에 따르면, 나노 와이어의 제조비용이 높아 대량생산에 부적합한 문제점이 있다.
둘째, 나노 크기의 금속촉매를 형성한 후, 950℃ 내외의 고온을 유지하면서, 반응가스(SiH4)를 주입하여 2차원 실리콘 나노 와이어를 성장시키는 자기정렬 방식인 VLS(Vapor-Liquid-Solid)법이 제안되었다.
그러나 이러한 방법은 나노 와이어의 구조를 제어하기 어렵고, 실리콘 나노 와이어의 성장 방향을 제어할 수 없다는 문제점이 있다.
셋째, 용액 공정을 이용한 식각 방법이 있다. 용액 공정을 이용한 식각 방법은 자기정렬 방식에 비하여 시간과 비용 절감의 효과가 있으며 용액 공정을 이용한 실리콘 나노 와이어 제작방법에 있어서 실리콘 나노 와이어의 기하학적인 변수(지름, 높이, 밀도 등)를 정확하게 조절하는 방법으로는 나노 구조를 이용한 육각형 격자 패턴이 주된 방법으로 이용되었다. 그러나 이 방법으로는 나노 와이어의 기하학적인 변수를 독립적으로 조절할 수 없으며 특히 대면적으로 나노 와이어를 제작하기에는 어렵다.
본 발명의 일 측면은 나노와이어의 기하학적인 변수들 (직경, 길이, 밀도, 위치 등)을 독립적으로 제어할 수 있고, 비용효과적이며, 대량생산이 가능한 나노 와이어 어레이의 제조방법을 제시하고자 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 측면은, 실리콘 기판 상에 플라스틱 입자들을 균일한 무작위 패턴으로 서로 이격하여 위치시키는 단계; 상기 플라스틱 입자들 사이에 촉매층을 형성하는 단계; 상기 플라스틱 입자들을 제거하는 단계; 상기 촉매층과 접촉하는 실리콘 기판 부위를 수직적으로 식각하는 단계; 및 상기 촉매층을 제거하는 단계를 포함하는, 실리콘 나노 와이어 어레이의 제조방법을 제공한다.
본 발명에 의하면, 공정이 단순하고 비용효과적이며 대면적 공정으로 대량생산이 가능하고 자원제한적인 장소에서도 나노 와이어의 제조가 가능하다. 특히, 나노 와이어의 구조를 독립적으로 제어할 수 있어 나노 구조를 이용하여 전자소자와 태양전지와 같은 광 에너지 산업, 바이오 센서 등 다양한 산업에 활용이 기대된다.
도 1은 본 발명의 일 실시예에 따른, 나노 와이어 어레이의 제조방법의 공정도이다.
도 2는 본 발명의 일 실시예에 따른 금속촉매 화학적 식각의 메커니즘을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 폴리스티렌 비드의 크기에 따른 실리콘 나노 와이어의 직경을 보여주는 사진이다.
도 4는 본 발명의 일 실시예에 따른 식각 시간에 따른 실리콘 나노 와이어의 높이를 보여주는 사진이다.
도 5는 본 발명의 일 실시예에 따른 폴리스티렌 비드의 밀도에 따른 실리콘 나노 와이어 어레이의 밀도를 보여주는 사진이다.
도 6은 본 발명의 일 실시예에 따라 제조된 실리콘 나노 와이어의 TEM 및 EDX 분석 도면이다.
도 7은 본 발명의 일 실시예에 따른, 수직구조의 실리콘 나노와이어 어레이(vSiNWA)의 패턴공정을 나타낸 도면이다.
도 8은 실리콘 나노와이어를 템플릿으로 하여 FeOx의 코어-쉘 구조가 형성된 사진이다.
도 9는 고분자층의 적층 횟수를 달리하면서 크기가 다른 플라스틱 입자의 분포 정도를 관찰한 결과 그래프이다.
본 명세서에서 사용되는 용어 "나노 크기" 또는 "나노"는, 이에 제한되는 것은 아니나, 1 내지 1천 나노미터 미만으로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실리콘 나노 와이어 어레이의 제조방법을 상세히 설명한다.
나노 크기의 물질들은 독특한 전기적, 광학적 및 기계적 특성과 같은 새로운 물리·화학적 성질을 가져서 최근 매우 중요한 연구분야로 대두되고 있다. 또한, 지금까지 진행되어 온 나노 구조에 대한 연구는 미래의 새로운 광소자 물질로서의 가능성을 보여주고 있다. 특히 나노 크기의 소자는 크기가 작아서 표면적/부피 비가 증가하므로 표면에서 일어나는 전기·화학적 반응이 우세해지므로 다양한 종류의 센서에 응용 가능하다. 특히, 수직 구조의 실리콘 나노 와이어 어레이(vSiNWA)는 유용한 전기적 성질, 큰 표면적, 양자구속효과, 생체적합성 등으로 인하여 큰 주목을 받고 있다.
하지만, 대부분의 나노 소자는 인위적으로 조작하기가 매우 힘들어서 실제 응용이 곤란하여 그 대안으로서 조작이 용이한 나노 와이어(nanowire)와 같은 나노 소자용 재료가 연구되고 있다. 나노 와이어는 바이오 센서, 레이저와 같은 광소자, 트랜지스터 및 메모리 소자 등 다양한 분야에 널리 응용될 수 있다.
현재 나노 와이어는 대개 촉매를 이용한 성장법으로 제조된다. 이러한 나노 와이어 제조 방법에서는 나노 와이어가 주어진 길이로 형성된 후, 사용된 촉매는 제거된다. 그러나, 이 경우 나노 와이어의 직경, 길이, 밀도, 위치 등을 자유자재로 제어하기가 곤란하다.
본 발명에서는 이러한 종래기술의 문제점을 해결하고자, 용액공정기반의 화학적 식각 방법에 의하여 수직구조의 실리콘 나노 와이어를 제조하는 방법을 제시하고자 한다. 이를 위하여, 도 1에 도시한 바와 같이, 본 발명의 일 측면은 실리콘 기판 상에 플라스틱 입자들을 균일한 무작위 패턴으로 서로 이격하여 위치시키는 단계, 상기 플라스틱 입자들 사이에 촉매층을 형성하는 단계, 상기 플라스틱 입자들을 제거하는 단계, 상기 촉매층과 접촉하는 실리콘 기판 부위를 수직적으로 식각하는 단계, 및 상기 촉매층을 제거하는 단계를 포함하는 실리콘 나노 와이어 어레이의 제조방법을 제공한다.
본 발명에서는 나노 와이어의 재료로서 결정성 실리콘(Si)을 선정하였으나, 이에 제한되지 않고, 비정질 실리콘(a-Si) 및 다결정 실리콘(polycrystalline-Si)에 대해서도 유사한 용액공정으로 대면적 나노와이어와 나노패턴을 만들 수 있다
본 발명에서는 실리콘을 이용하여 나노 와이어 어레이를 제조하는 공정을 중심으로 설명하고자 한다.
먼저, 실리콘 기판 위에 플라스틱 입자들을 서로 이격하여 위치하도록 올린다. 상기 실리콘 기판 위에 플라스틱 입자들을 위치시키기 전에 상기 실리콘 기판 위에 고분자층을 형성할 수도 있다. 이를 위하여, 상기 실리콘 기판 상에 양이온성 고분자 전해질이 함유된 용액을 도포하는 공정과 음이온성 고분자 전해질이 함유된 용액을 도포하는 공정을 교대로 실시하여 레이어-바이-레이어(layer-by-layer) 형태로 층상 자기조립 고분자층을 형성시킨다. 상기 공정은 복수회 반복할 수 있다. 상기 양이온성 고분자 전해질은 폴리아릴아민염소산, 폴리에틸렌이민, 폴리디메틸다이알릴아마이드, 폴리라이신 및 이들의 조합으로 이루어지는 군에서 선택되는 것일 수 있으나 이에 제한되는 것은 아니며, 상기 음이온성 고분자 전해질은 폴리스티렌술포네이트, 폴리아크릴산, 폴리비닐황산염, 헤파린 및 이들의 조합으로 이루어지는 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
실리콘 기판과 같이 음전하를 띄는 기판을 사용하는 경우에는 기판의 전하와 반대되는 전하를 띄는 양이온성 고분자 전해질이 함유된 용액을 기판에 먼저 도포하고, 그 다음에 음이온성 고분자 전해질이 함유된 용액을 도포하는 방식을 취할 수 있고 최종적으로 도포되는 고분자 전해질 용액은 플라스틱 입자가 가진 전하와 반대되는 전하를 띄고 있는 것이 바람직하다. 이와 같은 과정을 통하여 기판 상에 고분자층이 단일층 또는 복수층으로 형성될 수 있다. 기판에 고분자 전해질 용액을 도포하는 방식은 특별히 제한되지 않고 공지의 방식에 의할 수 있으며, 기판을 용액 내에 담지하는 방식을 취할 수도 있다.
상기 기판 상에 형성되는 고분자층은 접착제 역할을 하여 플라스틱 입자들이 기판 상에 부착되도록 할 수 있다. 또한, 플라스틱 입자들 사이에 정전기력을 작용시켜 플라스틱 입자들의 균일한 이격을 도와준다. 도 9을 참조하면, 크기가 100nm, 150nm, 200nm, 350nm인 플라스틱 입자들이 기판 상에 이격하여 위치하는 분포도를 확인할 수 있다. 고분자층을 1층, 3층, 5층 7층으로 형성한 경우 고분자층의 적층 횟수가 증가할수록 입자들의 분포가 균일하게 나타났다. 이를 통해, 고분자층이 플라스틱 입자들의 균일한 분포에 도움을 준다는 것을 확인할 수 있다.
플라스틱 입자들은 구형인 것이 바람직하고, 필요에 따라 형태를 다양화할 수 있다. 상기 플라스틱 입자들은 알갱이 상태로 고분자층이 형성된 실리콘 기판 상에 흩뿌릴 수 있으나, 특정 용액에 플라스틱 입자들을 혼합하여 스핀 코팅 등의 방법으로 도포할 수도 있다. 상기 플라스틱 입자들은 배열에 주기성을 띌 수도 있으나, 비주기성을 띌 수도 있다. 결과적으로 상기 플라스틱 입자들은 균일한 무작위 패턴으로 서로 떨어져서 위치할 수 있다.
상기 플라스틱은 폴리에틸렌, 폴리프로필렌, 폴리스티렌, 폴리에틸렌 테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리페닐렌 옥사이드, 폴리아세탈로 이루어지는 군에서 선택되는 것일 수 있으나 이에 제한되지 않으며, 이러한 플라스틱 입자들의 직경은 나노 크기인 것이 바람직하다.
플라스틱 입자들이 각각 적당한 위치에 분산된 경우 산소 플라즈마 처리하여 고분자층 또는 용액성분을 제거한다. 이어서, 상기 플라스틱 입자들 사이에 촉매층을 형성하는데, 플라스틱 입자들이 부착된 실리콘 기판 위에 촉매층을 증착하는 방법을 사용할 수 있다. 구체적으로 스퍼터링, 전자빔 증착, 진공증착, 화학적 기상 증착, 물리적 기상 증착, 원자층 증착(Atomic Layer Deposition; ALD) 등의 방법에 의할 수 있다.
상기 증착 과정을 통해 플라스틱 입자의 노출된 표면뿐만 아니라, 플라스틱 입자들 사이의 공간에 촉매층이 형성된다. 이어서, 상기 플라스틱 입자들을 제거하게 되면, 플라스틱 입자가 머물렀던 위치에는 촉매층이 형성되지 않은 상태로 남게 된다.
상기 촉매층은 은(Ag), 금(Au), 백금(Pt), 구리(Cu) 또는 이들의 조합을 포함할 수 있다.
본 발명은 금속 촉매에 의하여 이루어지는 화학적 습식 식각을 통하여 나노 와이어 어레이를 형성한다. 습식 식각은 식각하고자 하는 물질을 식각 용액에 접촉시켜, 화학 반응에 의하여 식각하는 방법을 말한다.
식각용액으로는 산(acid) 및 과산화물을 포함할 수 있다. 상기 산(acid)의 대표적인 예로서는 불산(HF)를 들 수 있고, 상기 과산화물의 대표적인 예로는 과산화수소(H2O2)를 들 수 있다. 상기 식각용액에 포함된 산(acid)과 과산화물의 농도를 적절하게 조절하게 되면 식각에 필요한 시간 또한 조절할 수 있다.
금속촉매를 포함하는 촉매층과 접촉하는 실리콘 기판의 부위는 과산화수소가 금속촉매로 인하여 환원되면서 실리콘 내에 홀이 형성되며, 이러한 홀이 풍부한 영역은 산(acid)에 노출되어 용해된다.
도 2를 참조하면서 자세한 반응 메커니즘을 살펴보면 다음과 같다.
(캐소드 반응식)
H2O2 + 2H+ + 2e- → 2H2O
2H+ + 2e- → H2
(애노드 반응식)
Si + 2H2O → SiO2 + 4H+ + 4e-
SiO2 + 6HF → H2SiF6 + 2H2O
Si + 4HF → SiF4 + 4H+ + 4e-
상기와 같은 반응이 반복적으로 이루어지면 촉매층 아래 부분의 실리콘은 용해되면서 수직적으로 식각이 이루어지고 촉매층에 포함된 금속은 아래의 실리콘으로 떨어지게 된다. 이러한 과정이 반복된 후 식각이 완료되고 나서, 최종적으로 상기 금속을 제거하면 원하는 나노 와이어 어레이를 얻을 수 있다.
또한, 촉매층에 포함된 금속은 염산과 질산의 혼합액인 왕수를 이용해 제거될 수 있다.
본 발명에서는 공정 조건을 적절히 조절함으로써 나노 와이어의 구조 변수를 제어할 수 있다. 이러한 구조 변수, 즉, 직경, 높이, 밀도, 위치 등이 독립적으로 제어된 나노 와이어는 신경단위의 계면을 관찰하는데 활용될 수 있다.
구조 변수를 제어하는 한 가지 방법으로서, 플라스틱 입자의 크기를 제어하면 나노 와이어의 직경을 조절할 수 있다. 도 3에서 확인할 수 있듯이, 플라스틱 입자의 크기를 각각 100nm, 150nm, 240nm로 달리하여 와이어를 제조한 결과, 도 3(a)는 직경이 100nm, 도 3(b)는 직경이 150nm, 도 3(c)는 직경이 240nm인 와이어가 얻어졌음을 확인할 수 있다.
또한, 식각용액을 사용하여 식각하는 시간을 제어함으로써, 나노 와이어의 높이, 즉 나노 와이어의 길이를 조절할 수 있는데, 식각 시간이 길수록 와이어의 높이 혹은 길이가 길어진다. 도 4에서 볼 수 있는 바와 같이, 나노 와이어의 평균 높이는 식각 시간이 1 분인 경우(도 4(a))는 0.9㎛ 미만, 2 분인 경우(도 4(b))는 1.4㎛, 3 분인 경우(도 4(c))는 1.8㎛로 나타났다.
또한, 상기 플라스틱 입자들 사이의 간격을 제어함으로써, 나노 와이어 어레이의 밀도를 조절할 수 있다. 제조 공정상으로는 플라스틱 입자가 포함된 용액을 탈이온수로 희석하는 배율을 조절하여 용액 내에 포함된 플라스틱 입자들의 밀도를 조절하고, 상기 용액을 도포함으로써 도포된 플라스틱 입자들 사이의 간격을 제어할 수 있다.
도 5에서 볼 수 있는 바와 같이, 플라스틱 입자가 포함된 용액의 탈이온수 희석배율을 적절히 조절한 경우, 단면적 100㎛2 당 나노 와이어의 개수가 각각 350개 이하(도 5(a)), 700개 이하(도 5(b)), 1400개 이하(도 5(c))로 밀도가 조절된 나노 와이어 어레이 기판을 제작할 수 있다.
본 발명의 나노 와이어 어레이의 구조는 일정한 패턴을 형성하여 주기성을 띈 구조로 제작될 수도 있다. 즉, 금속촉매 화학적 에칭(MACE; metal assisted chemical etching) 방법과 포토리소그래피(photolithography) 방법을 결합함으로써 실현할 수 있다.
도 7을 참조하여, 패턴을 형성하여 식각하는 과정을 설명하면 다음과 같다.
실리콘 기판 위에 감광액을 스핀코팅으로 도포하고 원하는 패턴마스크를 이용하여 포토리소그래피 공정을 수행한다. 패터닝된 실리콘 기판 위에 고분자층을 층상 자기 조립방법으로 형성시키고 원하는 크기의 플라스틱 입자들을 올린다. 상술한 바와 같은 방법으로 금속 촉매층을 증착시킨 후 식각용액에 넣어 화학반응을 수행하면 원하는 패터닝된 부분에만 수직형 나노와이어 어레이 구조를 형성할 수 있다.
또한, 플라스틱 입자들을 임의로 분산시켜 코팅함으로써 나노 비주기성을 띈 구조로 제작될 수도 있다. 즉, 층상 자기조립(layer-by-layer self-assembly) 방법과 나노스피어 리소그래피(nanosphere lithography) 방법을 결합함으로써 나노구를 육각형 격자 패턴이 아닌 임의로 균등하게 분산시켜 코팅함으로써 나노와이어의 기하학적인 변수들을 독립적으로 조절하고 배열에 비주기성이 있는 나노 와이어 어레이를 제작할 수 있다.
제조된 실리콘 나노 와이어를 TEM 및 EDX를 통하여 특성을 파악한 결과, 도 6과 같은 결과를 얻었다.
TEM을 통해서는 제조된 실리콘 나노와이어의 결정성과 표면구조를 확인할 수 있다. 나노와이어의 표면은 비결정질 형태로 존재하며 식각 에칭을 통해 제조되었을 때 나타나는 특징인 미세기공이 많이 존재함을 알 수 있다. 나노와이어의 내부는 결정질의 형태로 본래 실리콘 웨이퍼가 가지는 [100] 결정성을 보인다. 또한 EDX 측정을 통해서 실리콘 나노와이어의 성분분석을 한 결과 실리콘과 산소 원자가 포함되어 있는 것이 확인되므로 실리콘 나노와이어 표면에 산화실리콘층이 있음을 유추해 볼 수 있다.
또한, 실리콘 나노 와이어를 탬플릿으로 사용하여 바깥 표면에, 예를 들면, Si, Ge, Cu, Ni, Cr, Fe, Ag, Ti, Co, Zn, Mg, Pt, Pd, Os, Au, Pb, Ir, Mo, V, Al과 같은 금속, 이들의 합금, SnO2, Cr2O3, Fe2O3, Fe3O4, FeO, NiO, AgO, TiO2, Co2O3, Co3O4, CoO, ZnO, PtO, PdO, VO2, MoO2 및 PbO 과 같은 금속 산화물, 폴리이미드와 같은 폴리머, 또는, 예를 들면, Ti/TiO2와 같은 적층 구조를 갖는 이들 재료의 조합으로 이루어진 적어도 하나 이상의 재료층을 코팅함으로써, 소정의 광학적, 전기적, 자기적, 기계적 또는 화학적 기능을 제공할 수 있는 코어-쉘 나노 와이어 구조를 제공할 수도 있다. 실리카 나노 와이어에 코팅되는 상기 재료들은 화학기상 증착, 원자층 증착, 스퍼터링 등 공지의 박막 증착 방법에 의해 형성될 수 있다.
일부 실시예에서는, 상기 재료층을 코팅한 후, 상기 실리콘 나노 와이어를 제거하여, 상기 적어도 하나 이상의 재료층만을 잔류시킨 구조를 갖는 나노 튜브 어레이 구조를 제공할 수도 있다. 이와 같이, 탬플릿으로 사용된 상기 실리콘 나노 와이어는 소자 제작의 방법에 따라 나노 튜브 어레이 구조의 내부에 존재하거나, 플라즈마를 이용한 건식 식각 또는 HF에 의한 습식 식각에 의해 제거될 수 있다.
코어-쉘 나노와이어 구조를 만드는 방법은 다음과 같다. 상기에서 제시한 방법으로 만들어진 실리콘 나노와이어 템플릿의 표면을 치환시키는 과정이 필요하다. 졸-겔 법을 이용하여 FeOx 용액을 만들고 만들어진 용액에 표면 처리된 실리콘 나노와이어 템플릿을 넣는다. 이후, 산화수를 이용해 처리해주면 도 8 에서 확인할 수 있듯이 실리콘 나노와이어의 모양을 따라서 FeOx의 코어-쉘 구조가 형성된다.

Claims (12)

  1. 층상 자기조립 고분자층이 형성된 실리콘 기판 상에 플라스틱 입자들을 균일한 무작위 패턴으로 서로 이격하여 위치시키는 단계;
    상기 플라스틱 입자들 사이에 촉매층을 형성하는 단계;
    상기 플라스틱 입자들을 제거하는 단계;
    상기 촉매층과 접촉하는 실리콘 기판 부위를 수직적으로 식각하는 단계; 및
    상기 촉매층을 제거하는 단계를 포함하는, 실리콘 나노 와이어 어레이의 제조방법.
  2. 제 1항에 있어서,
    상기 층상 자기조립 고분자층은 상기 실리콘 기판 상에 양이온성 고분자 전해질이 함유된 용액을 도포하는 공정과 음이온성 고분자 전해질이 함유된 용액을 도포하는 공정을 교대로 실시하여 형성하는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  3. 제 2항에 있어서,
    상기 양이온성 고분자 전해질은 폴리아릴아민염소산, 폴리에틸렌이민, 폴리디메틸다이알릴아마이드, 폴리라이신 및 이들의 조합으로 이루어지는 군에서 선택되는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  4. 제 2항에 있어서,
    상기 음이온성 고분자 전해질은 폴리스티렌술포네이트, 폴리아크릴산, 폴리비닐황산염, 헤파린 및 이들의 조합으로 이루어지는 군에서 선택되는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  5. 제 1항에 있어서,
    상기 플라스틱은 폴리에틸렌, 폴리프로필렌, 폴리스티렌, 폴리에틸렌 테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리카보네이트, 폴리메틸메타크릴레이트, 폴리페닐렌 옥사이드, 폴리아세탈로 이루어지는 군에서 선택되는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  6. 제 1항에 있어서,
    상기 촉매층은 은(Ag), 금(Au), 백금(Pt), 구리(Cu) 또는 이들의 조합을 포함하는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  7. 제 1항에 있어서,
    상기 촉매층을 형성하는 단계는 증착방법에 의하는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  8. 제 1항에 있어서,
    상기 식각하는 단계는 습식식각 공정에 의하여 이루어지는 것인, 실리콘 나노 와이어 어레이의 제조방법.
  9. 제 5항에 있어서,
    상기 습식식각 공정은 산(acid) 및 과산화물을 포함하는 용액을 사용하여 수행되는, 실리콘 나노 와이어 어레이의 제조방법.
  10. 제 1항에 있어서,
    상기 플라스틱 입자들의 크기를 제어하여 실리콘 나노 와이어의 직경을 조절하는, 실리콘 나노 와이어 어레이의 제조방법.
  11. 제 1항에 있어서,
    상기 플라스틱 입자들 사이의 간격을 제어하여 실리콘 나노 와이어 어레이의 밀도를 조절하는, 실리콘 나노 와이어 어레이의 제조방법.
  12. 제 1항에 있어서,
    상기 식각하는 단계의 식각 시간을 제어하여 실리콘 나노 와이어의 높이를 조절하는, 실리콘 나노 와이어 어레이의 제조방법.
PCT/KR2014/006294 2013-07-22 2014-07-14 실리콘 나노 와이어 어레이의 제조방법 WO2015012516A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020167003982A KR101827656B1 (ko) 2013-07-22 2014-07-14 실리콘 나노 와이어 어레이의 제조방법
CN201480052091.1A CN105555705B (zh) 2013-07-22 2014-07-14 硅纳米线阵列的制备方法
US14/908,930 US9780167B2 (en) 2013-07-22 2014-07-14 Method of manufacturing silicon nanowire array

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20130086180 2013-07-22
KR10-2013-0086180 2013-07-22

Publications (1)

Publication Number Publication Date
WO2015012516A1 true WO2015012516A1 (ko) 2015-01-29

Family

ID=52393505

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2014/006294 WO2015012516A1 (ko) 2013-07-22 2014-07-14 실리콘 나노 와이어 어레이의 제조방법

Country Status (4)

Country Link
US (1) US9780167B2 (ko)
KR (1) KR101827656B1 (ko)
CN (1) CN105555705B (ko)
WO (1) WO2015012516A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111803231A (zh) * 2020-06-28 2020-10-23 深圳大学 一种仿生微/纳米抗菌结构及其制造方法与应用

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157675A (zh) * 2014-08-05 2014-11-19 京东方科技集团股份有限公司 一种oled显示器件及其制作方法、显示装置
CN106637127A (zh) * 2016-12-12 2017-05-10 陕西科技大学 一种利用二氧化锡制备Si纳米线多线阵列的方法
CN106587068A (zh) * 2016-12-12 2017-04-26 陕西科技大学 一种利用二氧化锡制备单根Si纳米线的方法
CN106684175B (zh) * 2017-02-15 2019-02-19 中国科学院合肥物质科学研究院 具有色彩调变的太阳能电池及其制备方法
CN113264498A (zh) * 2021-04-08 2021-08-17 哈尔滨工业大学（深圳） 金属氧化物界面装置及其制备方法与应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550452B1 (ko) * 2004-10-19 2006-02-08 한국과학기술원 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리소자 및 그 제조 방법
KR100987331B1 (ko) * 2008-04-30 2010-10-13 성균관대학교산학협력단 액상 증착 기술을 이용한 나노구조체의 제조방법 및 그에의해 제조된 나노구조체
KR20110123578A (ko) * 2010-05-07 2011-11-15 국립대학법인 울산과학기술대학교 산학협력단 실리콘 나노 와이어의 제조방법 및 이를 이용한 리튬 이차 전지의 제조방법
KR20120018499A (ko) * 2010-08-23 2012-03-05 한국표준과학연구원 다공성 다층 금속박막을 이용한 실리콘 나노선 어레이 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011047359A2 (en) * 2009-10-16 2011-04-21 Cornell University Method and apparatus including nanowire structure
KR101203136B1 (ko) * 2010-03-22 2012-11-20 국립대학법인 울산과학기술대학교 산학협력단 나노 와이어 제조 방법
KR101250450B1 (ko) * 2010-07-30 2013-04-08 광주과학기술원 마이크로 나노 조합구조의 제조방법 및 마이크로 나노 조합구조가 집적된 광소자의 제조방법
US20130244003A1 (en) * 2010-11-26 2013-09-19 Research & Business Foundation Sungkyunkwan University Organic/inorganic hybrid hierarchical structure and method for manufacturing superhydrophobic or superhydrophilic surface using same
US20120214066A1 (en) * 2011-02-17 2012-08-23 Board Of Regents, The University Of Texas System High Aspect Ratio Patterning of Silicon
KR101304491B1 (ko) * 2011-07-18 2013-09-05 광주과학기술원 나노구조체 어레이 기판, 그 제조방법 및 이를 이용한 염료감응 태양전지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550452B1 (ko) * 2004-10-19 2006-02-08 한국과학기술원 정배열된 금속 나노점을 이용한 다중비트 비휘발성 메모리소자 및 그 제조 방법
KR100987331B1 (ko) * 2008-04-30 2010-10-13 성균관대학교산학협력단 액상 증착 기술을 이용한 나노구조체의 제조방법 및 그에의해 제조된 나노구조체
KR20110123578A (ko) * 2010-05-07 2011-11-15 국립대학법인 울산과학기술대학교 산학협력단 실리콘 나노 와이어의 제조방법 및 이를 이용한 리튬 이차 전지의 제조방법
KR20120018499A (ko) * 2010-08-23 2012-03-05 한국표준과학연구원 다공성 다층 금속박막을 이용한 실리콘 나노선 어레이 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KUIQING PENG ET AL.: "Ordered silicon nanowire arrays via nanosphere lithography and metal- induced etching", APPLIED PHYSICS LETTERS, vol. 90, 2007, pages 163123-1 - 163123-3 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111803231A (zh) * 2020-06-28 2020-10-23 深圳大学 一种仿生微/纳米抗菌结构及其制造方法与应用

Also Published As

Publication number Publication date
KR101827656B1 (ko) 2018-02-08
US20160308001A1 (en) 2016-10-20
CN105555705A (zh) 2016-05-04
KR20160041935A (ko) 2016-04-18
US9780167B2 (en) 2017-10-03
CN105555705B (zh) 2018-10-16

Similar Documents

Publication Publication Date Title
WO2015012516A1 (ko) 실리콘 나노 와이어 어레이의 제조방법
US10132768B2 (en) Gas sensor and method for manufacturing same
US8486287B2 (en) Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US20090117741A1 (en) Method for fabricating monolithic two-dimensional nanostructures
US20060024438A1 (en) Radially layered nanocables and method of fabrication
KR101198301B1 (ko) 금속 나노입자를 이용하고 환원된 그래핀 산화물에 기반한 양쪽극 기억소자 및 이의 제조방법
WO2014010809A1 (ko) 3차원 형상의 나노입자 조립 구조물 및 이를 이용한 가스센서
US20070140946A1 (en) Dispersed growth of nanotubes on a substrate
US20040126649A1 (en) Simple procedure for growing highly-ordered nanofibers by self-catalytic growth
US20210083167A1 (en) Method and Substrate for Patterned Growth on Nanoscale Structures
US9353461B2 (en) Fabrication of nanoporous membrane
CN102272967A (zh) 基于排列的高深宽比纳米粒子网络的电子设备的制造方法
WO2012141484A2 (ko) 보울-형태 구조체, 이의 제조 방법, 및 보울 어레이
JP5846493B2 (ja) 中空ナノ構造体の製造方法
WO2012144728A2 (ko) 크기 조절이 가능한 나노입자 어레이 제조방법, 이에 의하여 제조된 나노입자 어레이와 그 응용
WO2016178452A1 (ko) 그래핀을 촉매로 한 실리콘의 화학적 식각 방법
Francioso et al. Top-down contact lithography fabrication of a TiO2 nanowire array over a SiO2 mesa
US20160035829A1 (en) Ultra-long silicon nanostructures, and methods of forming and transferring the same
KR101833914B1 (ko) 나노 와이어 어레이의 제조방법
US11174166B2 (en) Methods for forming porous nanotube fabrics
WO2014010808A1 (ko) 나노입자로 조립된 3차원 구조물 제조방법
WO2017209460A1 (ko) 금속 촉매의 형상 제어를 통한 나노와이어 형성 방법
WO2016117882A1 (ko) 자성 나노입자를 포함하는 전자소자 및 이의 제조방법
WO2018169269A1 (ko) 단일 나노 공극 구조를 이용한 산화물 기반 저항 스위칭 메모리 소자 및 그 제조 방법
Natelson Fabrication of metal nanowires

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480052091.1

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14830082

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20167003982

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14908930

Country of ref document: US

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 02.05.2016)

122 Ep: pct application non-entry in european phase

Ref document number: 14830082

Country of ref document: EP

Kind code of ref document: A1