KR20010009227A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 콘트롤 게이트로 동작하는 나노 도트(nano dot)를 폴리실리콘의 그레인 바운더리를 이용하는 산화법으로 간편하게 형성하여 균일한 크기와 간격으로 분포하도록 하는 반도체장치의 메모리 소자 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 제 1 두께의 폴리실리콘층을 형성하는 단계와, 폴리실리콘층을 산화시켜 상기 제 1 두께의 1/2 정도로 상기 폴리실리콘층을 잔류시키고 나머지는 산화막으로 형성하는 단계와, 산화막을 제거하여 잔류한 폴리실리콘으로 이루어진 다수개의 나노 도트를 형성하는 단계와, 나노 도트를 포함하는 제 1 절연막 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막 위에 도전층을 형성하는 단계와, 도전층, 제 2 절연막, 다수개의 나노 도트, 제 1 절연막을 패터닝하여 제 2 게이트, 제 2 게이트절연막, 제 1 게이트, 제 1 게이트절연막을 각각 형성하여 게이트패턴을 형성하는 단계와, 게이트패턴 측면 하단의 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 콘트롤 게이트로 동작하는 나노 도트(nano dot)를 폴리실리콘의 그레인 바운더리를 이용하는 산화법으로 간편하게 형성하여 균일한 크기와 간격으로 분포하도록 하는 반도체장치의 메모리 소자 제조방법에 관한 것이다.
플래쉬 메모리 셀은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 적층된 구조를 가지며 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다.
플래쉬 메모리 셀은 콘트롤게이트에 높은 전압을 인가하여 채널에서 형성되는 고온 열전자(hot-electron)가 플로팅게이트로 주입되어 프로그램 동작이 이루어진다. 이 때, 콘트롤게이트에 인가되는 전압에 대해 플로팅게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 데, 이 커플링 비가 증대될수록 프로그램의 효율이 증가된다.
소거 동작은 깊은 접합을 가지는 소오스영역에 고전압을 인가하여 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의해 플로팅게이트의 전자가 소오스영역 또는 반도체기판으로 주입되도록 하므로써 이루어진다. 또한, 별도의 소거 게이트를 추가하여 플로팅게이트에 저장된 전자를 소거 게이트로 터넬링시키는 것에 의해 소거 동작이 이루어질 수도 있다.
나노 크리스탈 메모리소자(nano crystal memory device)의 기본적인 동작은 상술한 플래쉬 메모리소자와 대부분 동일하다. 다른 점은, 플로팅 게이트가 아주 작은 점 형태 즉, 다수개의 나노 도트(nano dot)로 분산되어 있기 때문에 프로그래밍시 기존의 플래쉬 메모리 소자보다 소요 전류가 작아 전력소비가 적다. 만약, 각각의 플로팅 게이트인 나노 도트의 크기가 100Å 미만이면 상온에서 쿨롬 폐색(coulomb blockade)현상이 발생하여 문턱전압 쉬프트(threshold voltage shift)가 양자화(quantization)되어 멀티 비트의 저장이 가능하다.
도 1는 종래 기술-1에 따른 나노 크리스탈 메모리소자의 제조공정중 나노 도트를 형성하는 공정 단면도이다.
도 1을 참조하면, 실리콘 기판(10) 상에 플로팅 게이트인 제 1 게이트와 콘트롤 게이트인 제 2 게이트의 절연막용 산화막(11)을 동시에 형성한 다음, 실리콘 이온주입을 산화막에 실시하여 실리콘 이온농도 프로파일의 피크가 산화막의 가운데 부근에 위치하도록 하여 나노 도트층(12)을 형성한다. 이때, 나노 도트층(12)은 플래쉬 메모리의 플로팅 게이트층이 된다. 따라서, 나노도트층(12)을 경계로 아래부위의 산화막은 터널링막인 플로팅 게이트절연막이 된다.
나노도트층(12)을 형성하기 위한 이온주입은 균일한 크기의 나노 도트를 형성하기가 용이하지 않고, 넓은 범위에 걸쳐 나노 도트가 형성되며, 이온주입시 절연막에 손상을 입힌다.
이후, 도시되지는 않았지만, 산화막(11) 위에 도전층으로 도핑된 폴리실리콘층을 도포한 다음, 도전층과 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 도전층으로 이루어진 콘트롤게이트, 제 2 게이트 절연막, 나노도트, 제 1 게이트절연막인 터널링 산화막으로 이루어진 게이트 패턴을 형성한다.
그리고, 게이트패턴을 이용한 이온주입을 기판에 실시하여 불순물 확산영역을 형성하여 나노 크리스탈 메모리 소자를 제조한다.
도 2는 종래 기술-2에 따른 나노 크리스탈 메모리소자의 제조공정중 나노 도트를 형성하는 공정 단면도이다.
도 2를 참조하면, 실리콘기판(20) 상에 터널링 산화막으로 제 1 게이트절연막(21)을 성장시켜 형성한다. 이때, 제 1 게이트절연막(21)은 질화막을 증착하여 형성할 수 있다.
그리고, 제 1 게이트절연막(21)의 표면에 폴리실리콘을 성장시킨다. 이때, 제 1 게이트절연막(21) 상에는 50-100Å 정도의 아주 작은 크기의 나노 도트가 성장하여 나노도트층(22)이 형성된다. 즉, 나노도트층(22)은 폴리실리콘 성장공정의 공정 조건을 조절하여 형성된다.
나노도트층(22)을 포함하는 제 1 게이트절연막(21)의 전면에 콘트로 게이트와 플로팅 게이트 사이의 절연막인 제 2 게이트 절연막을 증착하여 형성한 다음, 그 위에 콘트롤 게이트 형성용 도전층(23)으로 도핑된 폴리실리콘층(23)을 화학기상증착법으로 증착하여 형성한다.
그리고, 도핑된 폴리실리콘층, 제 2 게이트절연막, 나노도트층, 제 1 게이트절연막을 포토리쏘그래피로 차례로 패터닝하여 게이트패턴을 형성한다.
그 다음, 게이트패턴을 이용한 이온주입으로 기판의 소정 부위에 불순물 확산영역을 형성하여 소스/드레인을 형성한다.
도 3은 종래 기술-1과 종래 기술-2에 따라 제조된 나노 크리스탈 메모리 소자의 단면도이다.
도 3을 참조하면, 실리콘 기판(30)의 활성영역에 제 1 게이트절연막(31), 나노도트 플로팅게이트(32), 제 2 게이트절연막(33), 콘트롤게이트(34)로 이루어진 게이트패턴이 형성되어 있고, 게이트패턴 측면 하단의 기판에는 소스/드레인 영역(35)이 형성되어 있다.
나노 크리스탈 메모리소자(nano crystal memory device)의 기본적인 동작은 플래쉬 메모리소자와 대부분 동일하지만, 플로팅 게이트가 아주 작은 점 형태 즉, 다수개의 나노 도트(nano dot)로 분산되어 있기 때문에 프로그래밍시 기존의 플래쉬 메모리 소자보다 소요 전류가 작아 전력소비가 적다. 만약, 각각의 플로팅 게이트인 나노 도트의 크기가 100Å 미만이면 상온에서 쿨롬 폐색(coulomb blockade)현상이 발생하여 문턱전압 쉬프트(threshold voltage shift)가 양자화(quantization)되어 멀티 비트의 저장이 가능하다.
그러나, 상술한 종래 기술-1은 이온주입으로 균일한 크기의 나노 도트를 형성하기가 용이하지 않고, 넓은 범위에 걸쳐 나노 도트가 형성되며, 이온주입시 절연막에 손상을 입히는 문제점이 있고, 종래 기술-2는 폴리실리콘을 성장시키는 방법을 형성하므로 수십 Å 크기의 나노 도트를 균일한 크기와 균일한 간격으로 형성하기 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 폴리실리콘 열산화시 산소가 그레인 바운더리로 빠르게 침투하는 성질을 이용하여 나노 도트를 형성하므로서 공정이 단순하고 균일한 크기와 간격으로 분포하는 나노도트를 형성하는 반도체장치의 나노 크리스탈 메모리 소자 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 제 1 두께의 폴리실리콘층을 형성하는 단계와, 폴리실리콘층을 산화시켜 상기 제 1 두께의 1/2 정도로 상기 폴리실리콘층을 잔류시키고 나머지는 산화막으로 형성하는 단계와, 산화막을 제거하여 잔류한 폴리실리콘으로 이루어진 다수개의 나노 도트를 형성하는 단계와, 나노 도트를 포함하는 제 1 절연막 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막 위에 도전층을 형성하는 단계와, 도전층, 제 2 절연막, 다수개의 나노 도트, 제 1 절연막을 패터닝하여 제 2 게이트, 제 2 게이트절연막, 제 1 게이트, 제 1 게이트절연막을 각각 형성하여 게이트패턴을 형성하는 단계와, 게이트패턴 측면 하단의 기판에 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
도 1는 종래 기술-1에 따른 나노 크리스탈 메모리소자의 제조공정중 나노 도트를 형성하는 공정 단면도
도 2는 종래 기술-2에 따른 나노 크리스탈 메모리소자의 제조공정중 나노 도트를 형성하는 공정 단면도
도 3은 종래 기술에 따라 제조된 나노 크리스탈 메모리 소자의 단면도
도 4a 내지 도 4c는 본 발명에 따른 나노 크리스탈 메모리 소자의 제조공정 단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 4a 내지 도 4c는 본 발명에 따른 나노 크리스탈 메모리 소자의 제조공정 단면도이다.
도 4a를 참조하면, 반도체기판인 실리콘기판(40) 상에 터널링 산화막으로 제 1 게이트절연막(41)을 성장시켜 형성한다. 이때, 제 1 게이트절연막(41)은 질화막을 증착하여 형성할 수 있다.
그리고, 제 1 게이트절연막(41)의 표면에 약 100Å정도의 두께를 갖는 연속적 폴리실리콘층(continuous polysilicon layer, 42)을 증착하여 형성한다. 이때, 플래쉬 메모리소자의 콘트롤 게이트에 대응하는 게이트를 형성하기 위하여 증착되는 폴리실리콘층(42)은 다수개의 그레인(grain) 형태의 폴리실리콘 알갱이들이 연속적으로 연결되어 있으며, 이러한 그레인들 사이를 그레인 바운더리(grain boundary)라 하며, 이러한 계면은 다양한 원자들의 침투 경로를 제공한다.
도 4b를 참조하면, 노출된 폴리실리콘층(42)의 표면에 산소 분위기에서 열산화공정(thermal oxidation)을 실시하여 약 50Å 두께의 산화막을 형성한다. 이때, 산화막은 폴리실리콘층의 일부가 산소 원자와 결합되어, 즉, 산화되어 형성되는데, 이러한 산화반응을 일으키는 산소원자는 주로 폴리실리콘층의 그레인 계면 즉, 그레인 바운더리를 통하여 폴리실리콘층으로 침투하므로, 각각의 그레인 입장에서 보면 그레인의 외측은 산화되기 쉽고 내측은 산화가 용이하지 않다.
그 다음, 산화되어 형성된 산화막을 습식식각으로 제거하여 산화반응에 참여하지 않은 폴리실리콘층으로 이루어진 다수개의 나노 도트(420)를 형성한다. 이때, 나노 도트(420)는 도전성을 가지며 플래쉬 메모리 소자의 콘트롤 게이트에 대응한다.
도 4c를 참조하면, 나노도트층(420)을 포함하는 제 1 게이트절연막(41)의 전면에 콘트롤 게이트와 플로팅 게이트 사이의 절연막인 제 2 게이트 절연막을 증착하여 형성한 다음, 그 위에 콘트롤 게이트 형성용 도전층으로 도핑된 폴리실리콘층을 화학기상증착법으로 증착하여 형성한다.
그리고, 도핑된 폴리실리콘층, 제 2 게이트절연막, 나노도트층, 제 1 게이트절연막을 포토리쏘그래피로 차례로 패터닝하여 잔류한 도핑된 폴리실리콘층(44), 제 2 게이트절연막(43), 나노 도트층(420), 제 1 게이트절연막(41)으로 이루어진 게이트패턴을 형성한다.
그 다음, 게이트패턴을 이용한 이온주입으로 기판의 소정 부위에 불순물 확산영역(45)을 형성하여 소스/드레인을 형성한다.
따라서, 본 발명은 폴리실리콘 열산화시 산소가 그레인 바운더리로 빠르게 침투하는 성질을 이용하여 나노 도트를 형성하므로서 공정이 단순하고 균일한 크기와 간격으로 분포하는 나노도트를 형성하는 장점이 있다.
Claims (5)
- 반도체기판 상에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 상에 제 1 두께의 폴리실리콘층을 형성하는 단계와,상기 폴리실리콘층을 산화시켜 상기 제 1 두께의 1/2 정도로 상기 폴리실리콘층을 잔류시키고 나머지는 산화막으로 형성하는 단계와,상기 산화막을 제거하여 잔류한 상기 폴리실리콘으로 이루어진 다수개의 나노 도트를 형성하는 단계와,상기 나노 도트를 포함하는 상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계와,상기 제 2 절연막 위에 도전층을 형성하는 단계와,상기 도전층, 제 2 절연막, 다수개의 나노 도트, 제 1 절연막을 패터닝하여 제 2 게이트, 제 2 게이트절연막, 제 1 게이트, 제 1 게이트절연막을 각각 형성하여 게이트패턴을 형성하는 단계와,상기 게이트패턴 측면 하단의 상기 기판에 소스/드레인을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1 게이트와 제 2 게이트는 플래쉬 메모리 셀의 플로팅 게이트와 콘트롤 게이트에 각각 대응하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 두께는 100Å 정도로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 산화막은 상기 폴리실리콘층을 산소 분위기에서 열산화시켜 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 폴리실리콘층은 도전성있는 연속 폴리실리콘(continuous polysilicon)으로 형성하는 것이 특징인 반도체장치의 제조방법.
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