KR100255150B1 - 플래쉬 이이피롬의 셀 스페이서 형성 방법 - Google Patents

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Abstract

본 발명은 플래쉬 이이피롬(flash EEPROM)의 셀 스페이서(cell spacer) 형성 방법에 관한 것이다.
종래의 플래쉬 이이피롬의 셀 스페이서는 서멀 옥시데이션(thermal oxidation) 또는 MTO방식으로 옥사이드막(oxide film)을 형성하고, 그 위에 나이트라이드(nitride)를 증착한 후, 스페이서 식각공정 및 옥사이드 제거공정으로 형성하였으나, 서멀 옥사이드막이 과도하게 성장될 경우 게이트 길이의 감소를 초래하였으며, MTO막은 높은 식각율로 인하여 옥사이드 제거공정시 스페이서 나이트라이드막 밑에 언더 컷을 유발시켜 항복 전압 특성이 열악해지는 문제점이 있다.
이를 해결하기 위하여 서멀 옥시데이션 또는 MOT 방식으로 옥사이드막을 형성하고, 그 위에 나이트라이드막을 형성하되, 버퍼층(buffer layer)으로 옥사이드막과 나이트라이드막 사이에 옥시나이트라이드막(oxynitride film)을 형성한다. 서멀 옥사이드막은 얇게 형성한다.

Description

플래쉬 이이피롬의 셀 스페이서 형성 방법
본 발명은 플래쉬 이이피롬(flash EEPROM)의 셀 스페이서(cell spacer) 형성 방법에 관한 것으로, 특히 서멀 옥시데이션(thermal oxidation)을 적용하여 셀 스페이서를 형성할 경우 발생되는 게이트 길이의 감소와 MTO(Medium Temperature Oxide)를 적용하여 셀 스페이서를 형성할 경우 발생되는 항복 전압 특성 저하를 방지할 수 있는 플래쉬 이이피롬의 셀 스페이서 형성 방법에 관한 것이다.
제1(a)도 내지 제1(d)도는 종래의 제1실시예에 따른 스플릿 게이트(split gate)형 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도이다.
제1(a)도에 도시된 바와 같이, 증착공정 및 자기정렬 식각공정을 통해 반도체 기판(101)의 선택된 부분에 터널 옥사이드막(103), 플로팅 게이트(104), 유전체막(105), 콘트롤 게이트(106) 및 캡 옥사이드막(107)이 순차적으로 적층된 스택 게이트(stack gate) 구조를 형성한다. 플로팅 게이트(104) 및 콘트롤 게이트(106)는 도프트 폴리실리콘(doped polysilicon)으로 형성된다. 일반적으로 콘트롤 게이트(106)는 플로팅 게이트(104)보다 불순불이 더 많이 도핑된 폴리실리콘으로 형성된다.
제1(b)도에 도시된 바와 같이, 플로팅 게이트(104), 콘트롤 게이트(106) 및 반도체 기판(101) 각각의 노출된 부분에 서멀 옥사이드막(108)이 서멀 옥시데이션 방식으로 성장된다. 서멀 옥사이드막(108)을 포함한 전체 구조상에 나이트라이드막(109)이 형성된다.
제1(a)도에 도시된 바와 같이, 나이트라이드막(109)을 플라즈마 식각 공정으로 식각하여 스페이서 나이트라이드막(109a)이 형성된다. 이후 옥사이드 식각공정으로 서멀 옥사이드막(108)의 노출된 부분을 식각하여 플로팅 게이트(104)와 콘트롤 게이트(106)가 적층된 스택 게이트의 측벽에 스페이서 나이트라이드막(109a)과 서멀 옥사이드막(108)으로 된 셀 스페이서가 형성된다.
제1(d)도에 도시된 바와 같이, 노출된 반도체 기판(101) 상부에 셀렉트 게이트 옥사이드막(110)을 형성한 후 전체 구조 상부에 도프트 폴리실리콘 증착 및 패터닝 공정으로 셀렉트 게이트(111)가 형성된다.
이와 같은 종래의 제1실시에는 다음과 같은 문제가 있다.
첫째, 플로팅 게이트(104)와 콘트롤 게이트(106)는 도프트 폴리실리콘으로 형성되기 때문에 서멀 옥시데이션 방식으로 형성되는 서멀 옥사이드막(108)은 과도하게 성장될 가능성이 있다. 예를 들어, 테스트 웨이퍼에서 150Å 타겟으로 서멀 옥시데이션을 실시할 경우 플로팅 게이트(104)는 약 220Å, 콘트롤 게이트(106)는 약 450Å 정도 옥시데이션된다. 그러므로 플로팅 게이트(104)와 콘트롤 게이트(106)의 길이가 각각 120Å, 250Å 정도 감소하게 될 뿐만 아니라, 플로팅 게이트(104)와 콘트롤 게이트(106)사이의 커플링 비(coupling rate)가 줄어들게 된다. 이러한 문제점은 소자의 고집적화 실현을 저해하는 요인으로 작용된다.
둘째, 나이트라이드막(109)의 플라즈마 식각시 나이트라이드막 꼬리(tail)를 형성하게 되어 식각율이 떨어지게 된다. 나이트라이드막 꼬리는 서멀 옥사이드막(108)을 형성하기 위한 서멀 옥시데이션 공정시 플로팅 게이트(104), 유전체막(105) 및 콘트롤 게이트(106) 각각에서 옥사이드의 성장이 달라 굴곡진 프로파일(profile)로 형성되기 때문에 발생되거나, 또한 지오메트리(geometry)에 따른 필드의 분산에 의해서도 발생된다.
상기와 같은 문제점을 해결하기 위해 MTO 방식을 셀 스페이서 형성공정에 적용하는데, 종래의 제2실시예에 따른 스플릿 게이트형 플래쉬 이이피롬의 셀 스페이서 형성 방법을 순서적으로 도시한 제2(a)도 내지 제2(d)도를 참조하여 설명하면 다음과 같다.
제2(a)도에 도시된 바와 같이, 증착공정 및 자기정렬 식각공정을 통해 반도체 기판(201)의 선택된 부분에 터널 옥사이드막(203), 플로팅 게이트(204), 유전체막(205), 콘트롤 게이트(206) 및 캡 옥사이드막(207)이 순차적으로 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트(204) 및 콘트롤 게이트(206)는 도프트 폴리실리콘으로 형성된다. 일반적으로 콘트롤 게이트(206)는 플로팅 게이트(204)보다 불순물이 더 많이 도핑된 폴리실리콘으로 형성된다.
제2(b)도에 도시된 바와 같이 전체 구조를 MTO를 이용한 MTO막(209)을 형성한다. 그리고 저면상에 나이트라이드막(209)을 증착한다.
제2(b)도에 도시된 바와같이, 스택 게이트 구조를 포함한 전체 상부에 MTO 방식으로 MTO막(208)이 형성된다. MTO막(208)상부에 나이트라이드막(209)이 형성된다.
제2(c)도에 도시된 바와 같이, 나이트라이드막(209)을 플라즈마 식각 공정으로 식각하여 스페이서 나이트라이드막(209a)이 형성된다. 이후 옥사이드 식각공정으로 MTO막(208)의 노출된 부분을 식각하여 플로팅 게이트(204)와 콘트롤 게이트(206)가 적층된 스택 게이트의 측벽에 스페이서 나이트라이드막(209a)과 서멀 옥사이드막(208)으로 된 셀 스페이서가 형성된다.
제2(d)도에 도시된 바와 같이, 노출된 반도체 기판(201) 상부에 셀렉트 게이트 옥사이드막(210)을 형성한 후 전체 구조 상부에 도프트 폴리실리콘 증착 및 패터닝 공정으로 셀렉트 게이트(211)가 형성된다.
상기한 종래의 제2실시예에 의하면, 셀 스페이서를 형성하기 위해 MTO 방식으로 형성되는 MTO막(208)은 옥사이드 식각공정시 높은 식각율 때문에 스페이서 나이트라이드막(209a) 밑에 언더 컷(under cut)이 발생되고, 이 언더 컷 부분에 셀렉트 게이트(211)용 도프트 폴리실리콘이 채워져 항복 전압(breakdown voltage) 특성이 열악해진다.
따라서, 본 발명은 서멀 옥시데이션을 적용하여 셀 스페이서를 형성할 경우 발생되는 게이트 길이 및 커플링 비의 감소와 MTO를 적용하여 셀 스페이서를 형성할 경우 발생되는 항복 전압 특성 저하를 방지하여 소자의 신뢰성 및 고집적화를 실현할 수 있는 플래쉬 이이피롬의 셀 스페이서 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은 반도체 기판의 선택된 영역에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한 후, 상기 스택 게이트를 포함한 전체 상부에 옥시나이트라이드막을 형성하는 단계와, 상기 옥시나이트라이드막 상부에 나이트라이드막을 형성하는 단계와, 상기 나이트라이드막을 식각하여 스페이서 나이트라이드막을 형성하는 단계와, 스페이서 나이트라이드막을 식각 마스크로 한 식각공정으로 상기 옥시나이트라이드막의 노출된 부분을 식각하여 상기 옥시나이트라이드막 및 상기 스페이서 나이트라이드막으로 된 셀 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 한다.
제1(a)도 내지 제1(d)도는 종래의 제1실시예에 따른 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(d)도는 종래의 제2실시예에 따른 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도.
제3(a)도 내지 제3(e)도는 본 발명에 따른 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호 설명
101,201,301 : 반도체 기판 103,203,303 : 터널 옥사이드막
104,204,304 : 플로팅 게이트 105,205,305 : 유전체막
106,206,306 : 콘트롤 게이트 107,207,307 : 캡 옥사이드막
108,308 : 서멀 옥사이드막 208 : MTO막
109,209,309 : 나이트라이드막
109a,209a,309a : 스페이서 나이트라이드막
110,210,310 : 셀렉트 게이트 옥사이드막
111,211,300 : 셀렉트 게이트 312 : 옥시나이트라이드막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3(a)도 내지 제3(e)도는 발명의 실시예에 따른 스플릿 게이트형 플래쉬 이이피롬의 셀 스페이서 형성 방법을 설명하기 위한 소자의 단면도이다.
제3(a)도에 도시된 바와 같이, 증착공정 및 자기정렬 식각공정을 통해 반도체 기판(301)의 선택된 부분에 옥사이드막(303), 플로팅 게이트(304), 유저체막(305), 콘트롤 게이트(306) 및 캡 옥사이드막(307)이 순차적으로 적층된 스택 게이트 구조를 형성한다. 플로팅 게이트(304) 및 콘트롤 게이트(306)는 도프트 폴리실리콘으로 형성된다. 일반적으로 콘트롤 게이트(306)는 플로팅 게이트(304)보다 불순물이 더 많이 도핑된 폴리실리콘으로 형성된다.
제3(b)도에 도시된 바와 같이, 플로팅 게이트(304), 콘트롤 게이트(306) 및 반도체 기판(301) 각각의 노출된 부분에 서멀 옥사이드막(308)이 서멀 옥시데이션 방식으로 성장된다. 서멀 옥사이드막(308)은 30Å 이하의 두께로 형성된다. 서멀 옥시데이션 방식으로 서멀 옥사이드막(308)을 매우 얇게 형성할 수 있으므로 종래의 문제점인 게이트 길이의 손실을 최소화할 수 있으며, 직각 프로파일(vertical profile)을 얻을 수 있다.
제3(c)도에 도시된 바와 같이, 서멀 옥사이드막(308)이 형성된 후의 전체 구조 상부에 옥시나이트라이드막(312) 및 나이트라이드막(309)이 순차적으로 형성된다. 여기서 옥시나이트라이드막(312)은 나이트라이드막(309)과 폴리실리콘층(플로팅 게이트 및 콘트롤 게이트) 사이에서 스트레스의 버퍼로 사용될 수 있으며, 유전율과 유전 강도가 각각 4.77∼6.12V/㎝와 5×106V/㎝ 이하로 매우 높아서 항복 전압 특성을 향상시킬 수 있고, 커플링 비에서도 이득을 볼 수 있다.
제3(d)도는 나이트라이드막(309)을 건식 식각하여 스페이서 나이트라이드막(309a)를 형성한 단면도이다. 이때 반도체 기판(301)에 손상을 입히지 않을 만큼 충분히 과도 식각한다.
제3(e)도에 도시된 바와 같이, 스페이서 나이트라이드막(309a)을 식각 마스크로 하여 BOE 용액을 사용한 식각공정으로 옥시나이트라이드막(312)의 노출된 부분과 서멀 옥사이드막(308)을 제거하여 얇은 서멀 옥사이드막(308), 옥시나이트라이드막(312) 및 스페이서 나이트라이드막(309a)으로 된 셀 스페이서가 형성된다. 노출된 반도체 기판(301) 상부에 셀렉트 게이트 옥사이드막(310)을 형성한 후 전체 구조 상부에 도프트 폴리실리콘 증착 및 패터닝 공정으로 셀렉트 게이트(311)가 형성된다. BOE 용액에서 옥시나이트라이드는 옥사이드에 대한 식각율이 0.03∼0.4 즉, 옥사이드가 1000Å/min 정도 식각될 때 옥시나이트라이드는 33∼400Å/min 정도 식각된다.
상기한 바와 같이, 서멀 옥사이드막(308)을 얇게 형성하므로 플로팅 게이트(304) 및 콘트롤 게이트(306)의 측부가 옥시데이션으로 인한 손실이 없어 게이트 길이 및 커플링 비의 감소가 없어 소자의 신뢰성 향상 및 고집적화를 실현할 수 있다.
상술한 본 발명의 실시예는 서멀 옥시데이션 방식에 옥시나이트라이드막을 적용하여 종래 제1실시예의 문제점을 해결하였지만, MTO방식에 옥시나이트라이드막을 적용할 경우 종래 제2실시예의 문제점을 해결할 수 있다. 이를 간단히 설명하면 다음과 같다.
플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 포함한 전체 상부에 MTO막, 옥시나이트라이드막 및 나이트라이드막을 순차적으로 형성한 후 나이트라이드막을 식각하여 스페이서 나이트라이드막을 형성하고, BOE 용액에서 옥시나이트라이드막 및 MTO막을 식각하여 MTO막, 옥시나이트라이드막 및 스페이서 나이트라이드막으로 된 셀 스페이서가 형성된다. 이때 BOE 용액에서 옥시나이트라이드는 옥사이드에 대한 식각율이 0.03∼0.4 즉, 옥사이드가 1000Å/min 정도 식각될 때 옥시나이트라이드는 33∼400Å/min 정도 식각되므로 종래 제2실시예의 문제점을 해결할 수 있다.
한편, 전술한 본 발명의 실시예에서, 서멀 옥시데이션으로 얇은 서멀 옥사이드막(308)을 형성하는 공정을 생략하고, 옥시나이트라이드막(312)을 바로 형성하여도 된다. 이는 옥시나이트라이드막(312)이 나이트라이드막(309)과 폴리실리콘층(플로팅 게이트 및 콘트롤 게이트) 사이에서 스트레스의 버퍼로 사용될 수 있으며, 유전율과 유전 강도가 각각 4.77∼6.12V/㎝와 5×106V/㎝ 이하로 매우 높기 때문에 가능하다.
본 발명의 셀 스페이서 형성 원리는 옥시나이트라이드막을 적용하는 것이다. 이러한 원리는 본 발명의 실시예인 플래쉬 이이피롬의 제조에만 국한 되는 것이 아니라, 반도체 소자의 제조공정시 도전성 패턴의 측부에 스페이서를 형성하는 모든 반도체 소자 즉, 비휘발성 메모리 셀(Non-Volatile Menory Cell) 및 휘발성 메모리 셀(Volatile Menory Cell)등을 적용할 수 있다.
상술한 바와 같이, 본 발명은 셀 스페이서 형성시 옥시나이트라이드막을 사용하므로써 다음과 같은 효과가 있다. 첫째, 서멀 옥시데이션 공정을 적용하여 얇은 서멀 옥사이드막을 형성하거나 서멀 옥시데이션 공정을 실시하지 않으므로써, 게이트 길이 손실과 커플링 비의 감소를 방지할 수 있어 소자의 고집적화를 기여할 수 있다. 둘째, 게이트의 각각 프로파일을 얻을 수 있어 소자의 신뢰성을 저하시키는 나이트라이드막 꼬리를 제거할 수 있으며, 셋째, MTO막이 나이트라이드막 밑으로 깊숙히 식각되는 것을 방지하여 항복 전압 특성을 확보할 수 있다.

Claims (4)

  1. 반도체 기판의 선택된 영역에 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성한 후, 상기 스택 게이트를 포함한 전체 상부에 옥시나이트라이드막을 형성하는 단계와, 상기 옥시나이트라이드막 상부에 나이트라이드막을 형성하는 단계와, 상기 나이트라이드막을 식각하여 스페이서 나이트라이드막을 형성하는 단계와 스페이서 나이트라이드막을 식각 마스크로 한 식각공정으로 상기 옥시나이트라이드막의노출된 부분을 식각하여 상기 옥시나이트라이드막 및 상기 스페이서 나이트라이드막으로 된 셀 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서 형성 방법.
  2. 제1항에 있어서, 상기 옥시나이트라이드막 식각공정은 BOE 용액을 사용하는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서 형성 방법.
  3. 제1항에 있어서, 상기 옥시나이트라이드막 형성전에 서멀 옥시데이션 공정으로 서멀 옥사이드막을 얇게 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 이이피롬의 셀 스페이서 형성방법.
  4. 제3항에 있어서, 상기 서멀 옥사이드막은 약 30Å의 두께로 형성되는 것을 특징으로 하는 풀래쉬 이이피롬의 셀 스페이서 형성방법.
KR1019970043847A 1997-08-30 1997-08-30 플래쉬 이이피롬의 셀 스페이서 형성 방법 KR100255150B1 (ko)

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