KR100668301B1 - 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조방법 - Google Patents
실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조방법 Download PDFInfo
- Publication number
- KR100668301B1 KR100668301B1 KR1020040055617A KR20040055617A KR100668301B1 KR 100668301 B1 KR100668301 B1 KR 100668301B1 KR 1020040055617 A KR1020040055617 A KR 1020040055617A KR 20040055617 A KR20040055617 A KR 20040055617A KR 100668301 B1 KR100668301 B1 KR 100668301B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon oxide
- silicon
- nano
- oxide layer
- metal
- Prior art date
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 90
- 229910052814 silicon oxide Inorganic materials 0.000 title claims abstract description 88
- 239000002096 quantum dot Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 84
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 84
- 239000010703 silicon Substances 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000010410 layer Substances 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 50
- 239000000463 material Substances 0.000 claims description 9
- 239000007769 metal material Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910052738 indium Inorganic materials 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 229910052733 gallium Inorganic materials 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000003287 optical effect Effects 0.000 abstract description 4
- 230000014759 maintenance of location Effects 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- 229910008051 Si-OH Inorganic materials 0.000 description 1
- 229910006358 Si—OH Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 125000005372 silanol group Chemical group 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/70—Nanostructure
- Y10S977/734—Fullerenes, i.e. graphene-based structures, such as nanohorns, nanococoons, nanoscrolls or fullerene-like structures, e.g. WS2 or MoS2 chalcogenide nanotubes, planar C3N4, etc.
- Y10S977/742—Carbon nanotubes, CNTs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S977/00—Nanotechnology
- Y10S977/70—Nanostructure
- Y10S977/773—Nanoparticle, i.e. structure having three dimensions of 100 nm or less
- Y10S977/775—Nanosized powder or flake, e.g. nanosized catalyst
- Y10S977/777—Metallic powder or flake
Landscapes
- Engineering & Computer Science (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biophysics (AREA)
- Optics & Photonics (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조 방법에 관한 것이다. 실리콘 기판; 상기 실리콘 기판 상에 형성된 실리콘 산화층; 상기 실리콘 산화층 상에 균일하게 정렬 형성된 다수의 나노 도트; 및 상기 나노 도트와 대응되는 영역의 상기 실리콘 기판과 상기 실리콘 산화층 사이에 형성된 금속 나노 도트;를 포함하는 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조 방법을 제공함으로써, 광학 소자 또는 반도체 소자의 문턱 전류를 낮추거나, 리텐션 특성을 향상시킬 수 있게 한다.
Description
도 1a 및 도 1b는 종래 기술에 의한 실리콘 상에 Ge 나노 도트 형성 방법을 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명의 제 1실시예에 의해 실리콘 산화물(SiO2) 상에 나노 도트를 형성시키는 방법을 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명의 제 2실시예에 의해 실리콘 산화물(SiO2) 상에 나노 도트를 형성시키는 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11a, 11b, 21... 실리콘 기판 12a, 12b... Ge 나노 도트
22... 요철부 23... 금속 나노 도트
24a, 24b... 실리콘 산화층 25... 응력 집중부
26a, 26b... 나노 도트
본 발명은 실리콘 산화물 상에 형성된 나노 도트 및 그 제조 방법에 관한 것 으로 보다 상세하게는 실리콘 산화물 상에 규칙적인 배열을 나타내도록 그 위치를 제어하며 형성시킨 나노 도트 구조체 및 그 제조 방법에 관한 것이다.나노 도트(nanodot)는 발광 다이오드(Light Emitting Diode : LED), 레이저 다이오드(Laser Diode : LD), 광 검출기(Photodetector) 등의 광학 소자, 단 전자 소자(Single electron transistor) 등에 이용되는 것으로, 소자의 문턱 전류 (threshold current)가 낮아지거나 리텐션(retention) 특성이 향상되며 광이득(optical gain)이 커지는 장점이 있다.
예를 들어, 플래쉬 메모리 소자의 플로팅 게이트(floating gate)를 다수개의 나노 도트가 분산된 형태로 제조하면, 정보 저장시 종래의 플래쉬 메모리 소자에 비해 소요 전류가 작아서 전력 소비가 감소된다. 그리고, 약 10nm 보다 작은 크기의 나노 도트를 플로팅 게이트로 채용하면, 상온에서 쿨롱 폐색(Coulomb blockage) 현상이 발생하여 문턱 전압 쉬프트(threshold voltage shift)가 양자화되어 멀티 비트 정보의 저장이 가능하다. 따라서 이러한 나노 도트 적용 기술은 차세대 유망 기술로서 각광 받고 있다.
종래의 나노 비트는 기지에 대해 이온 주입(ion implantation)에 의하거나 단순한 공정 조건(증착 온도 및 압력)을 조절하여 이루어지므로 균일한 크기 및 균일한 간격을 지닌 나노 도트를 얻기 어려웠다.
나노 도트를 바람직한 응용을 위해서는 그 크기를 균일하게 제어 가능하고, 또한 규칙적인 배열을 할 수 있는 나노 도트 제조 방법을 개발해야 한다. 도 1a 및 도 1b는 종래 기술에 의해 Si(실리콘) 상에 Ge 나노 도트를 형성시킨 것을 나타낸 것으로, 이는 국부적인 응력이 가해지는 부위에서 핵생성 밀도가 높은 성질을 이용한 것이다.(J. Tersoff et al, Physical Review Letters vol. 76, No. 10, p.1675 (1996)) 먼저, 도 1a에 나타낸 바와 같이 실리콘 기판(11a) 상에 Ge 나노 도트(12a)를 형성시킨다. 초기에 형성된 Ge 나노 도트(12a)는 그 크기 및 배열 상태가 불균일하다. 이러한 크기의 불균일성을 없애기 위해 도 1b에 나타낸 바와 같이, 초기에 형성된 Ge 나노 도트(12a) 상부에 다시 실리콘(11b)를 코팅한다. 이와 같은 실리콘(11b) 증착에 의해 그 표면은 평탄해지지만, 증착된 실리콘(11b)의 표면 응력은 내부에 형성된 Ge 나노 도트(12a)에 의해 조절된다. 다시 실리콘(11b) 상부에 2차 Ge 나노 도트(12b)를 형성시키게 되면 그 형성되는 위치는 초기에 형성된 Ge 나노 도트(12a)에 의해 영향을 받게 된다. 예를 들어, 초기에 서로 근접하게 형성된 두개의 Ge 나노 도트(12a)의 영역에 대응되는 실리콘(11b) 상부에 형성되는 2차 Ge 나노 도트(12b)는 표면 응력이 최소가 되는 영역에 형성된다. 즉, 2개의 Ge 나노 도트(12a) 사이에 대응되는 실리콘(11b) 상부에 형성되는 것이다.
상술한 바와 같은 원리로 도 1b에 나타낸 바와 같이, 실리콘(11b)과 2차 Ge 나노 도트(12b)를 계속적으로 형성시키게 되면, 점차로 균일한 크기 및 분포를 지닌 Ge 나도 도트(12b)를 형성할 수 있다.
도 1a 및 도 1b와 같은 방법 외에 나노 도트를 균일한 크기 및 간격을 지니도록 형성시키는 방법으로 전위 네트워크(dislocation network)를 이용하는 예가 있다.(H. Brune et al, Nature vol. 394, p. 451 July (1998)) 이를 설명하면 다음과 같다. 먼저, 기판 상에 규칙성을 지닌 전위 네트워크를 형성시킨다. 그리고, 기 판 상부에 물질을 증착 시키면 그 원자가 일정한 위치로 이동하여 결정화되도록 함으로써, 결과적으로 규칙성있는 나노 도트 어레이를 형성시게 하는 것이다. 이와같은 방법에 의해 규칙적인 전위 네트워크를 형성시키기 위해서는 나노 도트을 형성시키기 전에 기판 상에 정합 스트레인(coherency strain)을 유발하도록 먼저 전처리를 해야 한다.
또한, 상술한 전위 네트워크를 이용한 방법과 비슷한 개념으로 실리콘 기판 상에 Ga, In, Ti 또는 Al 등의 원자층을 형성시키는 경우, 그 원자층 증착 온도 및 열처리 온도를 적당히 조절하여 규칙적인 배열을 지닌 금속 나노도트 형성이 가능하다고 알려져 있다. 이는 실리콘 표면의 결정 결함(staking fault) 에서의 포텐샬(potential) 차이 때문에 형성되는 원자들이 실리콘 기판 상의 에너지적으로 안정한 위치로 이동하여 결정화 함으로써 규칙적인 배열을 갖는 금속 나노 도트가 형성될 것으로 기대되는 것이다. 상술한 바와 같은 다양한 규칙적인 배열을 지닌 나노 도트 형성 방법들은 일정한 규칙성을 지니도록 전처리가 행해진 기판 상에 나노 도트를 형성하는 방법들을 나타낸 것이다. 그러나, 실재 메모리 소자 등의 반도체 소자에 나노 도트를 유용하게 이용하기 위해서는 나노 도트를 실리콘 산화막(SiO2)과 같은 규칙성이 없는 막의 표면 상에 형성시켜야 한다.
지금까지 실리콘 산화막 상에 약 10nm 이하의 균일한 크기를 지닌 나노 도트를 일정한 간격으로 조절된 어레이 형태로 제조하는 기술은 알려진 것이 없다. 즉, 실리콘 산화막 상에 나노 도트를 형성하는 방법으로, 1) 초기 핵생성 밀도를 향상시키기 위하여 실리콘 산화막의 내부 응력을 조절하는 방법 및 2) 표면 실래놀기(silanol group : Si-OH)의 밀도를 조절하는 방법이 소개되었다. 그러나 이와 같은 방법들에 의하면 고밀도의 나노 도트의 제조가 가능하지만, 나노 도트의 크기 조절이 어렵고, 위치 제어가 어려워 원하는 배열을 지니도록 형성하기 어렵기 때문에 실제 반도체 소자에 응용하기 어려운 문제점이 있다.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위하여, 반도체 소자에 용이하게 응용할 수 있도록 실리콘 산화막 상에 균일한 크기 및 배열을 지닌 나노 도트 구조체 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
실리콘 기판;
상기 실리콘 기판 상에 형성된 실리콘 산화층; 및
상기 실리콘 산화층 상에 균일하게 정렬되며, Al, Ti, In 또는 Ga 등의 금속 물질로 형성된 다수의 나노 도트;를 포함하는 실리콘 산화물 상에 형성된 나노 도트 구조체를 제공한다.
그리고, 본 발명에서는
실리콘 기판;
상기 실리콘 기판 상에 형성된 실리콘 산화층;
상기 실리콘 산화층 상에 균일하게 정렬 형성된 다수의 나노 도트; 및
실리콘 기판;
상기 실리콘 기판 상에 형성된 실리콘 산화층; 및
상기 실리콘 산화층 상에 균일하게 정렬되며, Al, Ti, In 또는 Ga 등의 금속 물질로 형성된 다수의 나노 도트;를 포함하는 실리콘 산화물 상에 형성된 나노 도트 구조체를 제공한다.
그리고, 본 발명에서는
실리콘 기판;
상기 실리콘 기판 상에 형성된 실리콘 산화층;
상기 실리콘 산화층 상에 균일하게 정렬 형성된 다수의 나노 도트; 및
상기 나노 도트와 대응되는 영역의 상기 실리콘 기판과 상기 실리콘 산화층 사이에 형성된 금속 나노 도트;를 포함하는 실리콘 산화물 상에 형성된 나노 도트 구조체를 제공한다.
삭제
삭제
삭제
삭제
또한, 본 발명에서는,
(가) 실리콘 기판 상에 균일한 배열로 다수의 금속 도트를 형성시키는 단계;
(나) 상기 실리콘 기판 및 상기 금속 도트 상에 실리콘 산화층을 형성시키는 단계;
(다) 상기 실리콘 산화층 상의 상기 금속 도트와 대응되는 위치에 균일한 배열을 지닌 나노 도트를 형성시키는 단계;를 포함하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법을 제공한다.본 발명에 있어서, 상기 금속은 Al, Ti, In 또는 Ga 중 어느 하나의 물질인 것을 특징으로 한다.
본 발명에 있어서, 상기 (가) 단계는, 상기 고온 공정으로 (111) 방향성을 지닌 실리콘 기판 상에 금속 물질을 모노 레이어보다 작은 두께로 도포하여 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 (나) 단계는, CVD 공정에 의해 SiH4 및 N2O 혼합 가스를 사용하여 상기 실리콘 기판 및 상기 금속 도트 상에 실리콘 산화층을 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 (다) 단계는, 실리콘 또는 금속 물질을 상기 실리콘 산화층 상에 도포하여, 주변부에 비해 표면 응력이 높은 상기 금속 도트와 대응되는 위치에 나노 도트를 형성시키는 것을 특징으로 한다.
또한, 본 발명에서는,
(가) 실리콘 기판 상에 균일한 배열로 다수의 금속 도트를 형성시키는 단계;(나) 산화 공정에 의하여 상기 실리콘 기판을 산화시켜, 상기 금속 도트 하부에 실리콘 산화층을 형성시키는 단계;
(다) 상기 실리콘 산화층 및 상기 금속 도트 상에 실리콘을 도포하여 균일한 배열을 지닌 나노 도트를 형성시키는 단계;를 포함하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법을 제공한다.
본 발명에 있어서, 상기 (나) 단계는 산소 플라즈마 공정 또는 열산화 공정에 의해 이루어지는 것을 특징으로 한다.
본 발명에 있어서, 상기 실리콘 산화층을 형성한 후 수소 플라즈마 공정을 더 실시하는 것을 특징으로 한다.
본 발명의 실시예에 의한 나노 도트 구조체는 실리콘, 실리콘 산화물 및 실리콘 산화물 상에 형성되며 균일한 크기 및 배열을 지닌 나노 도트를 포함하는 구조를 지니고 있다.
이하, 도면을 참조하여 본 발명에 의한 나노 도트 구조체 및 그 제조 방법에 대해 보다 상세하세 설명하고자 한다. 도 2a 내지 도 2d 및 도 3a 및 도 3c는 본 발명에 의한 나노 도트 구조체의 제조 방법을 나타낸 도면이다. 도 2a를 참조하면, 먼저 실리콘 기판(21)을 마련한다. 여기서, (111) 결정 방향을 지닌 실재 실리콘 기판(21) 상에는 일정한 주기적인 물결 형태의 굴곡을 지닌 요철부(22)가 마련되어 있다. 도 2a에서는 이러한 요철부(22)를 과장되게 도시하였으나, 실재로는 매우 미세한 구조이며 요철부(22)은 주기 d를 지닌 원자 단위의 표면 릴리프(periodicity of surface atomic relief) 형태를 나타낸다. 다음으로, 도 2b에 나타낸 바와 같이, Al, Ti, In 또는 Ga 등과 같은 금속 물질을 실리콘 기판(21) 상에 매우 얇은 두께로 증착하면 실리콘 기판(21)의 표면 형태에 의해 위치에 따른 물질의 증착 정도가 달라진다. 즉, 요철부(22)의 상부의 요철부(22) 사이 사이에 증착되는 양이 요철부(22) 상에 증착되는 양보다 상대적으로 많다. 금속 물질을 도포하는 경우에는 1 monolayer 보다 얇은 두께가 되도록 제어한다. 이 의미는 (111) 결정 방향을 지닌 실리콘 기판(21) 표면에 증착하는 금속의 두께를 금속 자체의 단원자의 크기보다 작은 두께가 되도록 도포한다는 것이다.
도 2b에서는 이를 과장되게 도시한 것이다. 결과적으로 실리콘 기판(21)의 요철부(22) 사이 사이에는 마치 금속 나노 도트(23)들이 형성된 구조체 형태가 된다.
상술한 바와 같이 형성시키게 되면, 실리콘 기판(21) 상부에 금속 나노 도트(23)들이 규칙적인 정렬을 한 형태의 구조체를 얻을 수 있다. 본 발명의 목적은 실리콘 산화층(SiO2) 상에 균일한 크기 및 정렬 구조를 지닌 나노 도트 구조체를 얻기 위한 것으로, 이러한 목적은 도 2b와 같이 실리콘 기판(21) 상에 금속 나노 도트(23)를 형성시킨 구조를 기반으로 하여 달성된다. 다만, 도 2b와 같은 구조를 기초로 하여 실리콘 산화층 상에 균일한 크기 및 정렬 구조를 지닌 나노 도트 구조체를 얻기 위한 제조 공정은 2가지 방법에 의해 구현될 수 있다. 첫번째 방법을 설명하면 다음과 같다.
먼저, 도 2c와 같이 나노 도트(23)가 형성된 실리콘 기판(21) 상에 CVD(Chemical Vapor Deposition : 화학 기상 증착)법 등에 의해 실리콘 산화층(24a)을 형성시킨다. 이 경우, 금속 나노 도트(23) 상부에 형성시킨 형성시키는 실 리콘 산화층(24a) 영역은 그 하부의 금속 나노 도트(23)의 영향을 받아 그 주변 부위에 비해 내부 응력이 상대적으로 높은 응력 집중부(25)이 존재하게 된다. 이는 도 1b에 나타낸 Ge 나노 도트(12b) 상부의 실리콘층(11b)에 응력이 집중되는 것과 같은 이치이다. 그리고, 도 2d에 나타낸 바와 같이, 실리콘 산화층(24a) 상부에 CVD 등의 방법에 의해 실리콘 등을 증착하여 나노 도트(26a)를 형성시킨다. 여기서, 도 2d에 나타낸 나노 도트(26a)가 형성되는 원리를 간략하게 설명하면 다음과 같다. 금속 나노 도트(23)가 형성된 부위에 실리콘 산화층(24a)을 형성시키면 다른 부위에 비해 높은 응력이 작용하는 응력 집중부(25)가 형성된다. 응력 집중부(25)의 영향이 실리콘 산화층(24a)의 표면에 미칠 정도로 실리콘 산화층(24a)의 두께를 두껍게 도포하지 않는 이상, 응력 집중부(25)의 영향은 실리콘 산화층(24a)의 표면에 미치게 된다. 따라서, 실리콘 산화층(24a)의 표면은 부위에 따라 응력의 분포가 다른 구조가 된다.
이와 같은 실리콘 산화층(24a) 표면의 응력 분포는 그 하부의 금속 나노 도트(23) 형성 여부에 따라 결정되며, 실리콘 산화층(24a) 상에 도포하는 물질의 결정 성장에도 영향을 주게 된다. 결과적으로, 실리콘 산화층(24a) 상에 실리콘 등의 물질을 도포하면, 주로 응력 집중부(25)를 중심으로 결정 성장이 일어나 나노 도트(26a)를 형성하게 된다. 그리고, 실리콘 산화층(24a) 등을 형성시키는 물질의 증착 속도를 일정하게 조절하면 균일한 크기의 나노 도트(26a)를 형성시킬 수 있다. 따라서, 실리콘 산화층(24a) 상에 균일한 크기 및 배열을 지닌 나노 도트(26a) 구조체를 얻을 수 있다. 여기서, 실리콘 산화층(24a) 상에 형성시키는 나노 도트(26a) 는 실리콘 뿐만 아니라, Al, Ti, In 또는 Ga 등의 금속 등 그 종류에 한정되지 아니하고 사용할 수 있다.
두번째 방법에 대해 설명하면 다음과 같다.
먼저, 도 3a와 같이 실리콘 기판(21) 상에 금속 나노 도트(23)을 형성시킨 샘플에 대해 플라즈마 산화 공정 또는 열산화 공정을 실시한다. 이에 의하여 도 3b에 나타낸 바와 같이 금속 나노 도트(23) 하부의 실리콘 기판(21) 표면 영역을 산화시켜, 결과적으로 실리콘 산화층(24b)을 형성한다.
다음으로, 도 3c에 나타낸 바와 같이, 실리콘 산화층(24b) 및 금속 나노 도트(23) 상에 실리콘 등의 물질을 도포한다. 여기서, 금속 나노 도트(23)와 인접한 영역의 실리콘을 제외하고, 실리콘 산화층(24b)의 요철부(26b) 상에 도포한 실리콘층(26b)을 제거해야 한다. 이를 위하여, 실리콘층(26b)을 도포하기 전에 먼저, 실리콘 산화막(24b)에 대하여 수소 플라즈마 처리를 행한다. 수소 플라즈마 처리를 하고, 실리콘층(26b)을 실리콘 산화층(24b) 상에 도포한 후 약 800C 정도의 온도로 가열하면 하기 수학식 1과 같은 화학 반응이 일어난다.
수학식 1을 참조하면, 수소 플라즈마 처리된 실리콘 산화층(24b)은 실리콘층(26b)과 반응하여 휘발성 SiO를 형성한다. 이 같은 화학 반응은 실리콘 산화층(24b)의 요철부(22) 표면에서 주로 발생하여, 결과적으로 도 3d에 나타낸 바와 같이, 요철부(22) 표면에 증착된 실리콘은 모두 제거된다. 결과적으로, 실리콘 산화 층(24b) 상의 형성된 금속 나노 도트(23) 및 금속 나노 도트(23) 상의 실리콘층(26b) 만이 잔류하게 되어, 실리콘 산화층(24b) 상에 균일한 크기 및 배열은 지닌 나노 도트(실리콘층)(26b)를 얻을 수 있다. 여기서 주의할 것은 도 3a에 나타낸 구조도 실리콘 산화물(24b) 상에 금속 나노 도트(23)가 형성된 구조를 나타내고 있으나, 이 상태에서의 금속 나노 도트(23)는 산소 플라즈마 공정 또는 열산화 공정에 의해 그 표면이 산화되어 반도체 소자로서의 응용성이 감소한다. 즉, 전자를 저장하는 능력 또는 포집 능력이 낮아 유용성이 떨어진다. 따라서, 실리콘 등에 의해 산화된 금속 나노 도트(23)의 표면을 도포하여 나노 도트(26b)를 형성시키는 공정이 더 필요하게 된 것이다.
< 실험예 >
먼저, 실리콘(111) 기판을 마련하였다. 실리콘 기판 표면에는 약 2.7nm의 주기의 요철이 형성되어 있다. 섭씨 약 575도에서 실리콘 기판 상에 0.35 모노레이어(monolayer)의 Al을 증착하였다. 이에 따라 실리콘 기판에는 Al 나노 도트들이 규칙적인 배열 구조를 지니며 형성되었다.
다음으로, ICP-CVD(Inductively Couple Plasma CVD) 공정으로 약 4nm 두께의 실리콘 산화층을 실리콘 기판 및 Al 나노 도트 상부에 증착시켰다. 이때의 증착 온도는 섭씨 약 400도 이며, 이때 사용하는 원료 가스는 SiH4 및 N2O를 혼합하여 사용하며, 헬륨을 버퍼(buffer)은 버퍼 가스로 사용하였다.
만일, 실리콘 기판 상부에 산화층을 별도로 형성시키지 않고, 실리콘 기판의 표면 내부를 산화시키기 위해 산소 플라즈마 공정 또는 열산화 공정을 실시하는 경 우에는 다음과 같이 실시하였다. 산소 플라즈마 공정의 경우, 고밀도 플라즈마를 발생시키는 ECR(Electron Cyclotron Resonance) 플라즈마를 사용하였다. 이때, 마이크로파 출력은 1000W 였으며, 약 2mTorr의 압력에서 N2O 가스 및 헬륨 혼합 가스의 플라즈마를 형성하고, 약 5분간 산소 플라즈마 처리를 하여 실리콘 기판 표면으로부터 약 5nm 두께의 실리콘 산화층을 형성시켰다. 열산화 공정의 경우에는 섭씨 약 850도로 가열한 노(furnace)에서 실리콘 기판을 열산화시켜, 그 표면 내부에 실리콘 산화층을 형성시켰다. 실리콘 기판의 상부 또는 그 표면 하부에 실리콘 산화층을 형성시킨 뒤, 실리콘 산화층 상에 실리콘을 증착시키는 공정은 LPCVD(Low Pressure CVD) 공정을 이용하였다. 이때 증착 압력은 약 30 내지 100mTorr 범위 내에서 조절하며, 원료 가스로 SiH4를 섭씨 약 600도에서 분해하여 증착하였다. 다만, 도 3a 내지 도 3c 공정의 경우에는 실리콘층을 실리콘 산화층 및 금속 나노 도트 상에 형성시키기 전에 별도의 수소 플라즈마 공정을 더 실시하였다. 결과적으로, 실리콘 기판, 실리콘 산화층 및 균일한 크기 및 배열을 지닌 실리콘 나노 도트를 포함하는 나노 도트 구조체를 형성킬 수 있었다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 실리콘 산화층 상에 균일한 크기 및 배열을 지닌 나노 도 트 구조체를 제조 할 수 있다. 본 발명에 의해 제조된 나노 도트 구조체는 다양한 반도체 소자, 예를 들어, 발광 다이오드, 레이저 다이오드 또는 광 검출기 등의 광학 소자 및 메모리 소자 등에 응용될 수 있어, 반도체 소자의 문턱 전류를 낮추거나, 리텐션 특성을 향상시키는 장점이 있다.
Claims (14)
- 삭제
- 삭제
- 실리콘 기판;상기 실리콘 기판 상에 형성된 실리콘 산화층; 및상기 실리콘 산화층 상에 균일하게 정렬되며, Al, Ti, In 또는 Ga 등의 금속 물질로 형성된 다수의 나노 도트;를 포함하는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체.
- 실리콘 기판;상기 실리콘 기판 상에 형성된 실리콘 산화층;상기 실리콘 산화층 상에 균일하게 정렬 형성된 다수의 나노 도트; 및상기 나노 도트와 대응되는 영역의 상기 실리콘 기판과 상기 실리콘 산화층 사이에 형성된 금속 나노 도트;를 포함하는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체.
- (가) 실리콘 기판 상에 균일한 배열로 다수의 금속 도트를 형성시키는 단계;(나) 상기 실리콘 기판 및 상기 금속 도트 상에 실리콘 산화층을 형성시키는 단계;(다) 상기 실리콘 산화층 상의 상기 금속 도트와 대응되는 위치에 균일한 배열을 지닌 나노 도트를 형성시키는 단계;를 포함하는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 5항에 있어서,상기 금속은 Al, Ti, In 또는 Ga 중 어느 하나의 물질인 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 5항에 있어서,상기 (가) 단계는,상기 고온 공정으로 (111) 방향성을 지닌 실리콘 기판 상에 금속 물질을 모노 레이어보다 작은 두께로 도포하여 형성시키는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 5항에 있어서,상기 (나) 단계는,CVD 공정에 의해 SiH4 및 N2O 혼합 가스를 사용하여 상기 실리콘 기판 및 상기 금속 도트 상에 실리콘 산화층을 형성시키는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 5항에 있어서,상기 (다) 단계는,실리콘 또는 금속 물질을 상기 실리콘 산화층 상에 도포하여, 주변부에 비해 표면 응력이 높은 상기 금속 도트와 대응되는 위치에 나노 도트를 형성시키는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- (가) 실리콘 기판 상에 균일한 배열로 다수의 금속 도트를 형성시키는 단계;(나) 산화 공정에 의하여 상기 실리콘 기판을 산화시켜, 상기 금속 도트 하부에 실리콘 산화층을 형성시키는 단계;(다) 상기 실리콘 산화층 및 상기 금속 도트 상에 실리콘을 도포하여 균일한 배열을 지닌 나노 도트를 형성시키는 단계;를 포함하는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 10항에 있어서,상기 금속은 Al, Ti, In 또는 Ga 중 어느 하나의 물질인 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 10항에 있어서,상기 (가) 단계는,상기 고온 공정으로 (111) 방향성을 지닌 실리콘 기판 상에 금속 물질을 모노 레이어보다 작은 두께로 도포하여 형성시키는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 10항에 있어서,상기 (나) 단계는 산소 플라즈마 공정 또는 열산화 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
- 제 10항에 있어서,상기 실리콘 산화층을 형성한 후 수소 플라즈마 공정을 더 실시하는 것을 특징으로 하는 실리콘 산화물 상에 형성된 나노 도트 구조체의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055617A KR100668301B1 (ko) | 2004-07-16 | 2004-07-16 | 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조방법 |
| CNB2005100833641A CN100495656C (zh) | 2004-07-16 | 2005-07-12 | 形成在氧化硅上的纳米点及其制造方法 |
| US11/183,240 US7560394B2 (en) | 2004-07-16 | 2005-07-18 | Nanodots formed on silicon oxide and method of manufacturing the same |
| JP2005208746A JP2006032970A (ja) | 2004-07-16 | 2005-07-19 | シリコン酸化物上に形成されたナノドット構造体及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040055617A KR100668301B1 (ko) | 2004-07-16 | 2004-07-16 | 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060006538A KR20060006538A (ko) | 2006-01-19 |
| KR100668301B1 true KR100668301B1 (ko) | 2007-01-12 |
Family
ID=35599990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040055617A KR100668301B1 (ko) | 2004-07-16 | 2004-07-16 | 실리콘 산화물 상에 형성된 나노 도트 구조체 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7560394B2 (ko) |
| JP (1) | JP2006032970A (ko) |
| KR (1) | KR100668301B1 (ko) |
| CN (1) | CN100495656C (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060209810A1 (en) * | 2005-03-08 | 2006-09-21 | Openpeak Inc. | Network-extensible and controllable telephone |
| US7560769B2 (en) * | 2006-08-03 | 2009-07-14 | Micron Technology, Inc. | Non-volatile memory cell device and methods |
| US7955935B2 (en) * | 2006-08-03 | 2011-06-07 | Micron Technology, Inc. | Non-volatile memory cell devices and methods |
| US8193055B1 (en) | 2007-12-18 | 2012-06-05 | Sandisk Technologies Inc. | Method of forming memory with floating gates including self-aligned metal nanodots using a polymer solution |
| US7723186B2 (en) * | 2007-12-18 | 2010-05-25 | Sandisk Corporation | Method of forming memory with floating gates including self-aligned metal nanodots using a coupling layer |
| KR101435519B1 (ko) * | 2008-07-24 | 2014-08-29 | 삼성전자주식회사 | 광 포커싱 구조를 가진 이미지 센서 |
| JP4929300B2 (ja) | 2009-02-25 | 2012-05-09 | 株式会社東芝 | マルチドットフラッシュメモリ及びその製造方法 |
| CN101908388B (zh) * | 2009-06-04 | 2013-01-23 | 财团法人工业技术研究院 | 纳米点状材料的形成方法 |
| US8383479B2 (en) | 2009-07-21 | 2013-02-26 | Sandisk Technologies Inc. | Integrated nanostructure-based non-volatile memory fabrication |
| JP4846833B2 (ja) | 2009-08-17 | 2011-12-28 | 株式会社東芝 | マルチドットフラッシュメモリ |
| US20110198570A1 (en) * | 2010-02-12 | 2011-08-18 | Research Triangle Institute | Self assembled nano dots (sand) and non-self assembled nano-dots (nsand) device structures and fabrication methods thereof to create spacers for energy transfer |
| US8288811B2 (en) | 2010-03-22 | 2012-10-16 | Micron Technology, Inc. | Fortification of charge-storing material in high-K dielectric environments and resulting apparatuses |
| US8909247B2 (en) * | 2011-11-08 | 2014-12-09 | At&T Mobility Ii Llc | Location based sharing of a network access credential |
| US9393590B2 (en) | 2012-04-16 | 2016-07-19 | Temple University—Of the Commonwealth System of Higher Education | Self-assembly of small structures |
| US20150293025A1 (en) * | 2012-12-18 | 2015-10-15 | Toray Industries Inc. | Metal dot substrate and method of manufacturing metal dot substrate |
| KR101777852B1 (ko) * | 2015-09-24 | 2017-09-13 | 한국표준과학연구원 | 투명기판의 제조방법 및 이를 이용한 표면증강 라만산란 기판의 제조방법 |
| CN109647298B (zh) * | 2019-01-31 | 2021-04-06 | 济南大学 | 聚乙烯-氧化锌微米纳米多级结构复合微球材料及应用 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010009227A (ko) * | 1999-07-08 | 2001-02-05 | 김영환 | 반도체장치의 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714766A (en) * | 1995-09-29 | 1998-02-03 | International Business Machines Corporation | Nano-structure memory device |
| US6548825B1 (en) * | 1999-06-04 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including barrier layer having dispersed particles |
| JP2001007381A (ja) * | 1999-06-24 | 2001-01-12 | Nippon Hoso Kyokai <Nhk> | 光電変換膜とその作製方法 |
| EP1312120A1 (en) | 2000-08-14 | 2003-05-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US6841813B2 (en) * | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
| US6593624B2 (en) * | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
| US6815781B2 (en) * | 2001-09-25 | 2004-11-09 | Matrix Semiconductor, Inc. | Inverted staggered thin film transistor with salicided source/drain structures and method of making same |
| US7105425B1 (en) * | 2002-05-16 | 2006-09-12 | Advanced Micro Devices, Inc. | Single electron devices formed by laser thermal annealing |
| JP3977265B2 (ja) * | 2003-02-12 | 2007-09-19 | 富士通株式会社 | 量子半導体装置及びその製造方法 |
-
2004
- 2004-07-16 KR KR1020040055617A patent/KR100668301B1/ko active IP Right Grant
-
2005
- 2005-07-12 CN CNB2005100833641A patent/CN100495656C/zh active Active
- 2005-07-18 US US11/183,240 patent/US7560394B2/en active Active
- 2005-07-19 JP JP2005208746A patent/JP2006032970A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010009227A (ko) * | 1999-07-08 | 2001-02-05 | 김영환 | 반도체장치의 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 한국1020010009227 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006032970A (ja) | 2006-02-02 |
| KR20060006538A (ko) | 2006-01-19 |
| US20060014329A1 (en) | 2006-01-19 |
| CN1722382A (zh) | 2006-01-18 |
| US7560394B2 (en) | 2009-07-14 |
| CN100495656C (zh) | 2009-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7560394B2 (en) | Nanodots formed on silicon oxide and method of manufacturing the same | |
| KR100276774B1 (ko) | 반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한반도체 기억 소자 | |
| KR101138865B1 (ko) | 나노 와이어 및 그 제조 방법 | |
| Miyazaki et al. | Control of self-assembling formation of nanometer silicon dots by low pressure chemical vapor deposition | |
| US6544870B2 (en) | Silicon nitride film comprising amorphous silicon quantum dots embedded therein, its fabrication method and light-emitting device using the same | |
| US20040043583A1 (en) | Method of forming nanocrystals in a memory device | |
| Yoshizawa et al. | Self-organization of GaN/Al0. 18Ga0. 82N multi-layer nano-columns on (0 0 0 1) Al2O3 by RF molecular beam epitaxy for fabricating GaN quantum disks | |
| US6774061B2 (en) | Nanocrystalline silicon quantum dots within an oxide layer | |
| KR101060304B1 (ko) | 제어된 크기의 균일한 반도체 나노구조를 유전체 상에ｃｖｄ로 형성하는 방법 | |
| JP2008533732A (ja) | ナノ構造ｐｎ接合を含む発光ダイオードの製造方法及び当該方法によって得られるダイオード | |
| JP2006239857A (ja) | シリコンナノワイヤ、シリコンナノワイヤを含む半導体素子及びシリコンナノワイヤの製造方法 | |
| US7101760B1 (en) | Charge trapping nanocrystal dielectric for non-volatile memory transistor | |
| TW451303B (en) | Quantum thin line producing method and semiconductor device | |
| CN101535172A (zh) | 使用特定前驱体生长金属纳米点 | |
| JPS6344718A (ja) | 結晶性堆積膜の形成方法 | |
| JPH09102596A (ja) | 量子ドットの製造方法及び量子ドット装置 | |
| JP4790723B2 (ja) | 発光素子用シリコン窒化膜及びこれを利用した発光素子、並びに、発光素子用シリコン窒化膜の製造方法 | |
| JP2004048062A (ja) | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 | |
| KR100545898B1 (ko) | 반도체 소자의 양자점 형성방법 | |
| KR100695161B1 (ko) | Ｇｅ 나노 클러스터 제조방법 | |
| Semenova et al. | Epitaxial growth of Quantum Dots on InP for device applications operating in the 1.55 µm wavelength range | |
| CN100459044C (zh) | 非挥发性半导体存储器的制造方法 | |
| TWI720587B (zh) | 用於製作具較低缺陷密度超晶格結構之方法及元件 | |
| KR100368791B1 (ko) | 양자우물 구조를 갖는 반도체 광소자의 밴드갭 제어방법 | |
| JP3610172B2 (ja) | 半導体記憶素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130102 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140103 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 14 |