KR101060304B1 - 제어된 크기의 균일한 반도체 나노구조를 유전체 상에ｃｖｄ로 형성하는 방법 - Google Patents

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Abstract

본 발명은 반도체 나노구조를 유전체 기판 상에 화학 기상 증착법(CVD)으로 형성하는 방법을 제공한다. 본 발명에 따른 방법은, 유전체 기판(12) 상에 섬(island) 형상의 안정한 제1 반도체 핵(14)을 형성하는 단계로, 상기 유전체 기판(12)에 상기 핵(14)을 형성하도록 선택된 상기 제1 반도체의 전구체(11)로부터의 CVD로 형성하는 단계와, 상기 안정한 제1 반도체 핵(14)으로부터 제2 반도체 나노구조(16A, 16B)를 형성하는 단계로, 상기 제2 반도체를 상기 핵(14) 상에 선택적으로 증착시키도록 선택된 전구체(21)로부터의 CVD로 형성하는 단계를 포함한다.
본 발명은 나아가 본 발명 방법 중의 어느 하나에 따라 형성한 나노구조를 포함하는 소자뿐만 아니라 그러한 나노구조도 제공한다.

Description

제어된 크기의 균일한 반도체 나노구조를 유전체 상에 ＣＶＤ로 형성하는 방법{A method for forming, by CVD, nanostructures of semiconductor material of homogeneous and controlled size on dielectric material}
도 1의 A 내지 C는 종래기술에 따라 단일 단계의 CVD로 실리콘 나노구조를 성장시키는 방법을 도시한다.
도 2의 A 내지 C는 본 발명에 따라 두 단계의 CVD로 실리콘 또는 저매늄 나노구조를 성장시키는 방법을 도시한다.
본 발명은 제어된 크기의 균일한 반도체 나노구조를 유전체 상에 화학 기상 증착법(CVD)으로 형성하는 방법에 관한 것이다. 반도체는 특히 실리콘 또는 저매늄이다.
본 발명은 나아가 본 발명의 방법에 의해 얻어진 나노구조를 가진 소자에 관한 것이다.
이러한 방법으로 형성된 나노구조는 전자, 광학 또는 광전자 소자, 그리고 특히 양자점을 이용하는 쿨롱 블록케이드(Coulomb blockade) 소자를 형성하기 위한 것이다.
본 발명이 특히 목표로 하는 응용처는 입자형(granular) 게이트 저장 셀 및 DOTFET인데, 이들은 나노구조를 이용하는 전계 효과 트랜지스터들이다.
마이크로전자 회로의 성능에 있어서의 지속적인 향상은 그 기본 요소인 MOSFET의 집적도가 더욱 높아질 것을 요구하고 있다. 지금까지, 마이크로전자 산업은 항상 기술적인 방법을 최적화함으로써 MOSFET의 치수를 감소시킬 수 있었으며, MOSFET 동작에 있어서 어떤 큰 물리적 한계에 부딪힘이 없이 그렇게 해오고 있다. 그러나, SIA 로드맵은 머지않아 게이트 길이가 약 35nm가 될 것을 제시하고 있는데, 이 길이보다 작아지면 양자 효과가 정확한 동작을 분열시킬 것이다. 따라서, CMOS 기술을 대체할 해결책이 개발되어야 할 필요가 있다.
가장 유망한 방법 중의 하나는 반도체 나노구조의 전하 보유/쿨롱 블록케이드 물성을 이용하는 것이다. 따라서, 현재까지는 소자에 주로 실리콘으로 형성된 나노구조를 집적하기 위해 상당한 양의 연구가 수행되어 왔다.
이러한 특정 응용을 위해, 나노구조는 유전체에 의해 기판으로부터 전기적으로 절연되어야 한다. 나노구조는 또한 공간적으로 격리되어야 하는데, 이것은 나노구조끼리 서로 접촉하지 않아야 한다는 것이다. 뿐만 아니라, 나노구조의 크기와 밀도는 정확하게 제어되어야 한다. 나노구조의 치수는 10nm보다 작아야 하고 기판 상에서의 공간적 밀도는 높아야 하는데, 이를테면 109과 수 1012 나노구조/cm2 사이에서 변화한다.
상기 나노구조를 형성하기 위한 몇 가지 방법, 예를 들어 화학 기상 증착법(CVD)과 같은 방법이 존재하는데, CVD는 특히 (직경이 10nm보다 작은) 나노미터 치수의 실리콘 결정을 유전체 상에 증착하는 것을 가능케 한다.
사일렌 또는 디사일렌과 같은 전구체로부터 CVD에 의해 유전체 상에 실리콘층을 형성하는 방법은 볼머-웨버(Volmer-Webber) 방식이다. 여기서는 최초에 3차원 섬가 형성된 후 합체 순간까지 성장하여 연속적인 층을 형성한다. 증착의 첫 번째 단계 동안에 섬의 성장을 중지함으로써, 나노미터 치수의 결정 섬를 얻을 수 있다. 그러나, 이 방법에서는 핵생성과 성장 단계가 동시에 일어난다. 따라서, 도 1의 A 및 B에서와 같이, 전구체 가스(1)를 유전체(2) 상으로 공급하면, 먼저 형성된 안정한 핵(4)이 새로운 핵(5)(도 1의 B)이 나타나는 동안에 성장한다. 따라서, 결국에는 다양한 크기의 나노 구조(6A, 6B)를 가진 유전체를 얻게 되며(도 1의 C), 얻어진 실리콘 나노결정의 크기는 10nm보다 작을 수 있다. (도 1의 A 내지 C로 대표되는 경우에 있어서, 유전체층(2)으로 덮여진 기판(3)으로 이루어진 복합 기판이 사용됨을 주목.)
상기 방법으로, 실리콘 나노결정은 또한 상호 격리된다. 뿐만 아니라, 상세한 설명 말미에 언급한 참고문헌 [1]에 의하면, CVD로 얻은 나노구조의 공간적인 밀도는 증착 조건과 기판의 화학적 성질에 따라 109 내지 수 1012/cm2으로 변화한다.
이러한 기술의 가장 큰 한계는 실리콘 나노결정의 크기에서의 산포가 약 50%로 높다는 것이다.
이것은 이러한 구조에 기초한 소자의 품질과 성능을 제한하는 영향을 미친다.
유사한 방식으로, 저매늄(germanium)의 나노구조도 소자 안에 집적될 수 있다. 어떤 경우에는, 실리콘과 저매늄의 물리적 물성의 차이 때문에, 발명이 목표로 하는 응용을 위해 저매늄이 더 관심을 끌 수 있다. 실제, 저매늄은 실리콘보다 더 좁은 금지대(forbidden band)를 가지는데, 이것은 전하를 더 잘 가두게 하고 나노구조의 충전을 더 쉽게 한다.
그러나, 저매늄 나노구조를 유전체 상에 CVD로 증착하는 것은 상기 문헌에 언급되어 있지 않다. 사실, CVD에서 저매늄 전구체로 널리 쓰이는 저매인(germane)은 실리카 상에서의 증착을 일으키지 못한다. 이러한 점 때문에, 저매늄은 저매인을 이용한 CVD에서 실리카에 비해 실리콘 상에 선택적으로 성장된다는 것이 알려져 있다. (상세한 설명의 말미에 언급한 참고문헌 [2] 참조.)
CVD로 실리카 상에 저매늄을 증착하는 것이 연구되어 왔지만, 본 발명과는 다르다. 상세한 설명의 말미에 언급한 참고문헌 [3]에 따르면, MOS 트랜지스터의 게이트 안의 폴리실리콘을 폴리저매늄으로 대체하는 것을 포함한다. 이러한 점에 있어서, 형성된 저매늄 구조는 폴리저매늄의 연속적인 층이고 두께가 수십 나노미터이다. 실리콘 상에 저매인의 CVD로 폴리저매늄의 층을 증착하기 위해, 수 나노미터의 폴리실리콘의 연속적인 층을 먼저 증착할 것이 제안되었는데, 이 층 위에는 저매인의 CVD로 폴리저매늄의 연속적인 층이 성장될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 종래기술의 단점을 가지지 않는, 반도체 나노구조를 유전체 기판 상에 화학 기상 증착법(CVD)으로 형성하는 방법을 제공하는 것이다.
본 발명에 따른 방법은, 유전체 기판 상에 섬 형상의 안정한 제1 반도체 핵을 형성하는 단계로, 상기 유전체 기판에 상기 핵을 형성하도록 선택된 상기 제1 반도체의 전구체로부터의 CVD로 형성하는 단계와, 상기 안정한 제1 반도체 핵으로부터 제2 반도체 나노구조를 형성하는 단계로, 상기 제2 반도체를 상기 핵 상에 선택적으로 증착시키도록 선택된 전구체로부터의 CVD로 형성하는 단계를 포함한다.
바꾸어 말하면, 상기 제2 반도체의 전구체는 상기 유전체 기판 대신에 첫 번째 CVD 단계 동안에 형성된 상기 핵 상에 선택적인 증착을 일으킬 수 있는 전구체 중에서 선택된다.
제1 실시예에 따르면, 상기 제1 및 제2 반도체는 실리콘이다.
제2 실시예에 따르면, 상기 제1 반도체는 실리콘이고 상기 제2 반도체는 저매늄이다.
다시 말해, 본 발명은 따른 방법은, 첫째, 유전체 상에 서로 격리된 저매늄의 나노구조를 CVD로 증착하는 것을 가능케 한다. 유전체 기판이 실리카이고 저매늄의 전구체로서 저매인을 사용하는 경우에, 본 방법에 따르면 실리카 유전체 기판 상에 실리콘의 연속적인 중간층을 증착할 필요가 없다. 상기 방법에 의해, 나노구 조는 균일하고 제어된 크기를 가지게 되며, 그들의 밀도는 109과 수 1012 /cm2 사이에서 변화한다. 유리하게, 증착 동안의 온도와 전구체의 압력 변수를 제어함으로써, 결정질 또는 비정질 나노구조를 얻을 수 있다.
뿐만 아니라, 본 발명은 유전체 상에 서로 격리된 실리콘 나노구조를 종래기술보다 크기 산포가 적게 CVD로 증착하는 것을 가능케 한다.
우선적으로, 상기 유전체 기판은 상기 제1 반도체의 전구체에 대해 가능한 한 반응성인 것으로 선택된다.
제1 실시예에 따르면, 상기 유전체 기판은 SiO2, 표면에 Si-OH기 밀도가 높은 SiO2, Si3N4, Al2O3 및 HfO2로 이루어진 그룹에서 선택된다.
유리하게, 상기 안정한 제1 반도체 핵을 형성하는 단계는 핵의 목표 밀도의 함수로서 결정되는 노출 시간 동안 수행하는데, 상기 노출 시간이 길어질수록 핵의 밀도는 높아진다.
상기 제1 반도체의 안정한 핵으로부터 상기 제2 반도체의 나노구조를 형성하는 단계는, 나노구조의 목표 크기의 함수로서 결정되는 노출 시간 동안 수행하는데, 상기 노출 시간이 길어질수록 나노구조의 크기가 커진다.
유리하게, 상기 CVD 단계들은 전구체의 분압을 낮게 하여 수행한다. 실제, 전구체의 분압이 낮으면 핵 성장속도가 느려지며 따라서 나노구조의 크기를 더욱 용이하게 제어할 수 있다.
본 발명의 특정 실시예에 따르면, 상기 제1 반도체의 전구체는 사일렌이다.
그럴 경우에, 상기 제1 반도체 핵을 형성하는 단계는 사일렌의 분압이 약 133 Pa(1 Torr) 미만인 낮은 분압에서 550℃와 700℃ 사이의 온도에서 수행한다. 증착 온도의 범위는 상기 전구체가 분해되어 결정질 핵을 형성할 수 있도록 하기에 충분히 높은 온도와, 상기 핵의 성장속도를 제한하기 위해 가능한 한 낮은 온도 사이로 선택한다.
약 1.33 Pa(10 mTorr) 미만인 분압에서 상기 안정한 제1 반도체 핵을 형성하는 단계를 수행하게 되는 특정 실시예에 따르면, 상기 기판을 상기 제1 반도체의 전구체에 노출시키는 시간은 15분 미만이다.
약 133 Pa(1 Torr) 미만인 분압에서 상기 안정한 제1 반도체 핵을 형성하는 단계를 수행하게 되는 다른 특정 실시예에서, 상기 기판을 상기 제1 반도체의 전구체에 노출시키는 시간은 1분 미만이다.
유리하게, 어떤 경우에는 상기 기판 상에, 다른 경우에는 상기 핵 상에 증착되는 제1 및 제2 반도체가 실리콘일 때, 상기 제2 반도체의 전구체는 디클로로사일렌이다.
유리하게, 상기 기판 상에 증착되는 상기 제1 반도체가 실리콘이고 상기 핵 상에 증착되는 상기 제2 반도체가 저매늄일 때, 상기 제2 반도체의 전구체는 저매인이다.
따라서, 상기 제2 반도체의 전구체가 디클로로사일렌 또는 저매인일 때, 상기 나노구조를 형성하는 단계는 약 133 Pa(1 Torr) 미만인 전구체 분압에서 300℃와 1000℃ 사이의 온도에서 수행한다.
본 발명은 나아가 본 발명의 방법 중의 어느 하나에 따라 형성된 나노구조로, 균일하고 제어된 크기를 가진 것을 특징으로 하는 나노구조를 제공한다.
특정 실시예에 따르면, 상기 나노구조는 보론, 인, 아신 또는 어븀(erbium) 원소로 이온주입되거나 공증착(co-deposition)에 의해 도핑될 수 있다.
본 발명의 방법 중의 어느 하나에 따라 형성된 상기 나노구조는 유전체 증착에 의하여 캡슐화(encapsulate)될 수 있다.
본 발명은 나아가 본 발명의 방법 중의 어느 하나에 따라 형성된 나노구조를 포함하는 소자를 제공한다.
특정 실시예에 따르면, 상기 소자는 본 발명 방법 중의 어느 하나에 따라 형성된 나노구조로 이루어진 플로팅 게이트를 가진 저장 셀일 수 있다.
유리하게, 상기 저장 셀은 DOTFET이다.
본 발명은 그 밖에도 많은 장점을 가진다.
우선, 상기 방법으로 얻은 상기 나노구조의 공간적 밀도 범위가 첫 번째 CVD 단계에서 증착된 핵의 공간적 밀도와 동일하므로, 최종적으로 얻게되는 나노구조의 크기는 나노구조의 최소 크기가 약 1 나노미터이고 그 이상을 넘어서면 나노구조가 서로 접촉하게 되는 최대 크기 사이의 넓은 범위에서 선택될 수 있다. 따라서, 나노구조의 밀도를 109과 수 1012 /cm2 사이의 넓은 범위에서 제어할 수 있다.
뿐만 아니라, 발아와 성장 단계를 분리하기 때문에 상기 방법으로 얻은 나노구조의 크기 분포가 매우 좁다.
저매늄 나노구조의 경우에, 첫 번째 CVD 단계에서 형성된 핵의 크기가 최종적인 나노구조의 크기에 비해 작기 때문에, 획득한 나노구조의 순도가 높다는 것을 주목해야 한다.
상기 방법에 의해, 실리콘 나노구조의 평균 크기를 정확하게 제어할 수 있고 증착 조건을 바꾸지 않아도 용이하게 변경할 수 있다. 목표 크기의 나노구조를 얻으려면 두 번째 단계의 증착 시간을 변경하는 것으로 충분하다. 반면에, 종래 단일 단계로 이루어진 방법의 경우에 증착 시간을 변경하면 나노구조의 평균 크기 변경을 가져올 뿐만 아니라, 그들의 밀도도 변경된다. 따라서, 실리콘 나노구조의 목표 밀도를 얻으려면 증착 조건, 압력 및 온도를 변경하는 것이 필요할 것이다.
본 발명은 예시를 위해 제공되는 이하의 상세한 설명과 도면의 결합으로부터 쉽게 이해될 수 있을 것이며, 다른 장점 및 특징도 보다 명확해질 것이다.
도 2의 A는 첫 번째 CVD 단계 동안에 일어나는 일을 도시한다. 유전체층(12)으로 덮인 기판(13) 상에 유전체(12) 상에 핵(14) 형성을 가능케 하는 전구체 가스(11)를 공급한다. 이것이 핵생성 단계이다.
다음에, 두 번째 CVD 단계(도 2의 B)에서는 얻고자 하는 나노구조(16A), 즉 경우에 따라 저매늄 또는 실리콘 나노구조의 전구체 가스(21)를 공급한다. 이들은 유전체 기판(12) 대신에 첫 번째 단계에서 형성된 핵(14) 상에서 선택적으로 성장한다. 이것이 성장 단계이다.
상기 두 CVD 단계를 수행하면, 균일한 크기의 나노구조(16B)를 가진 소자를 얻을 수 있다(도 2의 C).
이하에서는 본 발명에 따라 실리카 유전체 기판 상에 저매늄 나노구조를 형성하는 방법을 상세히 설명하는 데에 초점을 맞추기로 한다. 이미 앞에서 언급한 대로 이 방법은 두 번의 CVD 단계를 포함한다. 첫 번째 단계에서는 유전체 기판 상에 안정한 실리콘 핵을 증착한다(도 2의 A). 두 번째 단계에서는 유전체 기판 대신에 첫 번째 단계에서 형성된 핵 상에 저매늄 나노구조를 선택적으로 성장시킨다.
첫 번째 단계의 목적은 저매늄 나노구조의 성장을 허용하도록 유전체 실리카 기판의 표면을 이산적으로 기능화하는 것이다.
실리콘 핵(여기서 "핵"은 수십에서 수백 개의 원자의 클러스터를 가리키는 말)은 항상 최종적인 저매늄 나노구조에 비하면 매우 작은 크기이다.
이미 앞에서 언급한 대로, 반도체 나노구조의 전하 보유/쿨롱 블록케이드 물성을 이용하려면 핵의 밀도가 109과 수 1012 /cm2 사이일 필요가 있다. 뿐만 아니라, 핵 사이의 거리는 나노구조가 합체되지 않도록 나노구조의 목표 직경보다 커야 한다.
요약하자면, 실험 조건은 모든 핵이 동일한 크기를 가질 수 있도록, 핵생성이 가능한 한 일순간에 일어나며 고밀도의 안정한 핵이 형성되어 기판 상에 균일하게 퍼지도록 하는 것이어야 한다.
이러한 기준을 모두 만족시키기 위하여, 공정 조건은 완벽하게 제어되어야 한다.
우선, 실리콘 전구체가 분해되어 결정질 핵을 형성할 수 있도록 표면의 노출 은 충분히 높은 온도에서 수행하여야 한다. 그러나, 상기 핵의 성장속도를 제한하기 위해서 증착 온도는 가능한 한 낮은 온도로도 선택되어야 한다. 예컨대, 사일렌을 실리콘 전구체로 사용하는 경우, 실리콘 핵을 형성하는 단계는 550℃와 700℃ 사이의 온도에서 수행하는 것이 유리하다.
핵의 성장속도가 낮아지도록 실리콘 전구체의 분압은 낮아야 한다. 사일렌을 실리콘 전구체로 사용하는 경우, 사일렌의 분압은 약 133 Pa(1 Torr) 미만인 것이 바람직하다. 전구체는 담체(vector) 가스에 희석되거나 그렇지 않을 수 있다.
증착 시간은 핵의 목표 밀도의 함수로서 결정된다. 유전체 기판을 약 1.33 Pa(10 mTorr) 미만의 분압에서 사일렌에 노출시키는 경우에, 가스에 표면을 노출시키는 시간은 15분 미만이다.
약 133 Pa(1 Torr) 미만인 분압에서 사일렌을 사용하는 경우에, 가스에 표면을 노출시키는 시간은 1분 미만이다.
높은 밀도의 핵을 얻기 위해, 표면으로의 전구체 확산보다 핵 형성이 유리하도록, 상기 유전체 기판은 실리콘 전구체에 대해 가능한 한 반응성어야 한다. 사일렌에 상기 유전체 기판을 노출시키는 경우에, Si3N4, Al2O3, HfO2 또는 표면에 Si-OH기 밀도가 높은 SiO2 상에 높은 밀도의 핵이 형성된다.
첫 번째 단계에서 증착된 핵의 공간적 밀도가 저매늄 나노구조의 최종 밀도를 결정한다. 핵의 밀도는 기판의 표면 화학 물성에 의해 제어될 수 있고 핵의 배열은 상세한 설명의 말미에 언급한 참고문헌 [4]에 따라 제어될 수 있다.
두 번째 CVD 단계에서는, 유전체 기판 대신에 첫 번째 CVD 단계 동안에 형성된 핵 상에 저매늄 나노구조가 선택적으로 성장한다. 저매늄의 전구체는 우선적으로 저매인이지만, 유전체 대신에 첫 번째 CVD 단계에서 형성된 핵 상에 선택적인 증착을 일으키기만 하면 다른 전구체일 수도 있다.
저매늄 나노구조를 성장시키는 단계는 CVD로 실리콘 상에 저매늄을 증착하기 위한 일반적인 조건 하에서 수행된다. 온도는 300℃와 1000℃ 사이, 저매늄 전구체의 분압은 약 133 Pa(1 Torr) 미만이어야 하고, 증착 시간은 목표 크기의 나노구조를 얻기 위한 방식으로 결정되어야 한다.
나노구조의 크기는 두 번째 CVD 단계의 증착 조건(압력, 온도 및 시간)으로써 제어된다. 바람직하게는, 나노구조의 크기를 정확하게 제어할 수 있도록, 나노구조의 성장속도가 낮아지는 공정 조건을 이용한다. 따라서, 저매늄 전구체의 낮은 분압과 낮은 증착 온도를 이용한다. 그러나, 이 온도는 기판 표면에서의 분해는 허용한다.
또한, 본 발명에 따른 방법은 한 번의 단계로 사일렌을 증착하는 문헌 [1]에 기술된 방법보다 훨씬 좁은 크기 산포를 가지는 실리콘 나노구조의 형성을 가능케 한다. 이것을 위해, 앞에서 도 2의 A에서 설명한 바와 같이 첫 번째 CVD 단계 동안에 실리콘 핵을 형성하고, 두 번째 CVD 단계로는 유전체 기판 대신에 실리콘 핵 상에 선택적인 증착을 일으킬 수 있는 실리콘 전구체를 사용한다(도 2의 B). 예를 들어, 실리콘의 전구체로서 디클로로사일렌을 사용할 수 있다. 이 경우에, 디클로로사일렌으로부터 실리콘을 증착하는 것은 전구체의 분압을 약 133 Pa(1 Torr) 미만 으로 하고 300℃와 1000℃ 사이에서 변화하는 온도에서 수행할 수 있다.
이러한 조건 하에서, 본 발명은 단일 CVD 단계로 얻은 실리콘 나노구조에서 크기 산포를 일으키는 주요한 원인 중의 하나를 제거할 수 있다. 이 원인은, 한번의 증착 단계로 형성하는 방법에 내재된 것으로서, 핵생성과 성장 단계가 동시에 일어난다는 것이다. 실제, 유전체 상에 실리콘 나노결정을 증착하는 경우에, 상기 나노결정의 평균 크기와 밀도는 합체에 이르기까지 연속적으로 그리고 동시에 증가한다는 것이 측정되었다. (상세한 설명 말미에 언급한 참고문헌 [5] 참조.) 본 발명은 핵생성과 성장 단계를 분리하여 CVD로 실리콘 나노구조 형성에 이르게 하는 것을 가능케 한다. 이로써 상기 문헌에 기술된 단일 CVD 단계에 의한 방법에 비해 획득되는 나노구조의 크기 산포가 훨씬 좁아진다. 예를 들어, 한번의 단계에서 사일렌으로부터의 CVD로 형성한 실리콘 나노구조가 50%의 크기 산포를 가짐에 반하여(참고문헌 [1]), 첫 번째 CVD 단계에서는 사일렌을 사용하고 두 번째 CVD 단계에서는 디클로로사일렌을 사용하여 상술한 바와 같은 두 단계 증착 방법에 따라 형성한 실리콘 나노결정은 20% 미만의 크기 산포를 가진다.
상기 실리콘 또는 저매늄 나노구조는 발광 또는 보유 특성을 향상시키기 위해, 보론, 인, 아신 또는 어븀 원소로 이온주입되거나 공증착(co-deposition)에 의해 도핑될 수 있다.
상기 나노구조는 유전체 증착에 의하여 캡슐화될 수 있다. 예를 들어, 이러한 방식으로 캡슐화된 상기 나노구조는 저장 응용에 사용될 수 있는데, 여기서 전자 형태의 전하는 얇은 유전체 박막을 통과해 저장 포인트인 상기 나노구조에 도달 한다. 동일한 방식으로, 상기 캡슐화된 나노구조는 독출 응용에 사용될 수 있다.
이하에서는 본 발명에 따른 소자의 두 가지 실시예를 보다 상세히 설명한다.
첫 번째 예는 실리카 형태의 얇은 유전체 박막을 가진 실리콘 기판 상에 저매늄 나노구조를 형성하는 방법이다. 베이스 기판은 7과 10Ωm 사이의 비저항을 가진 p 타입 <100> 실리콘이다. 상기 기판을 800℃ 오븐 안에서 산화시킨다. 그러면 7nm 두께의 산화막이 형성된다.
첫 번째 CVD 단계 동안에, 약 8 Pa(60 mTorr)의 분압을 가진 SiH4 전구체로부터 600℃에서 15초 동안 실리콘 핵을 증착한다. 실리콘 핵은 1nm 미만의 크기를 가지며 고배율 주사 현미경으로도 검출되지 않는다.
두 번째 단계 동안에, 약 1.2 Pa(9 mTorr)의 분압을 가진 GeH4 전구체를 이용한 CVD로 600℃에서 15초 동안 실리슘(silicium) 나노구조를 증착한다. 이렇게 하면 크기 산포가 20% 미만인, 15nm 평균 직경을 가진 저매늄 나노결정을 얻게 된다. 밀도는 5.109 나노결정/cm2이며 저매늄 나노구조 안의 실리콘 양은 매우 작아 XPS와 같은 기술로도 검출되지 않는다.
두 번째 예는, 실리카 형태의 얇은 유전체 박막을 가진 실리콘 기판 상에 실리콘 나노구조를 형성하는 방법이다. 베이스 기판은 7과 10Ωm 사이의 비저항을 가진 p 타입 <100> 실리콘이다. 상기 기판을 800℃ 오븐 안에서 산화시킨다. 그러면 7nm 두께의 산화막이 형성된다.
첫 번째 CVD 단계 동안에, 약 8 Pa(60 mTorr)의 분압을 가진 SiH4 전구체로 부터 600℃에서 15초 동안 실리콘 핵을 증착한다. 실리콘 핵은 1nm 미만의 크기를 가지며 고배율 주사 현미경으로도 검출되지 않는다.
두 번째 단계 동안에, 약 8 Pa(60 mTorr)의 분압을 가진 SiH2Cl2 전구체를 이용한 CVD로 650℃에서 300초 동안 실리슘 나노구조를 증착한다. 이렇게 하면 크기 산포가 20% 미만인, 5nm 평균 직경을 가진 실리콘 나노결정을 얻게 된다. 밀도는 5.109 나노결정/cm2이다.
(참고문헌)
[1] T. BARON, F. MARTIN, P. MUR, C. WYON, Journal of Crystal Growth, 209, 1004-1008 (2000).
[2] H. ISHII, Y. TAKAHASHI, J. MUROTA, Applied Physics Letter, 47, 863-865 (1985).
[3] OZTURK, MEHMET, WORTMAN, JIMMIE, US Patent No. 5250452.
[4] M. N. SEMERIA, P. MUR, F. MARTIN, F. FOURNEL, H. MORICEAU, J. EYMERY, N. MAGNEA, T. BARON, patent application FR-A-2 815 026.
[5] S. MADHUKAR, K. SMITH, R. MURALIDHAR, D. O'MERAR, M. SADD, B-Y NGUYEN, B. WHITE, B. JONES, Material Research Society Symposium proceedings 638, F 5.2.1 (2001).
본 발명에 따르면 제어된 크기의 균일한 반도체 나노구조를 유전체 기판 상 에 형성하는 것이 가능하다. 나노구조의 공간적 밀도 범위가 첫 번째 CVD 단계에서 증착된 핵의 공간적 밀도와 동일하므로, 최종적으로 얻게되는 나노구조의 크기는 넓은 범위에서 선택될 수 있다. 따라서, 나노구조의 밀도를 109과 수 1012 /cm2 사이의 넓은 범위에서 제어할 수 있다. 뿐만 아니라, 발아와 성장 단계를 분리함에 의해 상기 방법으로 얻은 나노구조의 크기 분포가 매우 좁다.
실리콘 나노구조의 평균 크기를 정확하게 제어할 수 있고 증착 조건을 바꾸지 않아도 용이하게 변경할 수 있다. 목표 크기의 나노구조를 얻으려면 두 번째 단계의 증착 시간을 변경하는 것으로 충분하다.

Claims (21)

  1. 유전체 기판(12) 상에 섬 형상의 안정한 제1 반도체의 핵(14)을 형성하는 단계로서, 상기 유전체 기판(12)에 상기 핵(14)이 형성될 수 있도록 선택된 상기 제1 반도체의 전구체(11)로부터의 화학 기상 증착법(CVD)으로 형성하는 단계로 구성되는 제1단계; 및
    상기 안정한 제1 반도체의 핵(14)으로부터 제2 반도체의 나노구조(16A, 16B)를 형성하는 단계로서, 상기 제2 반도체가 상기 핵(14) 상에만 선택적으로 증착될 수 있도록 선택된 전구체(21)로부터의 CVD로 형성하는 단계로 구성되고 상기 제1단계 다음에 수행되는 제2단계;
    를 포함하고,
    상기 제1 및 제2 반도체는 실리콘이고, 상기 제2 반도체의 전구체(21)가 디클로로사일렌인 것을 특징으로 하는 반도체 나노구조를 유전체 기판 상에 CVD로 형성하는 방법.
  2. 유전체 기판(12) 상에 섬 형상의 안정한 제1 반도체의 핵(14)을 형성하는 단계로서, 상기 유전체 기판(12)에 상기 핵(14)이 형성될 수 있도록 선택된 상기 제1 반도체의 전구체(11)로부터의 화학 기상 증착법(CVD)으로 형성하는 단계로 구성되는 제1단계; 및
    상기 안정한 제1 반도체의 핵(14)으로부터 제2 반도체의 나노구조(16A, 16B)를 형성하는 단계로서, 상기 제2 반도체가 상기 핵(14) 상에만 선택적으로 증착될 수 있도록 선택된 전구체(21)로부터의 CVD로 형성하는 단계로 구성되고 상기 제1단계 다음에 수행되는 제2단계;
    를 포함하고,
    상기 제1 반도체는 실리콘이고 상기 제2 반도체는 저매늄이고, 상기 제2 반도체의 전구체(21)가 저매인(germane)인 것을 특징으로 하는 반도체 나노구조를 유전체 기판 상에 CVD로 형성하는 방법.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서, 상기 유전체 기판(12)은 상기 제1 반도체의 전구체(11)에 대해 가능한 한 반응성이 높은 것으로 선택하는 것을 특징으로 하는 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 유전체 기판(12)은 SiO2, 표면에 Si-OH기 밀도가 높은 SiO2, Si3N4, Al2O3 및 HfO2로 이루어진 그룹에서 선택하는 것을 특징으로 하는 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 안정한 제1 반도체의 핵(14)을 형성하는 단계는 핵의 목표 밀도의 함수로서 결정되는 노출 시간 동안 수행하는 것을 특징으로 하는 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제2 반도체의 나노구조(16A)를 형성하는 단계는 나노구조(16B)의 목표 크기의 함수로서 결정되는 노출 시간 동안 수행하는 것을 특징으로 하는 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 단계들은 전구체(11, 21)의 133 Pa (1 Torr) 미만의 분압에서 수행하는 것을 특징으로 하는 방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 제1 반도체의 전구체(11)는 사일렌(silane)인 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 상기 제1 반도체의 핵(14)을 형성하는 단계는 사일렌의 분압이 133 Pa(1 Torr) 미만인 낮은 분압에서 550℃와 700℃ 사이의 온도에서 수행하는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서, 상기 안정한 제1 반도체의 핵(14)을 형성하는 단계는 1.33 Pa(10 mTorr) 미만인 분압에서 수행하며, 상기 기판을 상기 제1 반도체의 전구체(11)에 노출시키는 시간은 15분 미만인 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서, 상기 안정한 제1 반도체의 핵(14)을 형성하는 단계는 133 Pa(1 Torr) 미만인 분압에서 수행하며, 상기 기판을 상기 제1 반도체의 전구체(11)에 노출시키는 시간은 1분 미만인 것을 특징으로 하는 방법.
  13. 제 1 항 또는 제 2 항에 있어서, 보론, 인, 아신(arsene) 및 에르븀(erbium) 중에서 선택된 원소로 주입하거나 또는 공증착(co-deposition)에 의하여 상기 나노구조를 도핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 1 항 또는 제 2 항에 있어서, 유전체를 증착함으로써 상기 나노구조를 캡슐화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 1 항 또는 제 2 항에 있어서, 제2 반도체의 나노구조(16A)를 형성하는 단계로 구성되는 상기 제2단계는 133 Pa(1 Torr) 미만인 전구체(21) 분압에서 300℃와 1000℃ 사이의 온도에서 수행하는 것을 특징으로 하는 방법.
  16. 제 1 항에 기재된 방법으로 형성된 나노구조로서, 상기 제1 반도체의 전구체(11)는 사일렌(silane)이고,
    균일하고 20% 미만의 크기 산포로 제어된 크기를 가진 것을 특징으로 하는 나노구조.
  17. 삭제
  18. 삭제
  19. 제 16 항에 기재된 나노구조를 가진 소자.
  20. 플로팅 게이트를 가진 저장 셀로서, 상기 플로팅 게이트가 제 16 항에 따른 나노구조로 형성된 것을 특징으로 하는 저장 셀.
  21. 제 20 항에 있어서, 상기 저장 셀이 DOTFET인 것을 특징으로 하는 저장 셀.
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