KR100276774B1 - 반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한반도체 기억 소자 - Google Patents

반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한반도체 기억 소자 Download PDF

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Abstract

밀도 및 크기의 제어성이 높고 격차가 적은 반도체 나노결정의 제조 방법과, 그 반도체 나노결정을 사용하여, 나노결정과 채널 영역 사이의 절연막의 두께를 용이하게 제어할 수 있고, 임계치나 기입 성능 등의 특성 격차가 적으며, 고속의 재기입이 가능한 비휘발성을 갖는 반도체 기억 소자를 제공한다. 실리콘 기판(1)상에 형성된 터널 절연막(2)상에 대기압 이하의 저압하에서 아모르퍼스(amorphous) 실리콘 박막(3)을 퇴적한다. 상기 아모르퍼스 실리콘 박막(3)을 퇴적한 후, 산화성을 갖지 않는 헬륨 가스의 분위기에서 아모르퍼스 실리콘 박막(3)의 퇴적 온도 이상의 온도로 아모르퍼스 실리콘 박막(3)을 열처리하여, 지름 18 nm 이하의 복수의 구형 나노결정(4)을 터널 절연막(2)상에 서로 간격을 두고 형성한다. 상기 복수의 나노결정(4)을 반도체 기억 소자의 부유 게이트로서 사용한다.

Description

반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한 반도체 기억 소자
본 발명은, 전기적으로 소거 가능하고 기입 가능한 비휘발성 메모리 등에 사용되는 부유 게이트로서 사용되는 반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한 반도체 기억 소자에 관한 것이다.
전자 기기의 소비 전력의 저감 및 소형화를 위해서는, 집적도가 높고 소비 전력이 적으며, 전기적으로 소거 가능하고 또한 기입 가능한 반도체 기억 소자(EEPROM)가 필요하다. 이러한 비휘발성을 갖는 반도체 기억 소자는, 채널 영역과 게이트 영역 사이에 부유 게이트를 갖고, 이 부유 게이트가 캐리어 제한 영역으로서 동작한다. 그러나, 상기 반도체 기억 소자는 일반적으로 다음과 같은 문제가 있다:
(ⅰ) 핫 캐리어(hot carriers)로 인한 신뢰성 저하 측면에서, 부유 게이트로의 전하의 주입 및 제거의 회수가 제한되기 때문에, 기입 및 소거 동작이 제한된다.
(ⅱ) 비휘발성을 유지하기 위해 비교적 두꺼운 절연막을 필요로 하며, 이 두꺼운 절연막을 통해 파울러-노드하임(Fowler-Nordheim) 터널 효과에 의해 전자 또는 정공을 주입하기 위해, 사실상 1OV 이상의 큰 전압이 요구된다. 그 결과, 핫 캐리어가 생성되어, 핫 캐리어에 의한 트랩의 형성과 계면에서의 반응 및 핫 캐리어의 완화로 인해, 절연막의 열화가 발생한다.
(ⅲ) 기입 및 소거 동작이 부유 게이트로의 충전 및 방전을 통해 흐르는 미소 전류에 의해 행해지므로, 충전 및 방전 시간이 길다(밀리초 단위).
이러한 상황에서, 상기 (ⅰ)∼(ⅲ)의 문제점을 해결한 반도체 기억 소자가 일본 특허 공개 공보 제 95-302848호에 제안되어 있다. 이 반도체 기억 소자는, 도 5에 도시한 바와 같이, 반도체 기판(120)에 소정의 간격으로 소스 영역(108) 및 드레인 영역(110)을 형성하고, 상기 반도체 기판(120)상에, 절연층(112)을 통해 소스와 드레인 영역(108, 110)간의 채널 영역(106)에 대향하는 영역에 부유 게이트(104)를 형성한다. 그 후, 상기 부유 게이트(104)를 절연층(102)으로 피복하여, 그 위에 제어 게이트(100)를 형성한다. 상기 부유 게이트(104)는, 도 6에 도시한 바와 같이, 지름 1 nm ∼ 20 nm의 반도체 재료로 구성한 클러스터(cluster) 또는 섬(island)(122)으로 형성된다. 또한, 채널 영역(106)과 부유 게이트(104) 사이의 절연층(112)을 전자가 터널 효과에 의해 직접 통과할 수 있을 때까지 얇게 함과 동시에, 부유 게이트(104)의 에너지 준위를 채널 영역(106)보다 낮게 하여, 트랩된 전자가 쉽게 빠져나갈 수 없도록 한다.
상기 부유 게이트의 제조 방법이 다음 2개의 문헌에 기재되어 있다.
(1) 실리콘 나노결정계 메모리(A silicon nanocrystals based memory), Sandip Tiwari et al., App1. Phys. Lett. 68(10), 1377 페이지(1996)
도 7은 상기 문헌에 기재된 부유 게이트를 갖는 반도체 기억 소자의 단면을 도시하고 있다. 소스 영역(206)과 드레인 영역(207)이 형성된 반도체 기판(201)상에 두께 1.l nm ∼ 1.8 nm의 터널 절연막(202)을 형성하여, 이 터널 절연막(202)상에 CVD(Chemical Vapour Deposition) 장치로 지름 5 nm, 간격 5 nm의 나노결정(203)을 형성한다. 상기 나노결정(2O3)의 밀도는, 1 × 1O12cm-2이다. 또한, 상기 나노결정(203)상에 제어 게이트 절연막(204)을 형성하고, 이 제어 게이트 절연막(204)상에 두께 7 nm 의 SiO2를 퇴적하여, 제어 게이트(205)를 형성한다.
(2) 고속 장기 기억 시간의 나노결정 메모리(Fast and Long Retention-Time Nano-Crystal Memory), Hussein I. Hanafi et al., IEEE Trans. Electron Device, Vo1.43, 1379 페이지(1996)
도 8a∼8c는 상기 문헌에 기재된 부유 게이트를 갖는 반도체 기억 소자의 제조 방법을 도시하고 있다. 반도체 기판(301)상에 5 nm ∼ 20 nm의 열산화막(302)을 형성하여(도 8a에 도시됨), 이 열산화막(302)에 고도우즈(high-dose)의 실리콘(Si) 또는 게르마늄(Ge)을 과포화까지 이온주입한다(도 8b에 도시됨). 이 경우의 이온주입은, 예컨대, 5 keV, 5× 1015cm-2의 조건하에서 행해진다. 그 후, 질소(N2) 분위기에서, 950 ℃, 30분간의 열처리를 행하여, 열산화막(302)에 지름 5 nm의 실리콘(Si) 또는 게르마늄(Ge)의 나노결정(303)을 성장시킨다. 그 후, 반도체 기판(301)에 소정의 간격으로 소스 영역(305)과 드레인 영역(306)을 형성하고, 이 소스 영역(305)과 드레인 영역(306) 사이의 영역에 대향하는 영역의 열산화막(302)상에 게이트 전극(304)을 형성한다(도 8c에 도시됨).
상기 문헌(1)과 (2)에 기재되어 있는 바와 같이, 나노결정당 1개의 전자가 축적되었을 때의 임계 전압(Vth)의 시프트 전압(ΔVth)은 다음 식으로 나타낼 수 있다.
ΔVth = q(nwell/εox)(tcntl+(εox/εsi)twell/2) ........ (식 1)
여기서, q 는 전자의 전하;
nwel1은 나노결정 밀도;
εox는 산화막의 유전율;
tcntl은 제어 게이트 산화막의 두께;
εsi는 실리콘의 유전율;
twell은나노결정의 크기이다.
상기 식 1로부터 명백한 바와 같이, 나노결정 밀도(nwel1) 및 나노결정의 크기(twel1)의 격차를 감소시키는 것에 의해, 소자 특성(ΔVth)의 격차를 감소시킬 수 있음을 알 수 있다. 또한, 나노결정과 채널 사이의 터널 절연막의 두께는, 나노결정으로의 전자의 직접적인 터널링을 결정짓는 채널 조건(터널 확률은 터널 절연막의 두께의 함수로 나타낸다)이므로, 이 막 두께의 격차가 기입 특성의 격차에 영향을 미친다. 따라서, 상기 나노결정 밀도, 나노결정의 크기 및 나노결정과 채널 사이의 터널 절연막의 두께가 제어해야 할 메모리 고유의 주된 파라미터라고 생각된다.
이하, 상기 문헌(1)과 (2)의 나노결정 밀도, 나노결정의 크기 및 나노결정과 채널 사이의 터널 절연막의 두께에 관해 논의한다.
문헌(1):
문헌(1)의 반도체 기억 소자는, 기초 SiO2막 표면에 우발적으로 존재하는 나노결정, 또는 CVD 프로세스 초기에 발생하는 랜덤인 결정핵 주위에 섬 형태로 성장하는 나노결정을 이용하는 것으로 생각되고, 이 경우, 나노결정 밀도나 나노결정의 크기는 제어되지 않는다. 나노결정과 채널 사이의 터널 절연막의 두께에 있어서는, 미리 반도체 기판을 열산화하므로, 상기 막 두께를 종래 기술에 의해 제어할 수 있을 것으로 생각된다.
문헌(2):
문헌(2)의 반도체 기억 소자는, 열산화막(302)에 실리콘(Si) 또는 게르마늄(Ge)을 이온주입한 후 열처리하여, 열산화막(302)에 나노결정을 성장시킨다. 이 경우, 주입 이온 농도는 깊이 방향으로 분포하여, 열산화막(302)의 이온농도를 균일하게 할 수 없다. 따라서, 농도 분포에 격차가 있는 상태로 열처리를 행하므로, 열산화막(302)의 깊이 방향의 나노결정 밀도도 분포를 갖게 되고, 나노결정 밀도, 나노결정의 크기 및 나노결정과 채널 사이의 터널 절연막의 두께를 제어하기가 곤란할 것으로 생각된다. 즉, 해결해야할 과제인 나노결정 밀도, 나노결정의 크기 및 나노결정과 채널 사이의 터널 절연막의 두께에 대해, 제어성 및 균일성을 향상시키기 곤란하다.
또한, 이온이 기초 반도체 기판에 도달하는 것을 방지하면서, 두께 5 nm ∼ 20 nm의 극히 얇은 산화막으로 이온 주입을 행하기 위해서는, 가능한 한 저에너지의 이온주입을 행해야 하며, 예컨대 20 nm의 산화막에 대해서는 5 keV가 된다. 또한, 산화막의 두께가 보다 얇아지면 에너지를 감소시켜야 하는데, 이 경우, 이온 주입기의 통상의 성능으로는 이러한 저에너지의 이온주입의 제어가 곤란해지므로, 제조 방법으로서 실용적이지 않다.
따라서, 본 발명의 목적은, 밀도 및 크기의 제어성이 높고 격차가 적은 반도체 나노결정을 형성할 수 있는 반도체 나노결정의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 상기 반도체 나노결정을 반도체 기억 소자에 사용하는 경우, 반도체 나노결정과 채널 영역 사이의 절연막의 두께의 제어가 용이하여, 임계 전압 및 기입 성능 등의 특성 격차가 적고, 고속의 재기입이 가능하며, 비휘발성을 갖는 반도체 기억 소자를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은:
반도체 기판상, 또는 상기 반도체 기판상에 형성된 절연막상에 대기압 이하의 저압하에서 비결정 반도체 박막을 퇴적하는 단계; 및
상기 비결정 반도체 박막을 퇴적한 후, 진공 또는 산화성을 갖지 않는 가스의 분위기에서 상기 비결정 반도체 박막의 퇴적 온도 이상의 온도로 상기 비결정 반도체 박막에 열처리를 가하여, 상기 반도체 기판 또는 상기 절연막상에 지름 18 nm 이하의 복수의 구형(spherical) 반도체 나노결정을 서로 간격을 두고 형성하는 단계를 포함하는 반도체 나노결정의 제조 방법을 제공한다.
본 발명의 반도체 나노결정의 제조 방법에 의하면, 상기 반도체 기판상, 또는 그 반도체 기판상에 형성된 절연막상에 대기압 이하의 저압하에서 비결정 반도체 박막을 퇴적한 후, 이 퇴적된 비결정 반도체 박막에, 진공 또는 산화성을 갖지 않는 가스의 분위기에서 비결정 반도체 박막의 퇴적 온도 이상의 온도로 열처리를 가하여, 상기 퇴적된 비결정 반도체 박막 전부를 결정립으로 변화시킴으로써, 복수의 구상 반도체 나노결정을 형성한다. 이 과정에서, 상기 비결정 반도체 박막의 퇴적 두께 "t", 나노결정의 반경 "r0" 및 인접하는 결정립의 중심 사이의 거리 "s" 사이에는 다음 관계가 존재한다.
S2t = (4π/3)r0 3........ (식 2)
상기 인접하는 반도체 나노결정들의 중심 사이의 거리 "s"는 반도체 나노결정의 밀도에 해당하며, 비결정 반도체 박막의 두께와 열처리 조건에 의해 결정된다. 따라서, 비결정 반도체 박막의 막질과 열처리 조건을 통해, 인접하는 반도체 나노결정들의 중심 사이의 거리 "s"와 퇴적 두께 "t"를 제어함으로써, 반도체 나노결정의 밀도 및 크기를 제어할 수 있다. 또한, 반도체 나노결정의 지름을 18 nm 미만으로 하는 것에 의해, 구형 반도체 나노결정의 최저 에너지가 실온에서의 에너지보다 커지므로, 캐리어 제한 영역으로서의 반도체 나노결정은 열적 변동(thermal fluctuation)의 영향을 받지 않고, 실온에서 충분히 장시간 전자를 유지할 수 있다. 따라서, 밀도 및 크기의 제어성이 높고 특성 격차가 적은 반도체 나노결정을 형성할 수 있다. 또한, 상기 반도체 나노결정을 반도체 기억 소자에 사용한 경우, 반도체 나노결정과 채널 영역 사이의 절연막의 두께의 제어가 용이하고, 임계 전압 및 기입 성능 등의 특성 격차가 적으며, 고속으로 재기입이 가능하고, 비휘발성을 갖는 반도체 기억 소자를 실현할 수 있다.
1실시예에 있어서, 상기 비결정 반도체 박막을 퇴적한 후, 이 비결정 반도체 박막을 대기에 노출시키지 않고, 상기 반도체 나노결정을 형성한다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 상기 비결정 반도체 박막을 퇴적시킨 후, 이 비결정 반도체 박막을 대기에 노출시키지 않고, 자연 산화막이 없는 상태로 반도체 나노결정을 형성한다. 결정화중의 표면에 결정 성장을 저해하는 자연 산화막이 없으므로, 반도체 나노결정 표면의 형상이 용이하게 변화하면서 결정화하여, 반도체 나노결정은 가장 안정한 형태인 구에 가까운 형태로 된다.
또한, 1실시예에서는, 상기 비결정 반도체 박막을 퇴적한 후, 상기 반도체 나노결정을 형성하기 전에 상기 비결정 반도체 박막의 퇴적 온도 이하의 온도에서 상기 비결정 반도체 박막의 표면에서 산화막을 제거하는 단계를 포함한다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 상기 비결정 반도체 박막을 퇴적한 후, 기판을 일단 대기에 노출시킨 후에도, 표면의 자연 산화막을, 예컨대, 대기압 이하의 압력에서 Ar 플라즈마로 스퍼터링(sputtering)에 의해 제거하거나, 또는 고진공(high vacuum)하의 실란가스 등의 분위기에서 환원하여 제거한 후, 상기 반도체 나노결정을 형성하기 위한 열처리를 행한다. 따라서, 반도체 나노결정 표면의 형상이 용이하게 변화하면서 결정화하므로, 반도체 나노결정은 가장 안정한 형태인 구에 가까운 형태로 된다.
또한, 1실시예는, 상기 비결정 반도체 박막을 퇴적한 후, 상기 반도체 나노결정을 형성하기 전에 대기압 이하의 저압에서 상기 비결정 반도체 박막의 표면에 결정핵을 형성하는 단계를 더 포함한다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 상기 반도체 기판상 또는 반도체 기판상에 형성된 절연막상에 비결정 반도체 박막을 퇴적한 후, 그 비결정 반도체 박막의 표면에 결정핵을 형성하여, 계속해서 대기압 이하의 저압하에서 열처리에 의해 비결정 반도체 박막의 표면의 결정핵을 종자로 하여 반도체 나노결정을 성장시킨다. 따라서, 반도체 나노결정의 크기, 형태나 결정성 등에 대한 제어성이 강화되어, 이들 특성의 격차를 보다 감소시킬 수 있다. 이 경우, 결정핵 밀도는 결정핵의 형성 조건에 의해 결정될 수 있다.
또한, 1실시예에서는, 상기 반도체 나노결정이 실리콘으로 이루지고;
상기 결정핵을 형성하는 단계는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 포함한 가스를 사용하여, 0.0l Torr 이하의 진공에서 행해진다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 상기 비결정 반도체 박막을 퇴적한 후, 반응실에 기판을 설치하여 가열하면서, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 포함한 가스를 0.0l Torr 이하의 저압하에서 흘린다. 따라서, 상기 가스의 분자 또는 반응종(reaction seeds)을 비결정 반도체 박막 표면에 흡착시킴으로써, 섬 형태의 실리콘립(silicon grains)을 형성하지 않고, 반도체 나노결정의 형성에 최적의 결정핵을 용이하게 형성할 수 있다. 상기 결정핵 밀도는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 포함한 가스를 흘리고 있을 때의 온도 및 그 시간에 의해 결정할 수 있으므로, 제어성이 양호하다.
또한, 1실시예에서는, 상기 반도체 나노결정이 게르마늄으로 이루어지고;
상기 결정핵을 형성하는 단계는, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 사용하여, 0.01 Torr 이하의 진공에서 행해진다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 상기 비결정 반도체 박막을 퇴적한 후, 반응실에 기판을 설치하여 가열하면서, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 0.01 Torr 이하의 저압하에서 흘린다. 따라서, 상기 가스의 분자 또는 반응종을 비결정 반도체 박막 표면에 흡착시킴으로써, 섬 형태의 게르마늄립을 형성하지 않고, 게르마늄으로 이루어지는 반도체 나노결정의 형성에 최적의 결정핵을 용이하게 형성할 수 있다. 상기 결정핵 밀도는, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 흘리고 있을 때의 온도 및 그 시간에 의해 결정할 수 있으므로, 제어성이 양호하다.
또한, 1실시예에서는, 상기 반도체 나노결정이 실리콘과 게르마늄으로 이루어져 있고,
상기 결정핵을 형성하는 단계는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 사용하여, 0.01 Torr 이하의 진공에서 행해진다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 흘리고, 0.01 Torr 이하의 저압하에서 처리한다. 따라서, 상기 가스의 분자 또는 반응종을 비결정 반도체 박막 표면에 흡착시킴으로써, 섬 형태의 실리콘 게르마늄립을 형성하지 않고, 실리콘과 게르마늄으로 이루어지는 반도체 나노결정의 형성에 최적의 결정핵을 용이하게 형성할 수 있다. 상기 결정핵 밀도는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 흘리고 있을 때의 온도 및 그 시간에 의해 결정할 수 있으므로, 제어성이 양호하다.
또한, 1실시예에서는, 상기 반도체 기판상에 비결정 반도체 박막을 퇴적하여 반도체 나노결정을 형성한 후, 이 반도체 나노결정 표면과 상기 반도체 기판 표면을 산화시켜 산화막을 형성하는 단계를 더 포함한다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 이 반도체 나노결정을 반도체 기억 소자에 적용한 경우, 상기 반도체 기판상에 반도체 나노결정을 형성한 후, 반도체 나노결정 표면과 반도체 기판 표면을 산화시킨다. 따라서, 반도체 기억 소자의 채널 영역과 반도체 나노결정 사이의 터널 절연막으로 되는 산화막을 높은 제어성을 갖도록 형성할 수 있다.
또한, 1실시예에서는, 상기 비결정 반도체 박막의 퇴적 두께 "t"와, 인접하는 상기 반도체 나노결정의 중심 사이의 거리 "s"는, t < (π/6)s 의 관계를 만족시킨다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 상기 퇴적 두께 "t"와 반도체 나노결정의 중심 사이의 거리 "s" 사이의 관계식을 만족하도록, 퇴적 두께 "t"와 반도체 나노결정의 중심 사이의 거리 "s"를 설정한다. 그 결과, 인접하는 반도체 나노결정들이 서로 접촉하지 않도록 일정한 간격을 두고 반도체 나노결정을 형성할 수 있다.
또한, 1실시예에서는, 상기 반도체 나노결정은, 실리콘, 게르마늄 또는 실리콘과 게르마늄의 혼합물 중 어느 하나로 이루어지는 것을 특징으로 한다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 실리콘, 게르마늄 또는 실리콘과 게르마늄의 혼합물 중 어느 하나로 이루어지는 반도체 나노결정은, 기존의 제조 장치와 프로세스의 제어에 의해 용이하게 형성할 수 있다. 또한, 반도체 나노결정의 크기, 형태 및 결정성 등의 제어성이 높고 격차가 보다 적은 반도체 나노결정을 용이하게 형성할 수 있다.
또한, 1실시예에서는, 상기 반도체 나노결정이 실리콘으로 이루어지고;
상기 비결정 반도체 박막을 형성하는 단계에서는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 사용하거나, 또는 실란가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 산화성을 갖지 않는 가스의 혼합 가스를 원료 가스로서 사용하여 아모르퍼스(amorphous) 실리콘 박막을 퇴적하며;
상기 반도체 나노결정을 형성하는 단계에서는, 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스의 분위기에서 상기 반도체 나노결정을 성장시킨다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 원료 가스로서 사용하거나, 또는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 헬륨, 질소, 아르곤 또는 수소 등의 산화성을 갖지 않는 가스의 혼합 가스를 원료 가스로서 사용함으로써, 대기압 이하의 진공에서 반응시켜 비결정 반도체 박막을 퇴적한 후, 계속해서, 10 Torr 이하의 진공 또는 10 Torr 이하의 헬륨, 질소, 아르곤 및 수소 등의 산화성을 갖지 않는 가스의 분위기에서, 상기 비결정 반도체 박막의 퇴적 온도 이상의 온도로 열처리를 행한다. 따라서, 크기 및 형태가 균일한 구형의 반도체 나노결정을 형성할 수 있다.
또한, 1실시예에서는, 상기 반도체 나노결정이 게르마늄으로 이루지고;
상기 비결정 반도체 박막을 형성하는 단계에서는, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 원료가스로서 사용하거나, 또는 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나와 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용하여 아모르퍼스 게르마늄 박막을 퇴적하며;
상기 반도체 나노결정을 형성하는 단계에서는, 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스의 분위기에서 상기 반도체 나노결정을 성장시킨다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 원료가스로서 사용하거나, 또는 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나와 헬륨, 질소, 아르곤 또는 수소 등의 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용함으로써, 대기압 이하의 진공에서 반응시킨 후, 계속해서, 10 Torr 이하의 진공 또는 10 Torr 이하의 헬륨, 질소, 아르곤 및 수소 등의 산화성을 갖지 않는 가스 분위기에서, 상기 비결정 반도체 박막의 퇴적 온도 이상의 온도에서 열처리를 행한다. 따라서, 크기 및 형태가 균일한 구형의 반도체 나노결정을 형성할 수 있다.
또한, 1실시예에서는, 상기 반도체 나노결정이 실리콘 및 게르마늄으로 이루어지고;
상기 비결정 반도체 박막을 형성하는 단계에서는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 원료 가스로서 사용하거나, 또는 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나, 및 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용하여, 아모르퍼스 실리콘-게르마늄 박막을 퇴적하며;
상기 반도체 나노결정을 형성하는 단계에서는, 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스의 분위기에서 상기 반도체 나노결정을 성장시킨다.
상기 실시예의 반도체 나노결정의 제조 방법에 의하면, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 원료가스로서 사용하거나, 또는 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나, 및 헬륨, 질소, 아르곤 또는 수소 등의 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용함으로써, 대기압 이하의 진공에서 반응시켜 비결정 반도체 박막을 퇴적시킨 후, 계속해서, 10 Torr 이하의 진공 또는 10 Torr 이하의 헬륨, 질소, 아르곤 및 수소 등의 산화성을 갖지 않는 가스의 분위기에서, 상기 비결정 반도체 박막의 퇴적 온도 이상의 온도로 열처리를 행한다. 따라서, 크기 및 형태가 균일한 구형의 반도체 나노결정을 형성할 수 있다.
또한, 1실시예에서는, 상기 반도체 나노결정의 제조 방법 중 어느 하나에 의해 제조된 반도체 나노결정을 SOI 기판상에 형성된 트랜지스터의 부유 게이트로서 사용하는 반도체 나노결정을 사용한 반도체 기억 소자를 제공한다.
상기 실시예의 반도체 나노결정을 사용한 반도체 기억 소자에 의하면, 상기 반도체 나노결정을 SOI 기판상에 형성된 트랜지스터의 캐리어 제한 영역으로서의 부유 게이트로서 사용한다. 따라서, 보다 소수의 소자와 보다 작은 면적으로 구성가능하고, 특성 격차가 적으며, 고속의 재기입이 가능한 비휘발성 반도체 기억 소자를 실현할 수 있다.
도 1a, lb, 1c, ld 및 le는 본 발명의 제 1 실시예에 의한 반도체 나노결정의 제조 방법을 사용한 반도체 기억 소자의 제조공정을 도시한 도면이다.
도 2a, 2b, 2c, 2d는 상기 반도체 나노결정의 제조 방법에 있어서 실리콘 기판상에 반도체 나노결정을 형성한 경우의 공정도이다.
도 3은 상기 반도체 나노결정의 제조 방법에 있어서 SOI 기판상에 반도체 나노결정을 형성한 경우의 단면도이다.
도 4a, 4b, 4c, 4d, 4e 및 4f는 본 발명의 제 2 실시예에 의한 반도체 나노결정의 제조 방법을 사용한 반도체 기억 소자의 제조공정을 도시한 도면이다.
도 5는 종래 기술에 의한 반도체 기억 소자의 단면도이다.
도 6은 상기 반도체 기억 소자의 부유 게이트를 도시한 확대도이다.
도 7은 종래 기술에 의한 터널 절연막상에 나노결정을 갖는 반도체 기억 소자의 단면 모식도이다.
도 8a, 8b 및 8c는 종래 기술에 의한 열산화막에 나노결정을 갖는 반도체 기억 소자의 제조 방법을 도시한 공정도이다.
이하, 본 발명에 의한 반도체 나노결정의 제조 방법 및 그 반도체 나노결정을 사용한 반도체 기억 소자에 관해, 첨부한 도면에 도시한 실시예에 의해 상세히 설명한다.
(제 1 실시예)
도 1a, 1b, 1c, 1d 및 1e는 본 발명의 제 1 실시예에 의한 반도체 나노결정의 제조 방법을 사용한 반도체 기억 소자의 제조공정을 도시한 도면이다.
우선, 도 1a에 도시한 바와 같이, 실리콘 기판(1)의 표면을 다음 조건하에서 RT0(Rapid Thermal Oxidation)에 의해 산화시켜, 실리콘 기판(1) 표면에 두께 2 nm의 터널 절연막(2)을 형성한다.
N2O 와 O2의 혼합가스: N2O/(N2O + O2) = 65%
온도: 1050℃
다음, 도시하지 않은 화로형(furnace-type)의 핫월(hot-wall) LP(Low Pressure) CVD(Chemical Vapor Deposition)장치를 사용하여, 동일 장치내에서 터널 절연막(2)상에 아모르퍼스 실리콘 박막(3)을 퇴적하는 퇴적 공정(도 1b에 도시됨), 및 구형 결정화를 위한 열처리 공정(도 1c, 1d에 도시됨)을 다음 조건하에서 진공 상태를 유지한 채로 연속적으로 행한다:
(아모르퍼스 실리콘 박막의 퇴적 공정)
온도: 500℃
원료 가스: 모노실란, 50 sccm
희석 가스: 헬륨, 1OOO sccm
압력: 25 Pa
퇴적 속도: 2 Å/min
막 두께: 4 nm
(열처리 공정)
온도 : 750℃
분위기 가스: 헬륨
압력 : 0.0l Torr
상기 조건하에서, 도 1d에 도시한 바와 같이, 지름(d0)이 8 nm이고, 간격이 6 nm이며, 중심 사이의 거리 "s"가 14 nm 정도인 나노결정(4)을 얻을 수 있다.
상기 "아모르퍼스 실리콘 박막의 퇴적 공정"의 원료가스는, 모노실란 대신 디실란 가스나 트리실란 가스를 사용할 수 있다. 상기 모노실란 가스, 디실란 가스 및 트리실란 가스는, 이 순서로 감소하는 분해 온도를 가지므로, 분해 온도를 이 순서로 감소시킬 수 있어, 각각 500∼550℃, 450∼500℃ 및 400∼450℃의 온도 범위로 아모르퍼스 실리콘 박막을 퇴적할 수 있다. 일반적으로 박막은, 1O nm 이하로 대단히 얇아지면, 퇴적 직후에는 섬 형태를 형성하기 쉬워진다. 이번에 요구되는 바와 같이 연속적인 박막을 얻기 위해서는 보다 저온으로 박막을 퇴적하는 것이 바람직하다.
또한, 희석 가스로서 헬륨 대신에 질소, 수소, 아르곤 등의 산화성을 갖지 않는 가스를 사용할 수 있다. 반드시 희석 가스를 사용할 필요는 없지만, 희석 가스를 사용하는 경우, 막 두께의 균일성을 용이하게 제어할 수 있다.
또한, 상기 "열처리 공정"의 온도는, 결정화를 진행시키기 위해 아모르퍼스 실리콘 박막의 퇴적 온도 이상으로 할 필요가 있다. 상기 온도는, 결정화가 용이하게 진행되는 600℃ 이상이 바람직하다. 일반적으로, 이 열처리의 초기에 생성되는 결정핵의 밀도는 고온일수록 높고, 따라서, 이 제 1 실시예에서는 온도를 750℃로 설정하였다. 또한, 10 Torr 이상의 압력에서는, 나노결정이 구형이 아닌 형태로 되거나, 나노결정의 크기에 격차가 생기는 등의 결함이 발생하므로 바람직하지 못하다. 일반적으로, 원하는 나노결정을 얻기 위해서는, 퇴적된 아모르퍼스 실리콘 박막의 막질에 적합한 온도로 설정할 필요가 있다. 또한, 열처리시, 산화성을 갖지 않는 소량의 가스를 분위기로서 사용하여, 기판 전체면에 걸쳐 보다 균일한 나노결정을 얻기가 보다 용이해진다. 또한, 진공에서 기판을 로드 락 체임버(load lock chamber)를 통해 반송할 수 있도록 하는 CVD 반응실과 아닐 램프(annealing lamp) 또는 열처리 화로를 대비한 장치에 의해, 무결정 실리콘 박막의 퇴적 공정과 열처리 공정을 개별적인 반응실에서 행할 수 있다.
다음, 도 1e에 도시한 바와 같이, 두께 7 nm 정도의 SiO2막을 CVD 공정에 의해 퇴적하여, 제어 게이트 절연막(5)을 형성한 후, 게이트 전극(6)으로 되는 다결정 실리콘 영역을 형성한다. 이 다결정 실리콘 영역에는 N형 불순물을 고농도로 도핑하여, 이 영역을 저저항화한다. 그 후, 상기 실리콘 기판(1)에 소스 및 드레인 영역(7, 8)을 형성한다.
상기 반도체 나노결정의 제조 방법에서는, 아모르퍼스 실리콘 박막(3)의 막질, 열처리 조건에 의해 제어되는 인접하는 나노결정의 중심 사이의 거리 "s", 및 퇴적 막 두께 "t"를 제어함으로써, 나노결정의 밀도 및 크기를 제어할 수 있다. 또한, 상기 나노결정(4)의 지름을 18 nm 미만으로 하는 것에 의해, 구형의 나노결정(4)의 최저 에너지가 실온에서의 에너지보다 커지므로, 캐리어 제한 영역으로서의 나노결정(4)은 열적 변동의 영향을 받지 않고 실온에서 충분히 장시간 전자를 유지할 수 있다.
상기 나노결정(4)의 지름을 18 nm 미만으로 하는 이유에 관해 후술한다.
우선, 상기 구형의 나노결정을 반경(r0)인 구라고 간주하면, 나노결정내의 기저 에너지(E)는 일반적인 양자 역학에 의해 다음과 같이 나타낼 수 있다:
E = h2/(8m)×(1/r0 2) ........ (식 3)
(여기서, h는 플랭크 상수, m은 전자의 유효 질량)
상기 나노결정이, 열적 변동의 영향을 받지 않고 캐리어 제한 영역으로서 효율적으로 작용하기 위해서는, 기저 에너지(E)가 에너지 파동(kT)보다 커야 한다. 이를 위해, 다음 부등식을 만족해야 한다.
E > kT ........ ........ (식 4)
(여기서, k는 볼츠먼 상수, T는 온도)
상기 (식 3) 및 (식 4)에 의해, 상기 나노결정이 실온에서 캐리어 제한 영역으로서 유효하기 위해서는, 나노결정의 지름 d0가,
d0= 2r0≤ 2h/[8mkT]1/2≒ 18 nm ........ (식 4)
를 만족해야 한다.
또한, 1개의 나노결정이 이 나노결정과 주위의 절연막의 경계에 존재하는 포텐셜 장벽(나노결정을 Si, 절연막을 SiO2로 하면, 그 높이는 약 3.2 eV)으로 둘러싸인 캐리어 제한 영역이고, 1개의 전자가 1개의 나노결정에 축적되었다고 가정하면, 다른 전자가 나노결정으로 들어오는 것을 저지하는 효과(쿨롱 저지, Coulomb blockade)가 실온에서 발현되기 위해서는, 1개의 전자가 축적되었을 때의 정전기 에너지 q2/(2C)의 증가가 열적 변동의 에너지(kT)보다 커야 하고, 그 관계는 다음 식으로 나타낼 수 있다.
q2/(2C) > kT ........ (식 5)
C = 4πεid0........ (식 6)
여기서, q 는 전자 1개의 전하;
k 는 볼츠먼 상수;
T 는 온도(실온);
C 는 나노결정의 자기용량;
εi는 주위의 절연막의 유전율;
상기 (식 6)을 (식 5)에 대입하면,
q2/2/(πεd0)> kT
d0< q2/8πεi/kT ........ (식 7)
가 된다. 상기 (식 7)을 실온에서 만족시키기 위해, 나노결정의 지름 d0은,
d0≤ 18 nm
가 되어야 한다. 따라서, 나노결정내의 에너지가 양자화되고, 그 기저 에너지가 실온에서의 파동보다 높으며, 쿨롱 저지가 발현되기 위해서는, 나노결정의 크기에 있어서, 지름이 18 nm보다 작아야 한다.
따라서, 상기 반도체 나노결정의 제조 방법에서는, 밀도 및 크기의 제어성이 높고 격차가 적은 나노결정을 형성할 수 있다. 또한, 이들 나노결정을 반도체 기억 소자에 사용한 경우, 나노결정과 채널 영역 사이의 절연막의 두께를 용이하게 제어할 수 있고, 임계 전압이나 기입 성능 등의 특성 격차가 적으며, 고속의 재기입이 가능하고 비휘발성을 갖는 반도체 기억 소자를 실현할 수 있다.
또한, 상기 아모르퍼스 실리콘 박막(3)을 퇴적시킨 후, 이 박막을 대기에 노출시키지 않고 자연 산화막이 없는 상태로 나노결정(4)을 형성하면, 결정화중의 표면에 결정 성장을 저해하는 자연 산화막이 존재하지 않으므로, 도 1c에 도시한 바와 같이, 나노결정(4) 표면의 형태가 용이하게 변화하면서 결정화하여 나노결정은 가장 안정한 형태인 구에 가까운 형태로 된다.
상기 아모르퍼스 실리콘 박막(3)을 퇴적한 후, 일단 기판을 대기에 노출시켜 표면에 자연 산화막을 생성시킨 경우에는, 다음 공정에 의해 표면의 자연 산화막을 제거한 후, 상기 기판을 대기에 노출시키지 않음에 따라 표면에 자연 산화막을 생성시키지 않고 연속적으로 결정화를 위한 열처리를 행함으로써, 도 1c에 도시한 바와 같이, 나노결정(4) 표면의 형상이 변화하면서 결정화하여 가장 안정인 형태인 구에 가까운 형태로 된다. 즉, 반응실과 열처리 장치를 갖고, 진공에서 기판을 반송할 수 있도록 하는 로드 락 체임버를 통해 자연 산화막을 제거하도록 설계된 소위 멀티체임버(multi-chamber)형 장치를 사용하여 연속적으로 처리한다. 또한, 상기 자연 산화막은, 불화 수소산(HF)의 증기 분위기에서 에칭에 의해 제거하거나, Ar 플라즈마에서 스퍼터링에 의해 제거할 수 있다.
또한, 상기 아모르퍼스 실리콘 박막(3)의 퇴적 두께 "t" 및 인접하는 나노결정(4)의 중심 사이의 거리 "s" 의 관계식 t < (π/6)s 을 만족하도록, 퇴적 두께 "t"와 나노결정의 중심 사이의 거리 "s"를 설정함으로써, 인접하는 나노결정(4)이 서로 접촉하지 않도록 일정한 간격을 두고 나노결정(4)을 형성할 수 있다.
상기 나노결정(4)은, 실리콘으로 이루어져 있으므로, 기존의 제조 장치와 프로세스 제어에 의해 용이하게 형성할 수 있다. 또한, 나노결정의 크기, 형태 및 결정성 등의 제어성이 높고 격차가 적은 나노결정을 용이하게 형성할 수 있다.
또한, 상기 모노실란 가스와 산화성을 갖지 않는 헬륨 가스의 혼합가스를 원료가스로서 사용하여, 대기압 이하의 진공에서 반응시켜, 아모르퍼스 실리콘 박막(3)을 퇴적한다. 계속해서, 10 Torr 이하의 산화성을 갖지 않는 헬륨 가스 분위기에서, 아모르퍼스 실리콘 박막(3)의 퇴적 온도 500℃ 이상의 온도(예컨대 750℃)로 열처리를 행한다. 그 결과, 크기 및 형태가 균일한 구형의 나노결정(4)을 형성할 수 있다.
상기 제 1 실시예의 반도체 나노결정의 제조 방법에서는, 터널 절연막(2)의 형성후에 나노결정(4)을 형성하였다. 그러나, 이 순서를 역으로 할 수도 있다. 즉, 도 2a에 도시한 바와 같이, 상기 제조 공정과 동일한 아모르퍼스 실리콘 박막의 퇴적공정에 의해 실리콘 기판(11)상에 아모르퍼스 실리콘 박막(12)을 형성한 후, 도 2b에 도시한 바와 같이, 열처리 공정에 의해 10 nm의 나노결정(13)을 형성한다. 계속해서, 도 2c에 도시한 바와 같이, 나노결정(13) 표면을 2 nm 정도의 두께로 산화함과 동시에, 실리콘 기판(11) 표면을 산화하여 터널 절연막(14b)을 형성한다. 따라서, 표면이 산화된 나노결정(13a)의 지름은 8 nm 정도가 된다. 그 후, 도 2d에 도시한 바와 같이, 상기 나노결정(13a) 표면의 산화막(14a)과 상기 터널 절연막(14b)상에, 두께 7 nm 정도의 SiO2막을 CVD 공정에 의해 퇴적하여, 제어 게이트 절연막(15)을 형성한다. 계속해서, 게이트 전극(16)으로 되는 다결정 실리콘 영역을 형성한다. 이 다결정 실리콘 영역에는 N형 불순물을 고농도로 도핑하여, 이 영역을 저저항화한다. 그 후, 상기 실리콘 기판(11)상에 소스 및 드레인 영역(17, 18)을 형성한다. 따라서, 상기 반도체 기판(11)상에 나노결정(13)을 형성한 후, 나노결정(13) 표면과 반도체 기판(11) 표면을 산화하여 절연막(14a, 14b)를 형성함으로써, 소스와 드레인 영역(17, 18)사이에 형성된 채널 영역과 나노결정(13) 사이의 터널 절연막으로 되는 산화막을 높은 제어성을 갖도록 형성할 수 있다.
또한, 상기 제 1 실시예에서는 실리콘(Si)의 나노결정에 관해 설명하였다. 그러나, 게르마늄(Ge)의 나노결정도, 비결정 반도체 박막으로서의 아모르퍼스 게르마늄 박막을 형성하기 위한 퇴적 공정 및 열처리 공정에 의해 유사하게 형성할 수 있고, 나노결정의 크기, 형태 및 결정성 등의 제어성이 높고 격차가 적은 나노결정을 용이하게 형성할 수 있다.
상기 아모르퍼스 게르마늄 박막은, 다음 조건하에서 LPCVD 장치에 의해 퇴적된다:
원료 가스: 4불화 게르마늄 GeF4
온도 : 350℃
압력 : 25 Pa
또한, 원료 가스로서 단일 게르마늄(GeH4)을 사용할 수도 있다.
또한, 실리콘(Si)와 게르마늄(Ge)로 이루어지는 나노결정도, 비결정 반도체 박막으로서의 아모르퍼스 실리콘-게르마늄 박막을 형성하기 위한 퇴적 공정과 열처리 공정에 의해 유사하게 형성할 수 있고, 나노결정의 크기, 형태 및 결정성 등의 제어성이 높고 격차가 적은 나노결정을 용이하게 형성할 수 있다.
상기 아모르퍼스 실리콘-게르마늄 박막은, 다음 조건하에서 LPCVD 장치에 의해 퇴적된다:
원료가스: 4불화 게르마늄 GeF4및 디실란 Si2H6
온도: 375℃
압력: 25 Pa
또한, 원료 가스로서 4불화 게르마늄(GeF4) 대신 단일 게르마늄(GeH4)을 사용할 수 있고, Si2H6대신 실란 또는 트리실란을 사용할 수 있다.
또한, 상기 제 1 실시예에서 실리콘 기판을 사용한 것과 달리, 도 3에 도시한 바와 같이, SIM0X(Separation by Implanted 0xygen) 등의 S0I(Semiconductor on Insulator) 기판(40)을 사용할 수도 있다. 도 3에 도시한 바와 같이, 반도체 기판(41), 매립 산화층(42) 및 반도체층(43)으로 구성된 SOI 기판(40)상에 터널 절연막(32)을 형성하여, 이 터널 절연막(32)상에 서로 간격을 두고 구형의 나노결정(34)을 형성한다. 그 후, 상기 나노결정(34) 및 터널 절연막(32)상에 제어 게이트 절연막(35)을 형성하고, 이 제어 게이트 절연막(35)상의 반도체층(43)에 형성된 소스 영역(37)과 드레인 영역(38) 사이에 형성된 영역에 대향하는 영역에 게이트 전극(36)을 형성한다. 상기 나노결정(34)을 SOI 기판(40)상에 형성된 트랜지스터의 캐리어 제한 영역으로서의 부유 게이트로서 사용함으로써, 보다 소수의 소자와 보다 작은 면적으로 구성가능하고, 특성 격차가 적으며, 고속의 재기입이 가능한 비휘발성반도체 기억 소자를 실현할 수 있다.
(제 2 실시예)
도 4a∼4f는 본 발명의 제 2 실시예에 의한 반도체 나노결정의 제조 방법을 사용한 반도체 기억 소자의 제조공정을 도시한 도면이다. 이 제 2 실시예는, 결정핵을 형성하는 것을 제외하고는 제 1 실시예와 유사하다.
우선, 도 4a에 도시한 바와 같이, 실리콘 기판(51)상에 제 1 실시예와 동일한 공정에 의해 터널 절연막(52)을 형성한다.
다음, 도 4b에 도시한 바와 같이, 제 1 실시예와 동일한 공정에 의해 두께 4 nm 의 아모르퍼스 실리콘 박막(53)을 퇴적한다.
다음, 제 1 실시예와 동일한 LPCVD 장치(도시하지 않음)내에서 아모르퍼스 실리콘 박막(53) 표면상으로 결정핵(60)을 형성하는 공정(도 4c에 도시됨), 및 결정화를 위한 열처리에 의해 나노결정(54)을 형성하는 공정(도 4d, 4e에 도시됨)을, 다음 조건하에서, 대기에 노출시키지 않고 연속적으로 행한다.
(전처리 공정)
불화 수소산 HF: 1%
시간: 1분간
(결정핵의 형성 공정)
일단 1×1O-9Torr까지 진공화한 후,
온도: 590℃
압력: 1×10-5Torr
디실란 가스: 1O sccm
시간: 12분간
(결정화를 위한 열처리 공정)
온도: 770℃
압력: 1×1O-9Torr
시간: 60초간
상기 조건으로, 도 4e에 도시한 바와 같이, 지름 8 nm, 간격 6 nm, 중심 사이의 거리 14 nm의 나노결정(54)을 형성할 수 있다. 상기 결정핵(60)의 형성중(디실란 가스의 조사중)에는 결정 성장이 발생하지 않고, 결정핵 밀도는 온도가 높고 디실란 가스의 조사 시간이 길수록 크다. 또한, 결정화를 위한 열처리 시간이 길수록 결정핵은 커진다. 즉, 디실란 가스의 조사 온도와 시간 및 열처리 시간을 최적화함으로써, 원하는 나노결정을 형성할 수 있다.
상기 결정핵 형성의 제어성을 고려하면, 550∼620℃ 의 온도 범위가 바람직하다.
또한, 상기 디실란 가스 대신 모노실란 또는 트리실란 가스를 조사하여 결정핵을 형성할 수도 있다. 또한, 0.0l Torr 이상의 압력에서는, 섬 형태의 실리콘 입자가 형성되므로 적합하지 않다.
또한, 상기 결정화를 위한 열처리 공정의 온도는 550℃ 이상으로서, 결정핵형성시의 온도와 동일하거나 그 이상이 된다.
이 제 2 실시예에서는, 결정핵 형성 후에 온도를 변화시키는 번거로움을 피하기 위해, 결정핵 형성 온도와 다음의 열처리 온도를 동일하게 설정하였다. 상기 결정핵의 형성 공정에서, 550℃ 이하의 온도에서는 결정화가 발생하지 않는다. 또한, 제 1 실시예와 마찬가지로, 나노 결정의 형성이나 터널 절연막의 형성 중 어느 쪽을 먼저 행하더라도 무관하다. 그러나, 터널 절연막을 산화에 의해 형성하는 경우에는, 산화 공정시의 나노결정 표면의 산화량을 고려하여 나노결정을 형성해야 한다.
다음, 도 4f에 도시한 바와 같이, 상기 나노결정(54)과 터널 절연막(52)상에 SiO2막을 CVD 공정에 의해 퇴적하여, 제어 게이트 절연막(55)을 형성한다. 계속해서, 게이트 전극(56)으로 되는 다결정 실리콘 영역을 제작한다. 이 다결정 실리콘영역에는 N형 불순물을 고농도로 도핑하여, 이 영역을 저저항화한다. 그 후, 상기 실리콘 기판(51)상에 소스 및 드레인 영역(57, 58)을 형성한다.
상기 반도체 나노결정의 제조 방법은, 제 1 실시예와 동일한 작용 및 효과를 갖는다. 또한, 상기 반도체 기판(51)상에 형성된 터널 절연막(52)상의 아모르퍼스 실리콘 박막(53)을 퇴적한 후, 이 아모르퍼스 실리콘 박막(53)의 표면에 결정핵(60)을 형성하고, 계속해서, 대기압 이하의 저압하에서의 열처리를 통해 아모르퍼스 실리콘 박막(53)의 표면의 결정핵(60)을 종자로 하여 나노결정(54)을 성장시킨다. 따라서, 나노결정(54)의 크기, 형태 및 결정성 등의 제어성이 강화되어, 이들 특성의 격차를 더욱 감소시킬 수 있다. 이 경우, 결정핵의 형성 조건에 의해 결정핵 밀도를 결정할 수 있다.
이 제 2 실시예의 반도체 나노결정의 제조 방법에서는, 실리콘(Si) 나노결정의 경우에 관해 설명하였다. 그러나, 제 1 실시예에서와 마찬가지로, 게르마늄(Ge)의 나노결정도 유사하게 형성할 수 있다.
예컨대, 아모르퍼스 게르마늄 막을 제 1 실시예와 동일한 공정에 의해 퇴적한 후, 다음 공정에 의해 게르마늄(Ge)의 결정핵을 형성할 수 있다:
(전처리 공정)
불화 수소산 HF: 1%
시간: 1분간
(결정핵의 형성 공정)
일단 1×10-9Torr까지 진공화한 후,
온도: 390℃
압력: 1×1O-5Torr
단일 게르마늄 GeH4: 1O sccm
시간: 10분간
여기서, 단일 게르마늄(GeH4) 대신 4불화 게르마늄(GeF4)을 사용할 수도 있다.
(결정화를 위한 열처리 공정)
온도: 750℃
압력: 1×1O-9Torr
시간: 60초간
또한, 실리콘(Si)과 게르마늄(Ge)으로 이루어지는 나노결정도 유사하게 형성할 수 있다. 예컨대, 아모르퍼스 실리콘-게르마늄 박막을 제 1 실시예와 동일한 방법으로 퇴적한 후, 실리콘(Si)과 게르마늄(Ge)으로 이루어지는 결정핵을 다음 공정에 의해 형성할 수 있다.
(전처리 공정)
불화 수소산 HF: 1%
시간: 1분간
(결정핵의 형성 공정)
일단 1×10-9Torr까지 진공화한 후,
온도: 390℃
압력: 1×1O-5Torr
단일 게르마늄 GeH4디실란 가스: 1O sccm
시간: 12분간
여기서, 단일 게르마늄(GeH4) 대신 4불화 게르마늄(GeF4)을 사용할 수 있고, 디실란 대신 실란 또는 트리실란을 사용할 수 있다.
(결정화를 위한 열처리 공정)
온도: 750℃
압력: 1×1O-9Torr
시간: 60초간
또한, 상기 제 2 실시예에서는 실리콘 기판을 사용한 것과 달리, 제 1 실시예와 마찬가지로 SOI 기판을 사용할 수도 있다.
본 발명에 의한 반도체 나노결정의 제조 방법 및 반도체 기억 소자는, 상기 제 1 및 제 2 실시예의 구성에 한정되는 것이 아니라, 구형의 반도체 나노결정을 캐리어의 축적 노드로서 사용하는 다른 디바이스에도 적용할 수 있다.
또한, 상기 제 1 및 제 2 실시예에서는, 비결정 반도체 박막으로서 아모르퍼스 실리콘 박막, 아모르퍼스 게르마늄 박막 및 아모르퍼스 실리콘-게르마늄 박막을 사용한 반도체 나노결정의 제조 방법에 관해 설명하였다. 그러나, 비결정 반도체 박막이 이들에 한정되지 않음은 물론이다.
본 발명의 반도체 나노결정의 제조 방법에 의하면, 반도체 나노결정의 밀도 및 크기 등의 제어성이 높고 특성 격차가 적은 반도체 나노결정을 형성할 수 있다. 또한, 반도체 나노결정의 지름을 18 nm 미만으로 함으로써, 구형의 반도체 나노결정의 최저 에너지가 실온에서의 에너지보다 커지므로, 캐리어 제한 영역으로서의 반도체 나노결정은, 열적 변동의 영향을 받지 않고 실온에서 충분히 장시간 전자를 유지할 수 있다. 또한, 단전자 트랜지스터나 단전자 메모리에 적용할 수 있는 nm 크기의 구형의 반도체 나노결정을 실현할 수 있다. 상기 반도체 나노결정을 사용하여, 극저온으로의 냉각을 필요로 하지 않고, 실온에서 정보의 기억이 가능하며, 특성 격차가 적은 반도체 기억 소자를 제공할 수 있다. 또한, 이 반도체 기억 소자를 사용하여, 보다 소수의 소자와 보다 적은 면적으로 정보 기억 장치(메모리)를 구성할 수 있음과 동시에, 고속의 재기입이 가능한 비휘발성 반도체 기억 장치를 실현할 수 있다.
발명의 상세한 설명의 항에 기술된 구체적인 실시형태 또는 실시예는 어디까지나 본 발명의 기술내용을 개시한 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니고, 본 발명의 정신과 다음에 기재하는 특허청구사항의 범위내에서 여러가지로 변경하여 실시할 수 있다.

Claims (14)

  1. 반도체 나노결정의 제조 방법에 있어서:
    반도체 기판상, 또는 상기 반도체 기판상에 형성된 절연막상에 대기압 이하의 저압하에서 비결정 반도체 박막을 퇴적하는 단계; 및
    상기 비결정 반도체 박막을 퇴적한 후, 진공 또는 산화성을 갖지 않는 가스의 분위기에서 상기 비결정 반도체 박막의 퇴적 온도 이상의 온도로 상기 비결정 반도체 박막을 열처리하여, 상기 반도체 기판 또는 상기 절연막상에 지름 18 nm 이하의 복수의 구형 반도체 나노결정을 서로 간격을 두고 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  2. 제 1 항에 있어서,
    상기 비결정 반도체 박막을 퇴적한 후, 상기 비결정 반도체 박막을 대기에 노출시키지 않고 상기 반도체 나노결정을 형성하는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  3. 제 1 항에 있어서,
    상기 비결정 반도체 박막을 퇴적한 후, 상기 반도체 나노결정을 형성하기 전에 상기 비결정 반도체 박막의 퇴적 온도 이하의 온도에서 상기 비결정 반도체 박막의 표면에서 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  4. 제 1 항에 있어서,
    상기 비결정 반도체 박막을 퇴적한 후, 상기 반도체 나노결정을 형성하기 전에 대기압 이하의 저압하에서 상기 비결정 반도체 박막의 표면에 결정핵을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  5. 제 4 항에 있어서:
    상기 반도체 나노결정이 실리콘으로 이루어지고;
    상기 결정핵을 형성하는 단계는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 포함한 가스를 원료 가스로서 사용하여, 0.0l Torr 이하의 진공에서 행해지는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  6. 제 4 항에 있어서:
    상기 반도체 나노결정이 게르마늄으로 이루어지고;
    상기 결정핵을 형성하는 단계는, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 원료 가스로서 사용하여, 0.01 Torr 이하의 진공에서 행해지는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  7. 제 4 항에 있어서:
    상기 반도체 나노결정이 실리콘과 게르마늄으로 이루어지고;
    상기 결정핵을 형성하는 단계는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 포함한 가스를 원료 가스로서 사용하여, 0.01 Torr 이하의 진공에서 행해지는 것을 특징으로 하는 반도체 나노결정의 제조 방법
  8. 제 1 항에 있어서,
    상기 반도체 기판상에 상기 비결정 반도체 박막을 퇴적하여 상기 반도체 나노결정을 형성한 후, 상기 반도체 나노결정 표면과 상기 반도체 기판 표면을 산화시켜 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  9. 제 1 항에 있어서,
    상기 비결정 반도체 박막의 퇴적 두께 "t" 및 인접하는 반도체 나노결정들의 중심 사이의 거리 "s"는, t < (π/6)s 의 관계를 만족시키는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  10. 제 1 항에 있어서,
    상기 반도체 나노결정은, 실리콘, 게르마늄 또는 실리콘과 게르마늄의 혼합물 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 나노결정이 실리콘으로 이루어지고;
    상기 비결정 반도체 박막을 형성하는 단계에서는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나를 원료가스로서 사용하거나, 또는 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용하여 아모르퍼스(amorphous) 실리콘 박막을 퇴적하며;
    상기 반도체 나노결정을 형성하는 단계에서는, 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스의 분위기에서 상기 반도체 나노결정을 성장시키는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  12. 제 10 항에 있어서,
    상기 반도체 나노결정이 게르마늄으로 이루어지고;
    상기 비결정 반도체 박막을 형성하는 단계에서는, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 원료 가스로서 사용하거나, 또는 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나와 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용하여 아모르퍼스 게르마늄 박막을 퇴적하며;
    상기 반도체 나노결정을 형성하는 단계에서는, 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스의 분위기에서 상기 반도체 나노결정을 성장시키는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  13. 제 10 항에 있어서,
    상기 반도체 나노결정이 실리콘과 게르마늄으로 이루어지고;
    상기 비결정 반도체 박막을 형성하는 단계에서는, 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나와 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나를 원료가스로서 사용하거나, 또는 실란 가스, 디실란 가스 또는 트리실란 가스 중 어느 하나, 4불화 게르마늄 또는 단일 게르마늄 중 어느 하나, 및 산화성을 갖지 않는 가스의 혼합가스를 원료가스로서 사용하여 아모르퍼스 실리콘-게르마늄 박막을 퇴적하며,
    상기 반도체 나노결정을 형성하는 단계에서는, 10 Torr 이하의 진공 또는 10 Torr 이하의 산화성을 갖지 않는 가스의 분위기에서 상기 반도체 나노결정을 성장시키는 것을 특징으로 하는 반도체 나노결정의 제조 방법.
  14. 제 1 항 내지 13 항 중 어느 하나에 기재된 반도체 나노결정의 제조 방법에 의해 제조된 상기 반도체 나노결정을, SOI 기판상에 형성된 트랜지스터의 부유 게이트로서 사용하는 것을 특징으로 하는 반도체 나노결정을 사용한 반도체 기억 소자.
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