KR100521433B1 - 실리콘 양자점의 형성 방법 및 이를 이용한 반도체 메모리소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에 적용 가능한 실리콘 양자점의 형성 방법에 관한 것으로, 반도체 기판 위에 제1 절연층을 적층하는 단계, 제1 절연층 위에 폴리 실리콘막을 적층하는 단계, 폴리 실리콘막 위에 균일한 간격을 가지는 복수의 금속 클러스터를 형성하는 단계, 금속 클러스터를 마스크로 폴리 실리콘막을 건식 식각하는 단계를 포함하여 이루어진다. 이렇게 하면, 단결정급 결정특성을 갖는 동시에 미세하고 균일한 특성의 실리콘 양자점을 형성할 수 있다.
Description
본 발명은 실리콘 양자점을 형성하는 방법 및 그 방법을 이용한 반도체 메모리 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 지금까지 기본적인 스위칭 소자로서 이용되어온 MOS 구조의 이용에 한계가 도달할 것임을 예상하게 하고 있다. MOS 구조를 이용할 경우, 4 기가(giga) 디램(DRAM) 정도의 고집적 소자에서는 소오스와 드레인 사이의 간격이 점점 작아지게 되어 MOS 소자의 동작 원리로 이용되어 오던 게이트 전압에 의한 스위칭이 불가능해 질 것이다. 즉, 게이트 전압을 가하지 않은 상태에서도 소오스와 드레인 간의 터널링과 게이트 산화막을 통한 터널링 현상으로 인하여 소자의 오동작이 발생하여 MOS 구조를 이용한 집적도의 한계는 약 4 기가 디램이 될 것이다. 따라서, 기가(giga) 급 내지는 더 나아가서 테라(tera)급의 소자를 제작하기 위해서 지금의 MOS 구조가 아닌 다른 형태의 소자를 이용하여야만 할 것이다. 이를 위해 현재 많은 연구그룹에서 제안하고 있는 소자의 형태가 바로 단전자 트랜지스터(Single Electron Transistor, 이하 SET라 칭함)이다.
SET는 나노 스케일(nano-scale)의 작은 치수에서 전자들 간의 상호작용에 의하여 나타나는 많은 양자 역학적인 현상들 중에서, 전자나 정공과 같은 전하 담체(charge carrier)가 절연막을 터널링하여 지나가는 과정에서 더 이상의 전하가 터널링하는 것을 억제하여 궁극적으로 개개의 전자들의 흐름을 불연속적으로 제어하는 소위 쿨롱 장해 현상(Coulomb blockade effect)을 이용하는 소자이다.
단전자 터널링에 의한 쿨롱 장해 현상의 원리는 다음과 같다.
터널링을 통해 전자가 들어가는 영역에 의한 전체 커패시턴스가 매우 작다면 전자의 불연속적인 충전 효과를 관찰할 수 있는데, 이러한 불연속적인 전자의 충전에 의한 충전 에너지 e2/2C가 열적 진동에 의한 에너지(kBT)보다 크고, 외부에서 걸어주는 전압의 증가가 없다면 그 온도에서 전자가 터널링에 의해 커패시터에 충전되는데 필요한 에너지를 지니지 못하게 된다. 따라서, 하나의 전자가 충전된 이후에 더 이상의 터널링이 진행되지 않는다. 즉, 이전에 터널링해 들어온 전자가 커패시터에 충전됨으로써 다음의 전자는 커패시터에서의 전압 강하만큼의 낮은 전압을 받는 것이 되어 터널링에 의해 충전되는데 필요한 만큼의 에너지를 갖지 못하게 되어 더 이상의 터널링은 일어나지 않게 된다. 이와 같이 이미 터널링해 들어온 전자에 의해 더 이상의 터널링이 억제되는 현상을 쿨롱 장해 현상이라고 한다.
일반적으로 쿨롱 장해 형상을 이용하는 SET 구조는 MOS 구조와 마찬가지로 소오스, 드레인, 게이트의 구조에 전자의 불연속적인 흐름이 가능하도록 전도성 양자점으로 이루어진 채널로 구성되어 있는 형태이다. 따라서, 채널은 절연체와 전도성 양자점으로 구성되어 전자의 흐름이 양자점을 통한 불연속적인 터널링에 의해 가능하게 한다.
양자점을 이용한 나노 소자 제작을 위해서는 단결정급 결정특성을 갖는 양자점 형성을 가능하게 할 수 있는 기술과 미세하고 균일한 양자점 형성을 가능하게 할 수 있는 기술이 요구된다.
이 분야에 대한 종래의 양자점 형성 기술로서는 리소그래피(lithography)를 이용하여 양자점을 형성하는 방법과 산화물(SiO2) 증착 시 실리콘 비율을 과잉 조건으로 증착시키는 것으로 실리콘 양자점을 형성하는 방법 등이 있다.
본 발명이 이루고자 하는 한 기술적 과제는 단결정 수준의 결정특성을 갖는 동시에 미세하고 균일한 특성의 실리콘 양자점을 형성하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 실리콘 양자점을 이용하여 나노 스케일의 반도체 메모리 소자를 제조하는 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 반도체 기판 위에 제1 절연층을 적층하는 단계, 상기 제1 절연층 위에 폴리 실리콘막을 적층하는 단계, 상기 폴리 실리콘막 위에 균일한 간격을 가지는 복수의 금속 클러스터를 형성하는 단계, 상기 금속 클러스터를 마스크로 폴리 실리콘막을 건식 식각하는 단계를 포함하는 실리콘 양자점의 형성 방법을 마련한다.
상기 금속 클러스터는 금, 은 또는 전이 금속 중 적어도 어느 하나의 물질로 이루어지는 것이 바람직하다.
또한, 이를 이용한 반도체 메모리 소자의 제조 방법은 반도체 기판 위에 소자 분리막을 이용하여 활성 영역과 비활성 영역을 정의하는 단계, 상기 활성 영역 위에 제1 절연막을 적층하는 단계, 상기 제1 절연막 위에 폴리 실리콘막을 적층하는 단계, 상기 폴리 실리콘막 위에 균일한 간격을 가지는 복수의 금속 클러스터를 형성하는 단계, 상기 금속 클러스터를 마스크로 폴리 실리콘막을 식각하여 실리콘 양자점을 형성하는 단계, 상기 금속 클러스터를 제거하는 단계, 상기 실리콘 양자점 위에 제2 절연막을 적층하는 단계, 상기 제2 산화막 위에 전극용 전도층을 형성하는 단계, 상기 전극용 전도층 및 제1, 제2 절연막을 선택적으로 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법을 마련한다.
상기 금속 클러스터를 마스크로 폴리 실리콘막을 식각하는 단계는 건식 식각하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 메모리 소자에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 메모리 소자를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이 본 발명의 한 실시예에 따른 반도체 메모리 소자는 반도체 기판(10)의 액티브 영역 위의 일부 영역에 산화막으로 이루어진 게이트 절연막(20)이 형성되어 있으며, 폴리 실리콘으로 이루어진 복수의 실리콘 양자점을 구비하고 있다. 게이트 절연막(20)의 위에는 전극용 도전체로 이루어진 컨트롤 게이트(35)가 형성되어 있다.
그리고, 컨트롤 게이트(35) 하부의 반도체 기판(10)에는 컨트롤 게이트(35)를 사이에 두고 소오스/드레인 영역(80)이 형성되어 있다. 이때, 소오스/드레인 영역(80)은 컨트롤 게이트(35)의 하부 일부분과 중첩하도록 형성되어 있다.
이 때, 실리콘 양자점은 폴리 실리콘막 위에 형성되는 금속 클러스터를 마스크로 하여 형성하며, 이러한 실리콘 양자점을 이용함으로써 나노 스케일의 반도체 메모리 소자를 형성할 수 있다.
그러면, 도 1에 도시한 반도체 메모리 소자를 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 2a 내지 도 2e 및 도 1을 참고로 하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 한 실시예에 따른 반도체 메모리 소자를 제조하기 위한 방법을 설명하기 위한 단면도로서, 공정 순서대로 나열한 도면이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(10) 상에 소자 분리막(15)을 형성하여 활성 영역과 비활성 영역을 정의하고, 활성 영역 위에 산화물로 이루어진 제1 절연막(22)을 형성한다.
이어, 도 2b에 도시한 바와 같이, 제1 절연막(22) 위에 폴리 실리콘으로 이루어진 양자점 형성층(30)을 수~수십 나노미터(nm)의 두께로 형성한다. 바람직하게는 10~100nm의 두께로 형성하는 것이 좋다.
그리고, 양자점 형성층(30) 위에 금, 은 또는 전위 금속 따위의 금속을 진공 증착하여 실리콘과 금속과의 결합을 억제하고 금속을 나노미터 크기로 뭉쳐 형성한 복수의 금속 클러스터(40)를 형성한다. 이때, 금속 클러스터(40)는 이웃하는 금속 클러스터(40)와 균일한 간격을 가지고 있으며, 이들 나노미터 크기를 가지는 금속 클러스터(40)의 크기는 증착 량에 비례하여 증가하지만, 수 옹스트롱(Å)의 두께에서는 지름이 대략 10 나노미터 이하의 크기로 균일하게 형성된다. 여기서 금속 클러스터(40)를 증착하여 형성하는 방법에 대하여 좀 더 상세하게 설명하면, 양자점 형성층(30) 위에 금속을 증착한 후 열처리하여 형성한다. 또한, 상기의 증착 형성방법외에도 실리콘과 금속과의 결합을 억제하면서 금속 클러스터(40)를 형성하기 위해서는 유기 화학적인 방법을 이용할 수도 있다. 유기 화학적인 방법은 유기 리간드에 의해 표면이 불활성화 되어 있는 금속을 표면에 흡착시키는 방법이다.
다음, 도 2c에 도시한 바와 같이, 금속 클러스터(40)를 마스크로 하여 양자점 형성층(30)을 건식 식각하여 복수의 실리콘 양자점(35)을 형성한다. 그리고, 습식 또는 건식 식각에 의하여 복수의 금속 클러스터(40)를 제거한다.
이어, 도 2d에 도시한 바와 같이, 제1 게이트 절연막(22) 위에 실리콘 양자점(35)이 매립되도록 산화물로 이루어진 제2 게이트 절연막(24)를 적층하여 제1 및 제2 게이트 절연막(22, 24)으로 이루어진 게이트 절연막(20)을 형성한다.
다음, 도 2e에 도시한 바와 같이, 제2 게이트 절연막(24) 위에 폴리 실리콘을 적층하여 컨트롤 게이트 형성층(50)을 형성한다. 그리고, 컨트롤 게이트 형성층(50) 위에 감광막(도시하지 않음)을 도포하고 노광 및 현상 공정을 진행하여 컨트롤 게이트의 형성 영역을 정의하는 감광막 패턴(60)을 형성한다.
이어, 도 1에 도시한 바와 같이, 감광막 패턴(60)을 마스크로 식각 공정을 진행하여 폴리 실리콘으로 이루어진 컨트롤 게이트(55)를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따르면 나노 크기의 균일한 간격을 가지는 복수의 금속 클러스터를 식각 마스크로 이용하여 실리콘 양자점을 형성함으로써 단결정급 결정특성을 갖는 동시에 미세하고 균일한 특성의 실리콘 양자점을 형성할 수 있다.
도 1은 본 발명의 한 실시예에 따른 반도체 메모리 소자를 개략적으로 도시한 단면도이고,
도 2a 내지 도 2e는 본 발명의 한 실시예에 따른 반도체 메모리 소자를 제조하기 위한 방법을 설명하기 위한 단면도로서, 공정 순서대로 나열한 도면이다.
Claims (5)
- 반도체 기판 위에 제1 절연층을 적층하는 단계,상기 제1 절연층 위에 폴리 실리콘막을 적층하는 단계,상기 폴리 실리콘막 위에 균일한 간격을 가지는 복수의 금속 클러스터를 형성하는 단계,상기 금속 클러스터를 마스크로 하여 폴리 실리콘막을 건식 식각하는 단계를 포함하는 실리콘 양자점의 형성 방법.
- 제1항에서,상기 금속 클러스터는 금, 은 또는 전이 금속 중 어느 하나로 이루어지는 실리콘 양자점의 형성 방법.
- 제1항에서,상기 폴리 실리콘막은 10~100nm의 두께로 형성하는 실리콘 양자점의 형성 방법.
- 반도체 기판 위에 소자 분리막을 이용하여 활성 영역과 비활성 영역을 정의하는 단계,상기 활성 영역 위에 제1 절연막을 적층하는 단계,상기 제1 절연막 위에 폴리 실리콘막을 적층하는 단계,상기 폴리 실리콘막 위에 균일한 간격을 가지는 복수의 금속 클러스터를 형성하는 단계,상기 금속 클러스터를 마스크로 폴리 실리콘막을 식각하여 실리콘 양자점을 형성하는 단계,상기 금속 클러스터를 제거하는 단계,상기 실리콘 양자점 위에 제2 절연막을 적층하는 단계,상기 제2 산화막 위에 전극용 전도층을 형성하는 단계,상기 전극용 전도층 및 제1, 제2 절연막을 선택적으로 제거하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
- 제4항에서,상기 금속 클러스터를 마스크로 폴리 실리콘막을 식각하는 단계는 건식 식각하는 반도체 메모리 소자의 제조 방법.
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