KR100971210B1 - 양자점 형성 및 그를 이용한 게이트 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 있어서, 특히 초미세 반도체 소자의 제조를 위한 양자점 형성 및 그를 이용한 게이트 형성 방법에 관한 것으로, 균일 크기를 가지면서 일정 간격으로 양자점을 형성하여 전기적으로 일정한 소자 구현이 가능하게 하면서도 반도체 소자의 신뢰성을 확보해 주는 발명이다.
양자점, 미세 피트, 게이트, 터널링 절연막, 플로팅 게이트, 컨트롤 게이트

Description

양자점 형성 및 그를 이용한 게이트 형성 방법{Method of forming quantum dot, and forming gate using the same}
본 발명은 반도체 기술에 관한 것으로, 특히 초미세 반도체 소자의 제조를 위한 양자점 형성 및 그를 이용한 게이트 형성 방법에 관한 것이다.
고속 동작과 동시에 대용량의 저장 능력을 가지는 반도체 소자의 개발이 계속됨에 따라 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다.
플래쉬 메모리 소자와 같은 일반적인 반도체 소자에서, 게이트는 반도체 기판 상에 형성되는 터널링 절연막, 그 터널링 절연막 상에 형성되는 플로팅 게이트(Floating gate), 그 플로팅 게이트 상에 형성되는 산화막-질화막-산화막(oxide-nitride-oxide; ONO), 그리고 그 ONO 상에 형성되는 컨트롤 게이트(Control gate)로 구성된다.
한편, 종래 기술에서는 상기한 구조의 일반적인 게이트에서 채널(Channel)이 형성될 수 있는 수직 한계 두께에 도달하게 되었다. 그러한 두께 감소의 한계는 소자의 집적화를 이루는데 제한 요소로 작용하고 있다.
상기한 두께 감소의 한계로 인하여 임베디드 타입(embedded type)의 플래쉬 메모리 소자는 더이상 상기 언급된 일반적인 게이트 구조를 사용할 수 없게 되었다.
그래서 최근에 실리콘 양자점(Si quantum dot)을 플로팅 게이트 대신 사용하는 형태가 제시되었다.
도 1은 일반적인 양자점 적용 게이트 구조를 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(1)을 활성 영역 및 비활성 영역으로 정의하기 위한 소자분리막(2)을 그 반도체 기판(1)에 형성한다.
이어, 소자분리막(2)을 포함하는 반도체 기판(1) 전면 상에 산화물을 증착하여 터널링 절연막인 제1 게이트 절연막(3)을 형성한다.
이어, 제1 게이트 절연막(3) 상에 SiON과 같은 질화물을 증착하여 제2 게이트 절연막(4)을 형성한다. 이때, 실리콘(Si) 원자가 과잉되게 존재하고, 실리콘과 산소원자(Si-O)가 약한 결합 에너지로 구속된다. 그리고, 제2 게이트 절연막(4)의 두께는 이후에 형성될 양자점(quantum dot)을 수용하는 막의 두께보다 더 두껍게 형성한다.
이어, 제2 게이트 절연막(4) 상에 금속의 도전 물질층(미도시)을 적층한 후에 열처리를 진행한다.
상기 열처리 결과, 제2 게이트 절연막(4)의 실리콘 원자와 도전 물질층(미도시)의 금속 원자가 서로 이동한다. 따라서, 제2 게이트 절연막(4)에 금속 원자가 배열되어 양자점(6)이 형성된다.
이어, 도전 물질층(미도시)을 제거하고, 양자점(6)을 갖는 제2 게이트 절연막(4) 상에 게이트 전극 물질(5)을 적층한다.
이후, 식각을 통해 게이트 패턴을 형성한 후에는, 그 게이트 패턴에 인접한 반도체 기판(1) 하부에 소스 및 드레인을 형성하여, 반도체 소자의 게이트 구조를 완성한다.
상기에서 알 수 있듯이, 종래 기술에서는 터널링 절연막을 형성한 후에 실리콘 양자점(크기는 10㎚ 미만)을 갖는 절연막을 플로팅 게이트 대신 사용하는 구조였다.
한편, 상기에서는 언급하지 않았지만, 종래에는 양자점을 갖는 절연막을 산화물이나 질화물과 같은 유전 물질로 절연시키고, 이후에 컨트롤 게이트를 위한 게이트 폴리를 증착한다.
상기 언급된 종래 기술에서 양자점 적용 게이트 구조를 형성하기 위한 공정에 기술적 목표는 양자점의 균일한 크기를 유지하는 것과 양자점을 일정한 간격으로 만드는 것이다.
그러나 종래 기술에서는 일반적으로 비결정질(amorphous)의 폴리를 증착하여 열처리에 의한 응집(agglomeration) 현상을 이용하여 양자점을 형성한다. 이런 경우 일정한 간격으로 실리콘 양자점이 만들어지는 것을 매우 어렵다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 실리콘 양자점을 일 정한 간격으로 만드는데 적당한 양자점 형성 및 그를 이용한 게이트 형성 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 일정한 간격으로 균일한 크기의 양자점을 만드는데 적당한 양자점 형성 및 그를 이용한 게이트 형성 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 균일 크기를 가지면서 일정 간격으로 양자점을 형성하여 전기적으로 일정한 소자 구현이 가능하도록 해주는 양자점 형성 및 그를 이용한 게이트 형성 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 양자점 형성 및 그를 이용한 게이트 형성 방법의 일 특징은, 웨이퍼 표면에 일정 간격의 미세 피트(pit)를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 사용한 식각을 진행하여, 상기 웨이퍼 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성하는 단계와, 상기 미세 피트가 형성된 상기 웨이퍼 상에 실리콘 절연막을 형성하는 단계와, 상기 실리콘 절연막 상에 금속 도전 물질을 적층한 후 열처리를 진행하는 단계와, 상기 미세 피트 위치에 대응되는 상기 실리콘 절연막의 위치에 상기 금속 도전 물질의 금속 원자가 배열되어 양자점을 형성하는 단계와, 상기 양자점이 형성된 실리콘 절연막 상에서 상기 금속 도전 물질을 제거하는 단계와, 상기 양자점이 형성된 실리콘 절연막 상에 유전물질층을 형성하는 단계와, 상기 유전물질층 상에 게이트 폴리를 형성하는 단계로 이루어지는 것이다.
바람직하게, 상기 미세 피트를 10㎚ 이하 CD(Critical dimension)로 10㎚ 이 하 깊이로 형성할 수 있다.
바람직하게, 상기 웨이퍼 표면에 터널링 산화막을 증착하고, 상기 터널링 산화막이 증착된 표면 상에 상기 포토레지스트 패턴을 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 양자점 형성 및 그를 이용한 게이트 형성 방법의 다른 특징은, 셀 영역의 웨이퍼 표면에 일정 간격의 미세 피트(Pit)를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 사용한 식각을 진행하여, 상기 웨이퍼 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성하는 단계와, 상기 미세 피트가 형성된 상기 웨이퍼 상에 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 실리콘 계열의 제2절연막을 형성하는 단계와, 상기 제2절연막 상에 금속 도전 물질층을 적층한 후에 열처리를 진행하는 단계와, 상기 미세 피트 위치에 대응되는 상기 제2절연막의 위치에 상기 금속 도전 물질의 금속 원자가 배열되어 양자점을 형성하는 단계와, 상기 양자점이 형성된 상기 제2절연막에서 상기 금속 도전 물질을 제거하는 단계와, 상기 양자점이 형성된 제2절연막 상에 유전물질층을 형성하는 단계와, 상기 유전물질층 상에 게이트 폴리를 형성하는 단계로 이루어지는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 양자점 형성 및 그를 이용한 게이트 형성 방법의 또다른 특징은, 셀 영역의 웨이퍼 표면에 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 일정 간격의 미세 피트(Pit)를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 사용한 식각을 진행하여, 상기 제1절연막 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성하는 단계와, 상기 미세 피트가 형성된 상기 제1절연막 상에 씨드 실리콘막을 형성하는 단계와, 상기 씨드 실리콘막 상에 금속 도전 물질층을 적층한 후에 열처리를 진행하는 단계와, 상기 미세 피트 위치에 대응되는 상기 씨드 실리콘막의 위치에 상기 금속 도전 물질의 금속 원자가 배열되어 양자점을 형성하는 단계와, 상기 양자점이 형성된 상기 씨드 실리콘막 상에서 상기 금속 도전 물질을 제거하는 단계와, 상기 양자점이 형성된 씨드 실리콘막 상에 유전물질층을 형성하는 단계와, 상기 유전물질층 상에 게이트 폴리를 형성하는 단계로 이루어지는 것이다.
또한, 상기 미세 피트가 일정 간격으로 균일하게 분포되도록, 일정 간격으로 마름모꼴의 개구 영역(Open area)이 전체적으로 균일하게 분포된 상기 포토레지스트 패턴을 형성하는 것이 특징이다.
본 발명에 따르면, 실리콘 양자점을 일정한 간격으로 또한 균일한 크기로 만들어주기 때문에, 전기적으로 일정한 소자 구현이 가능하여 소자의 신뢰성을 확보해 준다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 양자점 형성 및 그를 이용한 게이트 형성 방법의 바람직한 실시 예를 자세히 설명한다.
본 발명에서는 먼저 웨이퍼에 셀 영역을 정의하기 위한 소자분리막을 형성한다.
이어, 웨이퍼 표면에 일정 간격의 미세 피트(pit)를 형성하기 위해, 도 2에 도시된 바와 같은 포토레지스트 패턴(20)을 형성한다.
도 2는 본 발명에서 양자점 형성을 위해 피트 형성 시에 사용되는 포토레지스트 패턴을 나타낸 도면이다.
본 발명에 따른 포토레지스트 패턴(20)은, 일정 간격으로 균일하게 분포된 피트 패턴을 형성하기 위해, 일정 간격으로 균일하게 웨이퍼 표면을 노출하기 위한 개구 패턴을 갖는다. 본 발명의 일 예로, 도 2에 도시된 바와 같이 일정 간격으로 마름모꼴의 개구 영역(Open area)(10)이 전체적으로 균일하게 분포되어 개구 패턴을 형성한다.
상기한 도 2의 포토레지스트 패턴(20)을 사용한 식각을 진행한다. 그리하여 웨이퍼 표면에 일정 간격으로 균일하게 분포된 도 3의 미세 피트(30)를 형성한다.
본 발명에서 미세 피트(30) 형성을 위한 식각으로써, 세코(SECCO) 에칭을 진행한다. 그 식각에 사용되는 식각용액으로써는 KOH와 NaOH 등 화합물의 SECCO 식각용액을 이용한다. 그리하여 미세 피트(30)를 웨이퍼나 그밖에 막층의 셀 영역에 형성한다. 세코 에칭에 사용되는 식각용액은 결정을 통하여 미세 피트 패턴을 만드는 역할을 한다.
도 3은 본 발명에 따른 도 2의 패턴을 사용한 식각 후 웨이퍼 표면 형상을 나타낸 도면으로,각 미세 피트(30) 크기 즉, CD(Critical dimension)는 10㎚ 이하이며, 피트 깊이는 10㎚이하이다. 본 발명에서는 상기한 피트 CD와 깊이가 각각 10㎚ 이하가 되도록 식각 시 공정온도와 시간을 포함하는 조건을 제어한다. 그러나 그 조건을 일정 수치로 한정하지 않으며 구체적 예시도 이하 생략한다.
이어, 도 3의 미세 피트(30)가 형성된 웨이퍼 상에 후에 양자점이 형성될 실리콘 절연막을 형성한다.
이어, 실리콘 절연막 상에 금속 도전 물질을 적층하고, 이후 웨이퍼에 대한 열처리를 진행한다. 상기 열처리에 의해 실리콘 절연막의 실리콘(Si) 원자와 금속 도전 물질의 금속 원자가 서로 이동하여 실리콘 절연막에 양자점(40)이 형성된다.
보다 상세하게, 웨이퍼 표면에 형성된 미세 피트(30)의 위치에 대응되는 실리콘 절연막의 위치에 금속 도전 물질의 금속 원자가 주입되어 배열된다. 그리하여 도 4에 도시된 바와 같이, 양자점(40)이 형성된다.
이어, 양자점(40)이 형성된 실리콘 절연막 상에서 금속 도전 물질을 제거한다.
한편, 상기와 같이 실리콘 절연막에 양자점(40)이 형성된 후에는 게이트 형성을 위해, 양자점(40)이 형성된 실리콘 절연막을 산화물이나 질화물과 같은 유전 물질로 절연시키고, 그 유전 물질 상에 컨트롤 게이트를 위한 게이트 폴리를 증착하여 양자점 적용 게이트 구조를 형성한다.
상기에서는 웨이퍼 표면에 미세 피트를 형성하는 경우를 설명한 것으로, 본 발명에서는 경우에 따라 미세 피트를 다른 막층 표면에 형성하여, 양자점이 다양한 막층에 형성될 수 있다.
일 예로써, 웨이퍼 표면에 터널링 산화막과 같은 절연막을 먼저 증착하고, 그 절연막 표면 상에 도 2와 같은 포토레지스트 패턴을 형성할 수도 있다. 그에 따라 그 절연막의 표면 상에 미세 피트를 형성한다.
또다른 예로써, 본 발명에서는 웨이퍼 표면에 미세 피트를 형성하되, 미세 피트가 형성된 웨이퍼 상에 터널링 산화막과 같은 절연막을 증착하고, 그 절연막 상에 비로소 양자점이 형성될 실리콘 절연막을 형성할 수도 있다.
다음은 플로팅 게이트에 양자점을 형성하는 예를 상세한다.
먼저, 웨이퍼에 셀 영역을 정의하기 위한 소자분리막을 형성한다.
이어, 셀 영역의 웨이퍼 표면에 일정 간격의 미세 피트(Pit)를 형성하기 위한 도 2의 포토레지스트 패턴을 형성한다.
이어, 도 2의 포토레지스트 패턴을 사용한 식각을 진행하여, 도 3과 같이 웨이퍼 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성한다.
상기 미세 피트가 형성된 웨이퍼 상에 산화물을 증착하여 터널링 절연막을 형성한다.
이어, 터널링 절연막 상에 SiON과 같은 실리콘 산화물 또는 질화물을 증착하여 실리콘 계열의 플로팅 게이트를 형성한 후에 그 플로팅 게이트 상에 금속 도전 물질층을 적층한다.
그리고, 웨이퍼에 대한 열처리를 진행하면, 그 열처리에 의해 플로팅 게이트의 실리콘(Si) 원자와 금속 도전 물질층의 금속 원자가 서로 이동한다. 상세하게, 플로팅 게이트에 금속 도전 물질의 금속 원자가 주입되고, 그 주입된 금속 원자는 웨이퍼 상의 미세 피트 위치에 대응되는 플로팅 게이트의 위치에 배열된다. 그리하여 그 미세 피트 위치에 대응되는 플로팅 게이트의 위치에 양자점을 형성한다.
상기 양자점은 도 4에 도시된 바와 같이, 모두 미세 피트의 형성 영역 범위 내에 위치한다. 그 이유는 스트레스가 가장 많이 발생하는 영역이 미세 피트가 발생한 계면이기 때문이다. 그러므로, 그 피트가 형성된 위치에 대응하는 곳에서 응집(Agglomeration) 현상이 발생한다. 도 4는 본 발명에 따른 양자점이 미세 피트 영역에 형성된 형상을 나타낸 도면이다.
이후에, 양자점이 형성된 상기 플로팅 게이트 상에서 금속 도전 물질을 제거한다.
상기와 같이 플로팅 게이트에 양자점이 형성된 후에는 나머지 게이트 구조를 형성하기 위해, 양자점이 형성된 플로팅 게이트 상에 산화물이나 질화물을 증착하여 절연하고, 이후에 다시 컨트롤 게이트를 위한 게이트 폴리를 증착하여 양자점 적용 게이트 구조를 완성한다.
다음은 양자점을 형성하는 다른 예를 상세한다.
먼저, 웨이퍼에 셀 영역을 정의하기 위한 소자분리막을 형성한다.
이어, 셀 영역의 웨이퍼 표면에 산화물을 증착하여 터널링 절연막을 형성한다.
이어, 셀 영역의 터널링 절연막 표면에 일정 간격의 미세 피트(Pit)를 형성하기 위한 도 2의 포토레지스트 패턴을 형성한다.
이어, 도 2의 포토레지스트 패턴을 사용한 식각을 진행하여, 도 3과 같이 터널링 절연막 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성한다.
상기 미세 피트가 형성된 터널링 절연막 상에 비결정질의 씨드 실리콘막(Seed silicon)을 증착한다. 여기서, 씨드 실리콘막은 약 470 내지 530℃의 공정온도에서 약 20㎚ 이하의 두께로 형성된다.
별도의 예로써, 씨드 실리콘막 상에 후술되는 열처리 전에 산화물을 증착할 수도 있다.
한편, 씨드 실리콘막 상에 인(Phosphorus)과 같은 금속 도전 물질층을 적층한 후에 N2 분위기에서 열처리를 진행한다. 특히, 상기 열처리 진행 시에는 N2 분위기에서 펄스 입력에 따라 일정 시간 간격으로 인(P) 원자가 씨드 실리콘막에 주입될 수 있도록 한다. 그로 인해 보다 효과적인 전하 트랩이 가능하게 된다.
상기한 열처리에 따라, 씨드 실리콘막의 실리콘(Si) 원자와 금속 도전 물질층의 인(P) 원자가 서로 이동한다.
상세하게, 씨드 실리콘막에 금속 도전 물질의 인(P) 원자가 주입되고, 그 주입된 인(P) 원자는 터널링 산화막 상의 미세 피트 위치에 대응되는 씨드 실리콘막 의 위치에 배열된다. 그리하여 그 미세 피트 위치에 대응되는 씨드 실리콘막 위치에 양자점을 형성한다.
상기 양자점은 도 4에 도시된 바와 같이, 모두 미세 피트의 형성 영역 범위 내에 위치한다. 그 이유는 스트레스가 가장 많이 발생하는 영역이 미세 피트가 발생한 계면이기 때문이다. 그러므로, 그 피트가 형성된 위치에 대응하는 곳에서 응집(Agglomeration) 현상이 발생한다. 도 4는 본 발명에 따른 양자점이 미세 피트 영역에 형성된 형상을 나타낸 도면이다.
이후에, 양자점이 형성된 상기 씨드 실리콘막 상에서 금속 도전 물질을 제거한다.
상기와 같이 씨드 실리콘막에 양자점이 형성된 후에는 나머지 게이트 구조를 형성하기 위해, 양자점이 형성된 씨드 실리콘막 상에 산화물이나 질화물을 증착하여 절연하고, 이후에 다시 게이트 폴리를 증착하여 양자점 적용 게이트 구조를 완성한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 양자점 적용 게이트 구조를 나타낸 단면도.
도 2는 본 발명에서 양자점 형성을 위해 피트 형성 시에 사용되는 포토레지스트 패턴을 나타낸 도면.
도 3은 본 발명에 따른 도 2의 패턴을 사용한 식각 후 웨이퍼 표면 형상을 나타낸 도면.
도 4는 본 발명에 따른 양자점이 미세 피트 영역에 형성된 형상을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 개구 영역 20 : 포토레지스트 패턴
30 : 미세 피트 40 : 양자점

Claims (6)

  1. 웨이퍼 표면에 일정 간격의 미세 피트(pit)를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 사용한 식각을 진행하여, 상기 웨이퍼 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성하는 단계;
    상기 미세 피트가 형성된 상기 웨이퍼 상에 실리콘 절연막을 형성하는 단계;
    상기 실리콘 절연막 상에 금속 도전 물질을 적층한 후 열처리를 진행하는 단계;
    상기 미세 피트 위치에 대응되는 상기 실리콘 절연막의 위치에 상기 금속 도전 물질의 금속 원자가 배열되어 양자점을 형성하는 단계;
    상기 양자점이 형성된 실리콘 절연막 상에서 상기 금속 도전 물질을 제거하는 단계;
    상기 양자점이 형성된 실리콘 절연막 상에 유전물질층을 형성하는 단계; 그리고
    상기 유전물질층 상에 게이트 폴리를 형성하는 단계로 이루어지는 것을 특징으로 하는 양자점 형성 및 그를 이용한 게이트 형성 방법.
  2. 제 1 항에 있어서, 상기 미세 피트를 10㎚ 이하 CD(Critical dimension)로 10㎚ 이하 깊이로 형성하는 것을 특징으로 하는 양자점 형성 및 그를 이용한 게이 트 형성 방법.
  3. 제 1 항에 있어서, 상기 웨이퍼 표면에 터널링 산화막을 증착하고, 상기 터널링 산화막이 증착된 표면 상에 상기 포토레지스트 패턴을 형성하는 것을 특징으로 하는 양자점 형성 및 그를 이용한 게이트 형성 방법.
  4. 셀 영역의 웨이퍼 표면에 일정 간격의 미세 피트(Pit)를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 사용한 식각을 진행하여, 상기 웨이퍼 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성하는 단계;
    상기 미세 피트가 형성된 상기 웨이퍼 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 실리콘 계열의 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 금속 도전 물질층을 적층한 후에 열처리를 진행하는 단계;
    상기 미세 피트 위치에 대응되는 상기 제2절연막의 위치에 상기 금속 도전 물질의 금속 원자가 배열되어 양자점을 형성하는 단계;
    상기 양자점이 형성된 상기 제2절연막에서 상기 금속 도전 물질을 제거하는 단계;
    상기 양자점이 형성된 제2절연막 상에 유전물질층을 형성하는 단계; 그리고
    상기 유전물질층 상에 게이트 폴리를 형성하는 단계로 이루어지는 것을 특징으로 하는 양자점 형성 및 그를 이용한 게이트 형성 방법.
  5. 셀 영역의 웨이퍼 표면에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 일정 간격의 미세 피트(Pit)를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 사용한 식각을 진행하여, 상기 제1절연막 표면에 일정 간격으로 균일하게 분포된 미세 피트를 형성하는 단계;
    상기 미세 피트가 형성된 상기 제1절연막 상에 씨드 실리콘막을 형성하는 단계;
    상기 씨드 실리콘막 상에 금속 도전 물질층을 적층한 후에 열처리를 진행하는 단계;
    상기 미세 피트 위치에 대응되는 상기 씨드 실리콘막의 위치에 상기 금속 도전 물질의 금속 원자가 배열되어 양자점을 형성하는 단계;
    상기 양자점이 형성된 상기 씨드 실리콘막 상에서 상기 금속 도전 물질을 제거하는 단계;
    상기 양자점이 형성된 씨드 실리콘막 상에 유전물질층을 형성하는 단계; 그리고
    상기 유전물질층 상에 게이트 폴리를 형성하는 단계로 이루어지는 것을 특징으로 하는 양자점 형성 및 그를 이용한 게이트 형성 방법.
  6. 제 1 또는 4 또는 5 항 중 어느 하나의 항에 있어서,
    상기 미세 피트가 일정 간격으로 균일하게 분포되도록, 일정 간격으로 마름모꼴의 개구 영역(Open area)이 전체적으로 균일하게 분포된 상기 포토레지스트 패턴을 형성하는 것을 특징으로 하는 양자점 형성 및 그를 이용한 게이트 형성 방법.
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