KR100649321B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명의 플래시 메모리 소자의 제조 방법은, 반도체 기판의 활성영역을 한정하는 트랜치 소자분리막과, 활성영역 위에 터널 산화막을 형성하는 단계와, 터널산화막 및 트랜치 소자분리막 위에 폴리실리콘막을 형성하는 단계와, 폴리실리콘막에 대해 저매니움 또는 아르곤을 도핑하는 단계와, 도핑된 폴리실리콘막을 패터닝하여 플로팅 게이트 도전막 패턴을 형성하는 단계와, 플로팅 게이트 도전막 패턴 위에 전하트랩층을 형성하는 단계와, 그리고 전하트랩층 위에 컨트롤 게이트 도전막 패턴을 형성하는 단계를 포함한다.
플래시 메모리 소자, 플로팅 게이트, 저매니움 도핑, 아르곤 도핑, 커플링비, 전하트랩

Description

플래시 메모리 소자의 제조 방법{Method of fabricating the flash memory device}
도 1 내지 도 6은 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 7은 종래의 플래시 메모리 소자의 제조 방법의 다른 예를 설명하기 위하여 나타내 보인 단면도이다.
도 8 내지 도 12는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 2층 게이트 구조를 갖는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자, 예컨대 ETOX(EEPROM Tunnel Oxide) 소자의 경우 플로팅 게이트와 컨트롤 게이트의 2층 게이트 구조를 갖는다. 이와 같은 플래시 메모리 소자는 소거 동작과 프로그램 동작에 의해 소자의 특성이 결정된다. 상기와 같은 2층 게이트 구조의 플래시 메모리 소자는 컨트롤 게이트에 소정 크기의 전압을 인가함으로서 산화막-질화막-산화막(Oxide-Nitride-Oxide; 이하 ONO막)의 유전체막을 거쳐서 플로팅 게이트에 전압이 인가되는 커플링비(coupling ratio)를 이용한다. 따라서 이와 같은 커플링비를 증가시키기 위하여, 플로팅 게이트를 포스포러스(phosphorus)가 도핑된 폴리실리콘막을 사용하여 형성하거나 비정질 폴리실리콘막에 포스포러스를 도핑시켜 형성하였다.
도 1 내지 도 6은 이와 같은 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위에 하드 마스크막을 순차적으로 적층한다. 하드 마스크막은 패드 산화막(110), 질화막(120) 및 산화막(130)이 순차적으로 적층되는 구조로 이루어진다. 이 경우 상부의 산화막(130)은 TEOS(tetraethoxysilane) 산화막으로 형성한다. 다음에 산화막(130) 위에 소자분리막이 형성될 산화막(130) 표면을 노출시키는 개구부들(141)을 갖는 포토레지스트막 패턴(140)을 형성한다.
다음에 도 2를 참조하면, 포토레지스트막 패턴(140)을 식각마스크로 한 식각공정으로 산화막(130), 질화막(120) 및 패드 산화막(110)의 노출 부분을 순차적으로 제거하여 하드 마스크막 패턴(111, 121, 131)을 형성한다. 이 하드 마스크막 패턴은 패드 산화막 패턴(111), 질화막 패턴(121) 및 산화막 패턴(131)이 순차적으로 적층되는 구조로 이루어진다. 하드 마스크막 패턴을 형성한 후에는 포토레지스트막 패턴(140)을 제거한다. 다음에 하드 마스크막 패턴(111, 121, 131)을 식각마스크로 한 식각공정으로 반도체 기판(100)의 노출 표면을 일정 깊이로 식각하여 트랜치 (101)를 형성한다.
다음에 도 3을 참조하면, 트랜치(101)가 매립되도록 전면에 매립 절연막(150)을 형성한다. 매립 절연막(150)은 HDP-USG(High Density Plasma-Undoped Silicate Glass)막으로 형성할 수 있다.
다음에 도 4를 참조하면, 평탄화 공정을 수행하여 트랜치 소자분리막(151)을 형성한 후에 산화막 패턴(131) 및 질화막 패턴(121)을 제거한다. 상기 트랜치 소자분리막(151)에 의해 활성영역이 한정된다.
다음에 도 5를 참조하면, 트랜치 소자분리막(151) 및 패드 산화막 패턴(111) 위에 플로팅 게이트 도전막을 위한 폴리실리콘막(161)을 형성한다. 이때 폴리실리콘막(161)은 포스포러스가 도핑된 폴리실리콘막이다.
다음에 도 6을 참조하면, 폴리실리콘막(161)을 패터닝하여 플로팅 게이트도전막으로 사용할 폴리실리콘막 패턴(163)을 형성한다. 그리고 전면에 ONO막(170)을 형성하고, ONO막(170) 위에 컨트롤 게이트 도전막으로서 폴리실리콘막(180)을 형성한다.
도 7은 종래의 플래시 메모리 소자의 제조 방법의 다른 예를 설명하기 위하여 나타내 보인 단면도이다.
도 7을 참조하면, 도 1 내지 도 4를 참조하여 설명한 바와 같은 공정을 수행한 후에, 트랜치 소자분리막(151) 및 패드 산화막 패턴(111) 위에 플로팅 게이트 도전막을 위한 폴리실리콘막(162)을 형성한다. 이때 폴리실리콘막(162)은 비정질(amorphous) 폴리실리콘막(162)이다. 다음에 이 폴리실리콘막(162)에 포스포러스 (P)를 도핑하여 도전성을 갖도록 한다. 다음에는 도 6을 참조하여 설명한 바와 동일한 공정을 수행한다.
그런데 이와 같은 종래의 플래시 메모리 제조 방법들에 의하면, 플로팅 게이트 도전막으로서의 폴리실리콘막 패턴(도 6의 163)의 표면적이 한정되어 있으며, 이에 따라 커플링비를 증가시켜 플로팅 게이트에 보다 많은 전하들이 트랩되도록 하는 데에 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트의 표면적을 증가시켜서 커플링비가 증대되도록 하는 플래시 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은,
반도체 기판의 활성영역을 한정하는 트랜치 소자분리막과, 상기 활성영역 위에 터널 절연막을 형성하는 단계;
상기 터널 산화막 및 트랜치 소자분리막 위에 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막에 대해 저매니움 또는 아르곤을 도핑하는 단계;
상기 도핑된 폴리실리콘막을 패터닝하여 플로팅 게이트 도전막 패턴을 형성하는 단계;
상기 플로팅 게이트 도전막 패턴 위에 전하트랩층을 형성하는 단계; 및
상기 전하트랩층 위에 컨트롤 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 전하트랩층은 산화막-질화막-산화막이 순차적으로 적층되는 구조로 형성할 수 있다.
그리고 상기 폴리실리콘막은 비정질 폴리실리콘막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 8 내지 도 12는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8을 참조하면, 반도체 기판(200) 위에 하드 마스크막(210, 220, 230)을 순차적으로 적층한다. 하드 마스크막은 패드 산화막(210), 질화막(220) 및 산화막(230)이 순차적으로 적층되는 구조로 이루어진다. 이 경우 상부의 산화막(230)은 TEOS(tetraethoxysilane) 산화막으로 형성한다. 다음에 산화막(230) 위에 소자분리막이 형성될 산화막(230) 표면을 노출시키는 개구부들(241)을 갖는 포토레지스트막 패턴(240)을 형성한다.
다음에 도 9를 참조하면, 포토레지스트막 패턴(240)을 식각마스크로 한 식각 공정으로 산화막(230), 질화막(220) 및 패드 산화막(210)의 노출부분을 순차적으로 제거하여 하드 마스크막 패턴(211, 221, 231)을 형성한다. 이 하드 마스크막 패턴은 패드 산화막 패턴(211), 질화막 패턴(221) 및 산화막 패턴(231)이 순차적으로 적층되는 구조로 이루어진다. 하드 마스크막 패턴을 형성한 후에는 포토레지스트막 패턴(240)을 제거한다. 다음에 하드 마스크막 패턴(211, 221, 231)을 식각마스크로 한 식각공정으로 반도체 기판(200)의 노출 표면을 일정 깊이로 식각하여 트랜치(201)를 형성한다.
다음에 도 10을 참조하면, 트랜치(201)가 매립되도록 전면에 매립 절연막(250)을 형성한다. 매립 절연막(250)은 HDP-USG(High Density Plasma-Undoped Silicate Glass)막으로 형성할 수 있다.
다음에 도 11을 참조하면, 평탄화 공정을 수행하여 반도체 기판(200)의 활성영역을 한정하는 트랜치 소자분리막(251)을 형성한다. 트랜치 소자분리막(251)을 형성한 후에는 산화막 패턴(231) 및 질화막 패턴(221)을 제거한다. 경우에 따라서 패드 산화막(211)을 제거하고, 터널 산화막을 형성할 수도 있다. 본 실시예에서는 패드 산화막(211)을 터널 산화막으로 간주하여 설명하기로 한다.
다음에 도 12를 참조하면, 트랜치 소자분리막(251) 및 터널 산화막(211) 위에 플로팅 게이트 도전막을 위한 실리콘막(260)을 형성한다. 이때 실리콘막(260)은 비정질 실리콘막이다. 다음에 이 비정질 실리콘막(260)에 대한 저매니움(Ge) 주입공정 또는 아르곤(Ar) 주입공정을 수행한다. 저매니움은 원자 무게가 72.61이다. 이는 종래의 플래시 메모리 소자의 제조 방법에서 도핑되는 이온으로서 사용된 포스포러스(P)의 원자 무게인 30.974보다 거의 2배정도 무거운 무게이다. 따라서 도전성을 갖는 비정질 실리콘막(260)은 저매니움을 도핑하는 경우 그 표면이 거칠어져서 표면적이 증대된다. 이는 아르곤도 포스포러스(P)의 원자 무게보다 무거우므로 아르곤 이온 주입시 비정질 실리콘막(260)의 표면이 거칠어져 표면적이 증가한다. 더욱이 저매니움의 경우 도핑 공정시 이온 에너지를 조절할 필요가 없다.
다음에 도면에 나타내지는 않았지만, 저매니움 또는 아르곤이 도핑된 폴리실리콘막(260)을 패터닝하여 플로팅 게이트 도전막으로 사용할 폴리실리콘막 패턴을 형성한다. 그리고 전면에 전하트랩층으로서 ONO막을 형성하고, ONO막 위에 컨트롤 게이트 도전막으로서 폴리실리콘막을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 플로팅 게이트 도전막으로서 비정질 실리콘막을 형성하고, 이어서 저매니움 또는 아르곤으로 도핑시킴으로써 플로팅 게이트 도전막의 표면을 거칠게 할 수 있으며, 이에 따라 플로팅 게이트 도전막의 표면적을 증대시켜 전하 트랩 능력이 향상되며, 커플링비를 증대시켜 소자의 동작 특성을 향상시키는 한편 전력 소모를 줄일 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체 기판의 활성영역을 한정하는 트랜치 소자분리막과, 상기 활성영역 위에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 트랜치 소자분리막 위에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막에 대해 저매니움 또는 아르곤을 도핑하는 단계;
    상기 도핑된 폴리실리콘막을 패터닝하여 플로팅 게이트 도전막 패턴을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴 위에 전하트랩층을 형성하는 단계; 및
    상기 전하트랩층 위에 컨트롤 게이트 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 전하트랩층은 산화막-질화막-산화막이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 폴리실리콘막은 비정질 실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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