KR100606535B1 - 플래시 메모리 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트의 접촉면을 증가시켜 커플링 비를 증가시킴으로써 프로그램 효율을 증가시키는 비휘발성 플래시 메모리 셀의 제조 방법에 관한 것이다.
본 발명의 상기 목적은 플래시 메모리 제조방법에 있어서, 기판의 상부에 산화막과 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계; 상기 기판의 상부에 절연막을 형성하고 패터닝하는 단계; 상기 기판의 상부에 제 2 폴리 실리콘을 증착하고 패터닝하는 단계; 상기 절연막을 제거하는 단계 및 상기 기판의 상부에 유전체막 및 제 3 폴리 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법에 의해 달성된다.
따라서, 본 발명의 플래시 메모리 제조방법은 플로팅 게이트 형성시에 두 번의 폴리 실리콘을 증착한 후 패터닝하여 플로팅 게이트를 형성시킴으로써 콘트롤 게이트 증착시 플로팅 게이트와 접촉면을 증가시켜 콘트롤 게이트와의 커플링 비를 증가시킴으로서 셀의 프로그램 효율을 증가시키는 효과가 있다.
플래시 메모리, 커플링 비
Description
도 1은 종래기술에 의한 플래시 메모리의 단면도.
도 2a 내지 도 2d는 본 발명에 의한 플래시 메모리 제조방법의 공정단면도.
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)의 접촉면을 증가시켜 커플링 비를 증가시킴으로써 프로그램 효율을 증가시키는 비휘발성 플래시 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입된다. 반대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N(Fowler-Nordheim) 터널링에 의하여 소오스 쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다.
반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.
소자의 프로그램 및 소거 동작 특성을 향상시키는 다른 방법으로서, 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시키는 방법이 실용화되고 있다. 이러한 방법은 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시키기 위하여 캐패시터의 물리적인 특성을 이용하여, 플로팅 게이트와 콘트롤 게이트의 마주보는 층의 표면적을 크게 하여 캐패시턴스를 증가시키는 것이다. 플로팅 게이트의 표면적을 증가시키기 위한 종래의 방법으로는, OSC(One Cylinder Storage) 혹은 DCS(Double Cylinder Storage) 등이 있지만 이러한 방법은 공정이 매우 복잡하고 집적도에 따라 일정량의 캐패시턴스를 확보하는 데에 어려움이 있었다. 또한, 플로팅 게이트 층을 3차원적으로 형성할 때 플로팅 게이트와 기판이 마주보는 표면적이 커지게 되면 소자의 프로그램 및 소거 특성에 불리한 영향을 주게 되는 점도 고려해야 한다. 그러므로, 플로팅 게이트와 콘트롤 게이트 사이의 마주보는 층 면적은 크게 하면서도 플로팅 게이트와 기판이 마주보는 층 면적은 그대로 유지할 수 있는 구조가 필요하다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트 형성시에 두 번의 폴리 실리콘을 증착한 후 패터닝하여 플로팅 게이트를 형성시킴으로써 콘트롤 게이트 증착시 플로팅 게이트와 접촉면을 증가시켜 콘트롤 게이트와의 커플링 비를 증가시킴으로서 셀의 프로그램 효율을 증가시키는 플래시 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 플래시 메모리 제조방법에 있어서, 기판의 상부에 산화막과 제 1 폴리 실리콘을 형성하고 상기 제 1 폴리 실리콘을 패터닝하는 단계; 상기 기판의 상부에 절연막을 형성하고 패터닝하는 단계; 상기 기판의 상부에 제 2 폴리 실리콘을 증착하고 패터닝하는 단계; 상기 절연막을 제거하는 단계 및 상기 기판의 상부에 유전체막 및 제 3 폴리 실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2d는 본 발명에 의한 플래시 메모리 제조방법의 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(21) 상부에 산화막(22)과 제 1 폴리 실리콘(23)을 증착하고 상기 제 1 폴리 실리콘을 패터닝한다. 상기 산화막은 열산화 공정을 통하여 실리콘 기판의 표면에 50 내지 100nm의 두께로 형성된 터널 산화막이다. 상기 제 1 폴리 실리콘은 플로팅 게이트용 폴리 실리콘이다. 이어 상기 제 1 폴리 실리콘의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 1 폴리 실리콘을 패터닝한 후 상기 포토레지스트를 제거한다.
다음, 도 2b에 도시된 바와 같이, 절연막(24)을 형성하고 패터닝한다. 상기 제 1 폴리 실리콘의 상부에 절연막을 형성한다. 이어 상기 절연막의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 상기 제 1 폴리 실리콘이 드러나도록 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 절연막을 패터닝한 후 상기 포토레지스트를 제거한다. 상기 절연막은 질화막이 바람직하다.
다음, 도 2c에 도시된 바와 같이, 제 2 폴리 실리콘(25)을 증착한 후 패터닝하고, 상기 절연막을 제거한다. 상기 패터닝된 절연막을 포함하는 기판의 상부에 제 2 폴리 실리콘을 증착한다. 상기 제 2 폴리 실리콘을 증착시 상기 제 1 폴리 실리콘이 드러난 부분의 상부에 증착된 제 2 폴리 실리콘은 상기 제 1 폴리 실리콘과 접착된다. 이어 상기 제 2 폴리 실리콘 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 2 폴리 실리콘을 패터닝한 후 상기 포토레지스트를 제거한다. 이 때 사용하는 레티클은 상기 제 1 폴리 실리콘을 패터닝할 때 사용한 레티클을 사용하여 포토레지스트를 패터닝한다. 이어 상기 절연막을 습식식각으로 제거한다. 상기와 같이 형성된 제 1 폴리 실리콘과 제 2 폴리 실리콘은 플로팅 게이트를 이룬다.
다음, 도 2d에 도시된 바와 같이, 유전체막(26)과 제 3 폴리 실리콘(27)을 증착하여 플래시 메모리 소자를 만든다. 플로팅 게이트의 상부에 유전체막을 증착하고 상기 유전체막의 상부에 콘트롤 게이트용 제 3 폴리 실리콘을 증착한다. 상기 유전체막은 산화막 또는 ONO막 등이 가능하다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 플래시 메모리 제조방법은 플로팅 게이트 형성시에 두 번의 폴리 실리콘을 증착한 후 패터닝하여 플로팅 게이트를 형성시킴으로써 콘트롤 게이트 증착시 플로팅 게이트와 접촉면을 증가시켜 콘트롤 게이트와의 커플링 비를 증가시킴으로서 셀의 프로그램 효율을 증가시키는 효과가 있다.
Claims (6)
- 플래시 메모리 제조방법에 있어서,기판의 상부에 산화막을 형성하는 단계;상기 산화막의 상부에 제1 폴리 실리콘을 형성하고 패터닝하여 제1 폴리실리콘 패턴을 형성하는 단계;상기 기판의 전면에 절연막을 형성하고 패터닝하여 상기 제1 폴리실리콘 패턴의 일부를 노출시키는 절연막 패턴을 형성하는 단계;상기 절연막 패턴의 상면에 제2 폴리실리콘막을 형성하고 패터닝하여 노출된 상기 제1 폴리실리콘 패턴과 연결된 제2 폴리실리콘 패턴을 형성하는 단계;상기 절연막 패턴을 제거하여 아령 형상을 갖는 제1 폴리 실리콘 패턴 및 제2 폴리 실리콘 패턴을 포함하는 플로팅 게이트를 형성하는 단계;상기 제1 폴리 실리콘 패턴 및 상기 제2 폴리 실리콘 패턴과 접촉된 유전체막을 형성하는 단계; 및제3 폴리실리콘막으로 상기 유전체막을 덮어 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 제조 방법.
- 삭제
- 제 1항에 있어서,상기 절연막은 질화막임을 특징으로 하는 플래시 메모리 제조방법.
- 제 1항에 있어서,상기 절연막은 습식식각으로 제거하는 것을 특징으로 하는 플래시 메모리 제조방법.
- 제 1항에 있어서,상기 유전체막은 산화막 또는 ONO막임을 특징으로 하는 플래시 메모리 제조방법.
- 제 1항에 있어서,상기 제 2 폴리 실리콘을 패터닝시 사용하는 레티클은 상기 제 1 폴리 실리콘을 패터닝할 때 사용한 레티클임을 특징으로 하는 플래시 메모리 제조방법.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
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Payment date: 20120619 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |