KR100937672B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 공정을 간소화시킴과 동시에 제조원가를 줄이고, 생산성을 향상시키도록 한 비휘발성 메모리 소자의 제조방법에 관한 것으로서, 플래시 셀 영역과 주변영역으로 정의된 반도체 기판에 소자 격리막을 형성하는 단계; 상기 반도체 기판의 전면에 터널 산화막과 폴리 실리콘막을 차례로 형성하는 단계; 상기 반도체 기판의 플래시 셀 영역에 형성된 폴리 실리콘막을 선택적으로 제거하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 반도체 기판의 전면에 ONO막을 형성하는 단계; 상기 반도체 기판의 주변영역에 형성된 ONO막 및 폴리 실리콘막을 인시튜로 동시에 제거하는 단계를 포함하며, 상기 ONO막과 상기 폴리 실리콘막의 선택비를 감소하면서 실시하는 스텝과 상기 폴리 실리콘막과 상기 터널 산화막의 선택비를 증가하면서 실시하는 스텝의 2스텝으로 나누어 진행하는 것을 특징으로 한다.

비휘발성, 폴리 실리콘, ONO, 인시튜

Description

비휘발성 메모리 소자의 제조방법{Method of manufacturing a nonvolatile memory device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 제조공정을 간소화하고 생산성을 향상시키도록 한 비휘발성 메모리 소자의 제조방법에 관한 것이다.

일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.

현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.

상기 플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이 용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.

반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor) 구조가 대표적인 예이다.

도 1a내지 도 1l은 종래 기술에 의한 비휘발성 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.

도 1a에 도시된 바와 같이, 플래시 영역과 주변영역으로 정의된 반도체 기판(11)상에 산화막(12), 실리콘 질화막(13) 및 TEOS막(14)을 차례로 형성한다.

여기서, 주변영역은 다시 로직영역과 고전압 영역으로 구분된다.

도 1b에 도시된 바와 같이, 상기 TEOS막(14)상에 제 1 반사 방지막(15)을 형성한다.

이어서, 상기 제 1 반사 방지막(15)상에 제 1 포토레지스트(16)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(16)를 선택적으로 패터닝하여 소자 격리영역을 정의한다.

도 1c에 도시된 바와 같이, 상기 패터닝된 제 1 포토레지스트(16)를 마스크로 이용하여 상기 제 1 반사 방지막(15), TEOS막(14), 실리콘 질화막(13), 산화 막(12)을 선택적으로 패터닝한다.

이어서, 상기 제 1 포토레지스트(16) 및 제 1 반사 장지막(15)을 제거하고, 상기 반도체 기판(11)의 전면에 세정을 실시하여 공정 중에 발생한 이물질을 제거한다.

도 1d에 도시된 바와 같이, 상기 TEOS막(14)을 마스크로 이용하여 노출된 반도체 기판(11)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(17)를 형성한다. 이때 상기 트렌치(17)를 형성할 때 식각 공정 중에 상기 산화막(12)의 코너 부분까지 식각한다.

도 1e에 도시된 바와 같이, 상기 트렌치(17)를 포함한 반도체 기판(11)의 전면에 USG막(18)을 형성한다.

이어서, 상기 실리콘 질화막(13)의 상부 표면을 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 USG막(18)을 상기 트렌치(17) 내부에만 잔류시킨다. 이때 상기 CMP 공정시 상기 실리콘 질화막(13)위에 형성된 TEOS막(14)도 함께 제거된다.

도 1f에 도시된 바와 같이, 상기 트렌치(17) 내부에 형성된 USG막(18)에 오버 에치를 실시하여 상기 실리콘 질화막(13)의 상부 표면보다 낮게 한다.

도 1g에 도시된 바와 같이, 상기 실리콘 질화막(13)을 제거한다.

도 1h에 도시된 바와 같이, 상기 산화막(12)을 제거하고, 상기 반도체 기판(11)상에 터널 산화막(19)을 형성하고, 상기 터널 산화막(19)상에 플로팅 게이트용 폴리 실리콘막(20)을 형성한다.

여기서, 상기 터널 산화막(19)은 상기 반도체 기판(11)을 열산화하여 약 93Å두께로 성장하여 형성한다.

도 1i에 도시된 바와 같이, 상기 폴리 실리콘막(20)상에 제 2 반사 방지막(21)을 형성하고, 상기 제 2 반사 방지막(21)상에 제 2 포토레지스트(22)를 도포한다.

이어서, 노광 및 현상 공정으로 상기 제 2 포토레지스트(22)를 선택적으로 패터닝하여 플로팅 게이트 영역을 정의한다.

도 1j에 도시된 바와 같이, 상기 패터닝된 제 2 포토레지스트(22)를 마스크로 이용하여 상기 폴리 실리콘막(20)을 선택적으로 제거하여 플로팅 게이트(20a)를 형성한다.

이어서, 상기 반도체 기판(11)에 세정 공정을 실시하여 공정 중에 발생한 이물질을 제거하고, 상기 제 2 포토레지스트(22) 및 제 2 반사 방지막(21)을 제거한다.

도 1k에 도시된 바와 같이, 상기 플로팅 게이트(20a)를 포함한 반도체 기판(11)의 전면에 ONO막(23)을 형성하고, 포토 및 식각 공정으로 상기 주변영역의 ONO막(23)을 선택적으로 제거한다.

도 1l에 도시된 바와 같이, 상기 반도체 기판(11)의 플래시 셀 영역에 잔존하는 ONO막(23)을 마스크로 이용하여 주변영역의 폴리 실리콘막(20)을 제거한다.

이어서, 상기 반도체 기판(11)의 주변영역에 잔류하는 터널 산화막(19)을 제거한다.

그러나 종래 기술에 의한 비휘발성 플래시 메모리 소자의 제조방법에서 주변영역(peripheral area)을 만들기 위해서 ONO막, 플로팅 게트, 터널 산화막을 제거하여야 하는데 이는 공정 시간이 길어져 효율적이지 못한다는 문제점이 있었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로 공정을 간소화시킴과 동시에 제조원가를 줄이고, 생산성을 향상시키도록 한 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 비휘발성 메모리 소자의 제조방법은 플래시 셀 영역과 주변영역으로 정의된 반도체 기판에 소자 격리막을 형성하는 단계; 상기 반도체 기판의 전면에 터널 산화막과 폴리 실리콘막을 차례로 형성하는 단계; 상기 반도체 기판의 플래시 셀 영역에 형성된 폴리 실리콘막을 선택적으로 제거하여 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함한 반도체 기판의 전면에 ONO막을 형성하는 단계; 상기 반도체 기판의 주변영역에 형성된 ONO막 및 폴리 실리콘막을 인시튜로 동시에 제거하는 단계를 포함하며, 상기 ONO막과 상기 폴리 실리콘막의 선택비를 감소하면서 실시하는 스텝과 상기 폴리 실리콘막과 상기 터널 산화막의 선택비를 증가하면서 실시하는 스텝의 2스텝으로 나누어 진행하는 것을 특징으로 한다.

본 발명에 의한 비휘발성 메모리 소자의 제조방법은 다음과 같은 효과가 있다.

즉, 주변영역에 형성된 ONO막과 플로팅 게이트용 폴리 실리콘막을 동시에 식각함으로써 공정시간뿐만 아니라 소자의 제조원가를 줄이면서도 생산성을 향상시킬 수 있다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.

도 2a 내지 도 2k는 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 나타낸 공정 단면도이다.

도 2a에 도시된 바와 같이, 플래시 영역과 주변영역으로 정의된 반도체 기판(101)상에 산화막(102), 실리콘 질화막(103) 및 TEOS막(104)을 차례로 형성한다.

여기서, 주변영역은 다시 로직(logic)영역과 고전압 영역으로 구분된다.

도 2b에 도시된 바와 같이, 상기 TEOS막(104)상에 제 1 반사 방지막(105)을 형성한다.

이어서, 상기 제 1 반사 방지막(105)상에 제 1 포토레지스트(106)를 도포한 후, 노광 및 현상 공정으로 상기 제 1 포토레지스트(106)를 선택적으로 패터닝하여 소자 격리영역을 정의한다.

도 2c에 도시된 바와 같이, 상기 패터닝된 제 1 포토레지스트(106)를 마스크 로 이용하여 상기 제 1 반사 방지막(105), TEOS막(104), 실리콘 질화막(103), 산화막(102)을 선택적으로 패터닝한다.

이어서, 상기 제 1 포토레지스트(106) 및 제 1 반사 장지막(105)을 제거하고, 상기 반도체 기판(101)의 전면에 세정을 실시하여 공정 중에 발생한 이물질을 제거한다.

도 2d에 도시된 바와 같이, 상기 TEOS막(104)을 마스크로 이용하여 노출된 반도체 기판(101)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(17)를 형성한다. 이때 상기 트렌치(107)를 형성할 때 식각 공정 중에 상기 산화막(102)의 코너 부분까지 식각한다.

도 2e에 도시된 바와 같이, 상기 트렌치(107)를 포함한 반도체 기판(101)의 전면에 USG막(108)을 형성한다.

이어서, 상기 실리콘 질화막(103)의 상부 표면을 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 USG막(108)을 상기 트렌치(107) 내부에만 잔류시킨다. 이때 상기 CMP 공정시 상기 실리콘 질화막(103)위에 형성된 TEOS막(104)도 함께 제거된다.

도 2f에 도시된 바와 같이, 상기 트렌치(107) 내부에 형성된 USG막(108)에 오버 에치를 실시하여 상기 실리콘 질화막(103)의 상부 표면보다 낮게 한다.

여기서, 상기 트렌치(107) 내부에 잔류하는 USG막(108)은 소자 격리막이다.

도 2g에 도시된 바와 같이, 상기 실리콘 질화막(103)을 제거한다.

도 2h에 도시된 바와 같이, 상기 산화막(102)을 제거하고, 상기 반도체 기 판(101)상에 터널 산화막(109)을 형성하고, 상기 터널 산화막(109)상에 플로팅 게이트용 폴리 실리콘막(110)을 형성한다.

여기서, 상기 터널 산화막(109)은 상기 반도체 기판(101)을 열산화하여 약 93Å의 두께로 성장하여 형성한다.

도 2i에 도시된 바와 같이, 상기 폴리 실리콘막(110)상에 제 2 반사 방지막(111)을 형성하고, 상기 제 2 반사 방지막(111)상에 제 2 포토레지스트(112)를 도포한다.

이어서, 노광 및 현상 공정으로 상기 제 2 포토레지스트(112)를 선택적으로 패터닝하여 플로팅 게이트 영역을 정의한다.

도 2j에 도시된 바와 같이, 상기 패터닝된 제 2 포토레지스트(112)를 마스크로 이용하여 상기 폴리 실리콘막(110)을 선택적으로 제거하여 플로팅 게이트(110a)를 형성한다.

이어서, 상기 반도체 기판(101)에 세정 공정을 실시하여 공정 중에 발생한 이물질을 제거하고, 상기 제 2 포토레지스트(112) 및 제 2 반사 방지막(111)을 제거한다.

도 2k에 도시된 바와 같이, 상기 플로팅 게이트(110a)를 포함한 반도체 기판(101)의 전면에 ONO막(113)을 형성하고, 포토 및 식각 공정으로 상기 주변영역의 ONO막(113) 및 폴리 실리콘막(110)을 동시에 제거한다.

이때 상기 ONO막(113)과 폴리 실리콘막(110)은 2단계로 나누어 진행하는데, 먼저 ONO막(113)과 폴리 실리콘막(110)의 식각 선택비를 감소하여 폴리 실리콘 막(110)을 표면으로부터 약 1000Å까지 식각하고, 이어서 폴리 실리콘막(110)과 터널 산화막(109)을 선택비를 증가하여 상기 터널 산화막(109)을 표면으로부터 약 50Å두께까지 식각한다.

따라서 본 발명은 선택비를 다르게 하여 인시튜(insitue)로 진행함으로써 ONO막(113)과 폴리 실리콘막(110)을 하나의 장비로 주변영역과 플래시 셀 영역의 오버레이 마진도 줄어들게 된다.

이상에서 설명한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

도 1a내지 도 1l은 종래 기술에 의한 비휘발성 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도

도 2a내지 도 2k는 본 발명에 의한 비휘발성 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도

*도면의 주요부분에 대한 부호의 설명*

101 : 반도체 기판 109 : 터널 산화막

110 : 폴리 실리콘막 113 : ONO막

Claims (3)

1. 플래시 셀 영역과 주변영역으로 정의된 반도체 기판에 소자 격리막을 형성하는 단계;

   상기 반도체 기판의 전면에 터널 산화막과 폴리 실리콘막을 차례로 형성하는 단계;

   상기 반도체 기판의 플래시 셀 영역에 형성된 폴리 실리콘막을 선택적으로 제거하여 플로팅 게이트를 형성하는 단계;

   상기 플로팅 게이트를 포함한 반도체 기판의 전면에 ONO막을 형성하는 단계;

   상기 반도체 기판의 주변영역에 형성된 ONO막 및 폴리 실리콘막을 인시튜로 동시에 제거하는 단계를 포함하며,

   상기 ONO막과 상기 폴리 실리콘막의 선택비를 감소하면서 실시하는 스텝과 상기 폴리 실리콘막과 상기 터널 산화막의 선택비를 증가하면서 실시하는 스텝의 2스텝으로 나누어 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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