KR20050069124A - 에스오엔오에스 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 SONOS 소자에 관한 것으로 더욱 상세하게는 열 전자 주입 방식으로 프로그램을 실시하고 이레이즈는 빛 조사 소 방식을 사용하여 프로그램, 이레이즈, 리텐션 특성을 동시에 개선시킨 SONOS 소자 및 그 제조방법에 관한 것이다.
본 발명의 상기 목적은 SONOS 소자에 있어서, 제 1 도전형 실리콘 기판의 상부에 40 내지 150Å의 두께로 증착된 터널 산화막; 상기 터널 산화막의 상부에 형성된 트랩 질화막; 상기 트랩 질화막의 상부에 40 내지 150Å의 두께로 증착된 블럭 산화막; 상기 블럭 산화막의 상부에 형성된 제 1 도전형 폴리 실리콘 게이트; 및 상기 터널 산화막의 하부 양측에 형성된 소오스 및 드레인을 포함하는 것을 특징으로 하는 SONOS 소자에 의해서 달성된다.
따라서, 본 발명의 SONOS 소자 및 그 제조방법은 터널 산화막의 두께를 증가시켜 SONOS 소자의 리텐션 특성을 개선시키고, 열 전자 주입 방식으로 프로그램을 실시하고 빛 조사 소거 방식을 사용하여 이레이즈를 실시하여 SONOS 소자의 프로그램, 이레이즈 및 리텐션 특성을 동시에 개선시킬 수 있는 효과가 있다.

Description

에스오엔오에스 소자 및 그 제조방법{SONOS device and fabricating method thereof}
본 발명은 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 소자에 관한 것으로 더욱 상세하게는 열 전자 주입(Hot Electron Injection) 방식으로 프로그램(Program)을 실시하고 이레이즈(Erase)는 빛 조사 소거(Photon-Assisted Erase) 방식을 사용하여 프로그램, 이레이즈, 리텐션(Retention) 특성을 동시에 개선시킨 SONOS 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래의 SONOS 메모리 소자는 P형 실리콘 기판에 터널 산화막, 트랩 질화막, 블럭 산화막을 차례로 증착하고 그 위에 게이트가 증착되어 있는 구조로 되어 있다.
SONOS 메모리 소자의 경우 주로 프로그램은 FN(Fowler- Nordheim) 터널링 또는 직접 터널링 방식으로 전자를 터널링시켜 트랩 질화막 내에 존재하는 트랩 사이트에 전자를 트랩시켜 문턱전압을 증가시키며 이레이즈도 프로그램과 마찬가지로 FN 터널링, 직접 터널링, 트랩 보조 터널링(Trap Assisted Tunneling) 등과 같은 터널링 방식으로 전자를 터널링시켜 P형 실리콘 기판으로 빼내어 문턱전압을 감소시키게 된다.
종래의 SONOS 소자의 경우 프로그램과 이레이즈에 모두 터널링 방식을 사용하기 때문에 적정 프로그램과 이레이즈 스피드를 얻기 위해서는 터널 산화막을 20Å 내외로 얇게 증착하여야 하며 이로 인해 리텐션 특성이 좋지 않은 단점이 있다. 이러한 SONOS 소자의 단점을 해결하기 위해 터널 산화막의 두께를 증가시키고 프로그램은 열 전자 주입 방식을 사용하고 이레이즈는 열 정공 주입(Hot Hole Injection) 방식을 사용하는 경우도 있으나 이 경우 리텐션 특성은 개선이 되나 열 정공 주입에 의한 프로그램 내구성(Endurance) 특성이 급격히 악화되는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 열 전자 주입 방식으로 프로그램을 실시하고 빛 조사 소거 방식을 사용하여 이레이즈를 실시하여 SONOS 소자의 프로그램, 이레이즈 및 리텐션 특성을 동시에 개선시킬 수 있는 SONOS 소자 및 그 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 SONOS 소자에 있어서, 제 1 도전형 실리콘 기판의 상부에 40 내지 150Å의 두께로 증착된 터널 산화막; 상기 터널 산화막의 상부에 형성된 트랩 질화막; 상기 트랩 질화막의 상부에 40 내지 150Å의 두께로 증착된 블럭 산화막; 상기 블럭 산화막의 상부에 형성된 제 1 도전형 폴리 실리콘 게이트; 및 상기 터널 산화막의 하부 양측에 형성된 소오스 및 드레인을 포함하는 것을 특징으로 하는 SONOS 소자에 의해서 달성된다.
본 발명의 상기 목적은 SONOS 소자의 제조방법에 있어서, 제 1 도전형 기판의 상부에 40 내지 150Å의 두께로 터널 산화막을 증착하는 단계; 상기 터널 산화막의 상부에 트랩 질화막을 증착하는 단계; 상기 트랩 질화막의 상부에 40 내지 150Å의 두께로 블럭 산화막을 증착하는 단계; 상기 블럭 산화막의 상부에 제 1 도전형 폴리 실리콘을 증착하는 단계; 상기 제 1 도전형 폴리 실리콘의 상부에 포토레지스트 패턴을 증착하고 패터닝하는 단계 및 상기 포토레지스트 패턴을 마스크로 상기 제 1 도전형 폴리 실리콘, 블럭 산화막, 트랩 질화막 및 터널 산화막을 패터닝하고 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 SONOS 소자의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 1은 SONOS 소자의 구조를 간략하게 나타낸 도면이다.
P형 실리콘 기판(101)의 상부에 터널 산화막(105), 트랩 질화막(106), 블럭 산화막(107), 게이트(104)가 차례로 증착되어 있으며 게이트의 양 측면에 소오스(103)와 드레인(102)이 형성되어 있다. 상기 터널 산화막과 블럭 산화막은 40 내지 150Å의 두께로 증착하며, 상기 트랩 질화막은 50 내지 200Å의 두께로 증착한다.
상기 SONOS 소자의 제조방법은 우선 제 1 도전형 기판의 상부에 40 내지 150Å의 두께로 터널 산화막을 증착한다. 이어 상기 터널 산화막의 상부에 트랩 질화막을 증착한다. 상기 트랩 질화막의 상부에 40 내지 150Å의 두께로 블럭 산화막을 증착한다. 상기 블럭 산화막의 상부에 제 1 도전형 폴리 실리콘을 증착한다. 상기 제 1 도전형 폴리 실리콘의 상부에 포토레지스트 패턴을 증착하고 패터닝한다. 상기 포토레지스트 패턴을 마스크로 상기 제 1 도전형 폴리 실리콘, 블럭 산화막, 트랩 질화막 및 터널 산화막을 패터닝하고 상기 포토레지스트 패턴을 제거한다. 이어 상기 패터닝된 제 1 도전형 폴리 실리콘, 블럭 산화막, 트랩 질화막 및 터널 산화막을 마스크로 이온주입을 실시하여 소오스/드레인 영역을 형성한다.
상기 드레인과 게이트에 1 내지 10V 전압 범위 내의 일정 양전압을 인가하고 상기 소오스와 실리콘 기판을 접지시킨다. 그러면 실리콘 기판 표면에 전자로 구성된 반전층(108)이 형성된다. 상기 반전층의 전자들이 드레인 전계에 가속되어 드레인 영역 부근(109)에서 실리콘과 터널 산화막의 전도대역 차이인 3.1eV 이상의 에너지를 얻게 되어 터널 산화막의 전도대를 뛰어 넘어 트랩 질화막의 전도대역으로 주입된다. 상기 트랩 질화막의 전도대역에 주입된 전자들이 트랩 질화막 내에 존재하는 트랩 준위에 트랩됨으로써 SONOS 소자의 문턱전압을 증가시키는 프로그램 동작이 수행되게 된다. 여기서 프로그램시 인가되는 게이트와 드레인 전압은 열 전자(Hot Electron)가 가장 많이 발생하는 조건으로 설정하게 된다.
도 2는 열 전자 주입을 통해 트랩 질화막의 트랩 준위에 전자들을 트랩시킨 후의 SONOS 소자의 에너지 밴드 다이어그램(Energy Band Diagram)을 나타낸 도면이다.
트랩 질화막(203)의 트랩 준위(206)에 트랩된 전자(207)들이 시간이 지남에 따라 내부 전계(Built-in Electric Field)에 의해 실리콘 기판(201)이나 게이트 전극(205)으로 빠져 나가게 되는데 모두 터널링 방법(208, 209, 210, 211)에 의한 것이므로 터널 산화막(202)과 블럭 산화막(204)의 두께를 증가시킴으로써 프로그램 상태의 리텐션 특성을 현저히 개선시킬 수 있다.
실리콘 기판으로 전자가 빠져나가는 방법은 트랩된 전자가 실리콘 기판으로 밴드에서 밴드로 직접 터널링(Band to Band Direct Tunneling), 트랩 보조 터널링(Trap-Assisted Tunneling) 또는 트랩된 전자의 열 방출(Thermal Emission) 등의 방법이 있다. 게이트 전극으로 빠져나가는 방법 역시 트랩된 전자가 게이트 전극으로 밴드에서 밴드로 직접 터널링, 트랩 보조 터널링 또는 트랩된 전자의 열 방출 등의 방법이 있다.
상기 터널 산화막과 블럭 산화막은 40 내지 150Å의 두께 범위 내에서 사용하며 상기 터널 산화막과 블럭 산화막의 두께를 증가시키더라도 프로그램 스피드 특성은 거의 영향을 받지 않는다.
도 3은 빛 조사 소거 방식에 관한 SONOS 소자의 에너지 밴드 다이어그램을 나타낸 도면이다.
SONOS 소자의 게이트 전극(305)에 -2 내지 -15V 범위의 일정 음전압을 인가하고 실리콘 기판(301)은 그라운드를 시킨 상태에서 포톤(313)을 SONOS 소자에 주사한다. SONOS 소자 외부에서 포톤을 주사하면 트랩 질화막(303)에 트랩되어 있던 전자(307)들이 포톤 에너지를 받아 트랩 질화막의 전도대 위쪽으로 여기(308)되며 이렇게 여기된 전자들이 게이트에 인가된 전계에 의해 터널 산화막(302)을 FN 터널링(309)하여 실리콘 기판(301)으로 빠져나가게 된다. 이때 FN 터널링 길이(314)는 터널 산화막의 두께와는 상관없이 인가되는 전계의 크기와 여기된 전자 에너지 준위에 의해 결정되기 때문에 터널 산화막의 두께를 증가시키더라도 이레이즈 특성에는 큰 영향을 주지 않는다.
여기서 주사되는 포톤의 파장은 600 내지 20000nm(포톤 에너지로 환산하면 0.7 내지 2eV)범위 내로서, 가시광선과 적외선에 해당하는 포톤을 사용한다.
포톤을 주사하면 고농도 N형인 폴리 실리콘 게이트 전극(305)의 전도대에 있는 전자(310)들도 여기된다. 상기 여기된 전자(311)들이 게이트 전극에 가해진 전계에 의해 트랩 질화막의 전도대로 FN 터널링(312)하게 되는데 게이트 전극과 블럭 산화막(304) 사이의 에너지 장벽 높이가 3.1eV로 트랩 질화막과 터널 산화막 사이의 에너지 장벽 높이인 1.05eV보다 훨씬 높기 때문에 FN 터널링 길이(315)가 길어져 트랩 질화막에서 실리콘 기판으로 터널링하는 전자들에 비해 고농도 N형인 폴리 실리콘 게이트 전극에서 트랩 질화막으로 주입되는 전자들의 양은 무시할 만할 정도로 작다.
도 4는 포톤 주사에 의해 고농도 N형 폴리 실리콘 게이트 전극에서 트랩 질화막으로 FN 터널링하는 전자들을 제거하기 위한 방법을 나타낸 도면이다.
고농도 N형 폴리 실리콘 게이트 전극 대신 고농도 P형 폴리 실리콘 게이트 전극(405)을 사용하여 고농도 P형 폴리 실리콘 게이트 전극의 가전자대에 있는 전자(410)들이 포톤(413)의 에너지를 받아 고농도 P형 폴리 실리콘의 전도대로 여기(411)되더라도 터널링 길이(412)가 블럭 산화막(404)의 총 두께와 동일하게 되므로 게이트 전극에서 트랩 질화막(403)으로 주입되는 전자를 효과적으로 제거할 수 있다.
상기와 같이 터널 산화막의 두께를 증가시켜 SONOS 소자의 리텐션 특성을 개선시키고 프로그램은 열 전자 주입 방식을 사용하여 터널 산화막의 두께와는 상관 없이 빠른 스피드로 프로그램을 실시하며 이레이즈는 빛 조사 방식을 사용하여 트랩 질화막의 트랩 준위에 트랩된 전자들을 적정 에너지 준위로 여기시킨 상태에서 FN 터널링시켜 터널 산화막의 두께와는 상관없이 이레이즈를 실시함으로써 SONOS 소자의 프로그램, 이레이즈, 리텐션 특성을 동시에 개선시킬 수 있다.
상기 발명은 SONOS 소자에 한정하여 설명하고 있으나 플로팅 게이트 소자에도 적용시킬 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 SONOS 소자 및 그 제조방법은 터널 산화막의 두께를 증가시켜 SONOS 소자의 리텐션 특성을 개선시키고, 열 전자 주입 방식으로 프로그램을 실시하고 빛 조사 소거 방식을 사용하여 이레이즈를 실시하여 SONOS 소자의 프로그램, 이레이즈 및 리텐션 특성을 동시에 개선시킬 수 있는 효과가 있다.
도 1은 SONOS 소자의 구조를 나타낸 단면도.
도 2는 열 전자 주입 방식에 관한 SONOS 소자의 에너지 밴드 다이어그램.
도 3은 빛 조사 소거 방식에 관한 SONOS 소자의 에너지 밴드 다이어그램.
도 4는 포톤 주사에 의해 폴리 실리콘 게이트 전극에서 트랩 질화막으로 FN 터널링하는 전자들을 제거하기 위한 방법을 나타낸 에너지 밴드 다이어그램.

Claims (6)

  1. SONOS 소자에 있어서,
    제 1 도전형 실리콘 기판의 상부에 40 내지 150Å의 두께로 증착된 터널 산화막;
    상기 터널 산화막의 상부에 형성된 트랩 질화막;
    상기 트랩 질화막의 상부에 40 내지 150Å의 두께로 증착된 블럭 산화막;
    상기 블럭 산화막의 상부에 형성된 제 1 도전형 폴리 실리콘 게이트; 및
    상기 터널 산화막의 하부 양측에 형성된 소오스 및 드레인
    을 포함하는 것을 특징으로 하는 SONOS 소자.
  2. 제 1 항에 있어서,
    상기 트랩 질화막의 두께는 50 내지 200Å임을 특징으로 하는 SONOS 소자.
  3. 제 1 항에 있어서,
    상기 SONOS 소자는 열 전자 주입 방식으로 프로그램을 실시하는 것을 특징으로 하는 SONOS 소자.
  4. 제 1 항에 있어서,
    상기 SONOS 소자는 빛 조사 소거 방식을 사용하여 이레이즈를 실시하는 것을 특징으로 하는 SONOS 소자.
  5. SONOS 소자의 제조방법에 있어서,
    제 1 도전형 기판의 상부에 40 내지 150Å의 두께로 터널 산화막을 증착하는 단계;
    상기 터널 산화막의 상부에 트랩 질화막을 증착하는 단계;
    상기 트랩 질화막의 상부에 40 내지 150Å의 두께로 블럭 산화막을 증착하는 단계;
    상기 블럭 산화막의 상부에 제 1 도전형 폴리 실리콘을 증착하는 단계;
    상기 제 1 도전형 폴리 실리콘의 상부에 포토레지스트 패턴을 증착하고 패터닝하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 상기 제 1 도전형 폴리 실리콘, 블럭 산화막, 트랩 질화막 및 터널 산화막을 패터닝하고 상기 포토레지스트 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 SONOS 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 트랩 질화막은 50 내지 200Å의 두께로 증착하는 것을 특징으로 하는 SONOS 소자의 제조방법.
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