KR100327496B1 - 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법 - Google Patents

탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명은 실리콘 기판 위에 탄소나노튜브의 화학기상증착법에 의한 수직 성장을 이용하여 고밀도 및 고집적화가 가능하며 전기적으로 스위칭 특성을 갖는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그 제조 방법을 기재한다. 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터는 나노 마스크 및 화학기상증착법을 이용한 탄소나노튜브의 선택적 성장으로 제작되는 나노 크기의 수직형 트랜지스터이다. 일렬로 성장된 3개의 탄소나노튜브는 소스 및 드레인으로 사용됨과 동시에 가운데 탄소나노튜브는 양자점으로 사용된다. 따라서, 탄소나노튜브를 화학기상증착법에 의해 직접 기판에 성장함으로서 제조공정을 단순화시킬 수 있고, 실리콘 기판위에 기존의 반도체 제조 방법을 이용하여 고밀도 및 고집적화가 가능하다.

Description

탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그 제조 방법{Vertical nano-size transistor using carbon nanotubes and manufacturing method thereof}
본 발명은 실리콘 기판 위에 탄소나노튜브의 화학기상증착법에 의한 수직 성장을 이용하여 고밀도 및 고집적화가 가능하며 전기적으로 스위칭 특성을 갖는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그 제조 방법Vertical nano-size transistor using carbon nanotubes and Manufacturing method thereof에 관한 것이다.
종래의 실리콘 기판을 이용하여 제작하는 스위칭소자는 기본적으로 불순물 확산 영역과 소자 분리 영역과 채널이 수평적으로 연결된 구조를 가지고 있고 또한 이러한 스위칭 소자를 여러개로 집적화시킨 집적회로도 개개의 스위칭 소자를 수평적으로 배열하여 집적화시키는 회로 구조를 가지고 있을 뿐 만 아니라 실리콘 기판에 앞서 언급한 불순물 확산 영역이나 소자 분리 영역을 형성시킬 경우 공정상의 복잡성으로 인하여 미세화 및 집적화에 한계를 가지고 있었다. 기존의 미세한 스위칭소자로서 가장 일반적으로 사용되고 있는 MOSFET(Metal oxide semiconductor field effect transistor)의 경우, 실제로 최소 패턴크기가 0.25 μm인 256M DRAM에서 소자의 크기는 약 0.72 μm2 이고, 최소 패턴크기가 0.18 μm인 1G DRAM에서 소자의 크기는 약 0.32 μm2 이며, 최소 패턴크기가 0.13 μm인 4G DRAM에서 소자의 크기는 대략 0.18 μm2 이고, 최소 패턴크기가 0.1 μm인 16G DRAM에서 소자의 크기는 약 0.1 μm2 정도이다. 이러한 기존의 스위칭소자가 가지는 미세화의 한계를 극복하기 위한 방안으로 탄소나노튜브를 이용한 개별 스위칭소자가 제안되었지만 여전히 기존의 스위칭소자와 유사한 형태의 수평적인 구조를 가지고 있고 더욱이 개개의 탄소나노튜브를 조작하는데 많은 제약이 있기 때문에 이러한 탄소나노튜브를 이용한 개별 소자는 고밀도로 집적화시키는 것이 거의 불가능한 실정이다. 또 탄소나노튜브를 화학기상증착법으로 직접 성장한다해도 한 개의 전자를 제어하는 단전자 소자를 설계하는 것은 불가능하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출한 것으로, 나노마스크를 이용한 탄소나노튜브의 선택적 수직 성장으로 3 개의 탄소나노튜브를 성장시켜 그 각각을 소스, 양자점 및 드레인으로 사용하고, 양자점 탄소나노튜브 상부에 절연층을 게재시켜 게이트 전극을 형성함으로써 고밀도 및 고집적화가 가능한 전기적으로 스위칭 특성을 갖는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 개략적 수직 단면도,
도 2는 도 1의 나노 크기 수직 트랜지스터의 평면도,
그리고 도 3a 내지 도 3e는 도 1의 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법을 공정 단계별로 보여주는 수직 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10. 전극용 금속층 20. 전이 금속층
30. 탄소나노튜브 31. 소스
32. 양자점 33. 드레인
40. 절연층 50. 금속 전극
51. 소스 전극 52. 게이트 전극
53. 드레인 전극 60. 절연층
100. 반도체 기판
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성된 3개의 전극용 금속층; 상기 전극용 금속층 상에 탄소나노튜브 성장을 위하여 형성된 전이 금속층; 상기 전이 금속층 상에 전자들이 터널링될 수 있는 간격으로 각각 형성된 탄소나노튜브들; 상기 중앙의 탄소나노튜브 위에 절연층; 및 상기 양쪽 가장자리의 탄소나노튜브 및 상기 절연층 위에 형성된 소스, 드레인 및 게이트 전극들;을 구비한 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 기판은 실리콘 기판이고, 상기 탄소나노튜브는 10~200nm로 형성되며, 상기 탄소나노튜브의 간격은 10~200nm 로 형성된 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법은, (가) 실리콘 기판 위에 금속막을 증착시킨 다음, 이 금속막 상에 탄소나노튜브 성장을 위한 촉매로서 전이금속층을 형성하는 단계; (나) 상기 전이 금속층 상에 알루미나로 만들어진 10~200nm의 구멍과 10~200nm의 간격을 유지하고 있는 나노 마스크를 고정시킨 다음 화학기상증착법으로 탄소나노튜브를 성장시키는 단계; (다) 상기 준비된 가운데 탄소나노튜브 상부에 절연물을 도포하고 패터닝하여 가운데 탄소나노튜브 위에만 절연층을 남기고 다른 두 탄소나노튜브의 상부는 노출되도록 하는 단계; 및 (라) 상기 탄소나노튜브 및 절연층 상에 상기 나노 마스크를 재차 올려 놓고 100 nm 이하의 금속막을 선택적으로 증착시켜 소스 전극, 게이트 전극 및 드레인 전극을 각각 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (가) 단계는 스퍼터나 e-beam을 사용하여 이루어지고, 상기 (가) 단계에서 상기 금속막은 TiN, Ti, Cr 중 적어도 어느 한 금속을 100nm의 두께로 증착시켜 형성하고, 상기 전이 금속층은 상기 금속막 상에 Ni, Co, Fe, 혹은 그 혼합물을 100 nm이하로 증착하여 형성하며, 상기 (나) 단계에서 상기 화학기상증착법으로 열화학기상법 혹은 플라즈마화학기상증착법을 사용하며, 상기 탄소나노튜브를 성장시키는데 사용되는 기체는 CH4, C2H2, C2H4, C2H6등의 탄화수소기체를 쓰며, 성장온도는 600℃ 이상으로 하며, 상기 탄소나노튜브의 길이는 성장 시간을 조절하여 1μm 이하로 조절하며, 상기 (라) 단계에서 상기 소스 전극, 드레인 전극 및 게이트 전극은 스퍼터나 e-beam으로 증착하거나 혹은 상기 나노 마스크를 이용하여 선택적으로 증착하는 대신에 e-beam lithography를 이용하여 형성하는 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그 제조 방법을 상세하게 설명한다.
도 1은 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 개략적 수직 단면도이고, 도 2는 도 1의 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 평면도이다. 도시된 바와 같이, 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터는, 반도체 기판(100) 상에 전극용 금속층(10), 탄소나노튜브 성장을 위한 전이 금속층(20) 및 탄소나노튜브(30)들이 순차로 적층된 구조가 3개 형성되고, 중앙의 탄소나노튜브(30) 위에 절연층(40)이 형성되며, 이 절연층(40) 위와 양쪽의 탄소나노튜브(30) 상에 각각 금속 전극들(50)이 형성된 구조를 갖는다.
여기서, 반도체 기판(100)으로는 주로 실리콘 기판이 사용된다. 일측 가장자리의 금속 전극(51)은 소스 전극으로 사용되고, 중앙의 금속 전극(52)은 게이트 전극으로 사용되며, 타측 가장자리의 금속 전극(53)은 드레인 전극으로 사용된다. 즉, 일측 가장자리의 탄소나노튜브(31)는 소스가 되고, 가운데 탄소나노튜브(32)는 양자점이 되며, 타측 가장자리의 탄소나노튜브(33)는 드레인이 된다.
그리고, 탄소나노튜브(30)의 길이는 화학기상증착법에서 증착시간으로 10~200 nm로 조절 가능하다. 각 탄소나노튜브(30) 사이의 절연층(60)이 형성되는데, 이 절연층(60)의 간격은 10~200nm를 유지하여 각 탄소나노튜브(30) 사이에 터널링이 일어나도록 한다. 따라서, 소스(31)와 드레인(33) 사이에 전압이 인가되면, 게이트 전극(52)에 인가된 바이어스 전압에 의한 양자점(32)의 전하량에 의해 소스(31)와 드레인(33) 사이에 터널링되는 전자의 양이 제어되어 트랜지스터로서의 동작을 한다. 이는 양자점(quantum dot)을 이용한 단일 전자 트랜지스터(single electron transistor)의 동작 원리와 유사하다.
또한, 상기 3개의 탄소나노튜브로 구성된 수직 트랜지스터는 폭이 10 nm 이하이고 길이가 50 nm 이하로 제작이 가능하기 때문에 1개의 단위 소자의 면적이 500 nm2이어서 기존의 메모리 소자가 갖는 집적도의 한계를 극복할 수 있는 테라비트(Terabit)급의 메모리 소자의 제작도 가능하다.
이와 같은 구성의 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법은 도 3a 내지 도 3e에 도시된 바와 같은 공정 단계별로 진행된다.
탄소나노튜브의 제자리(in situ) 성장을 이용한 수직 트랜지스터의 제조 방법에 있어서, 먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(100) 위에 금속 전극(10)을 증착시킨다.
다음에, 도 3b에 도시된 바와 같이, 탄소나노튜브 성장을 위한 전이 금속층(20)을 증착시킨다.
다음에, 도 3c에 도시된 바와 같이, 전이금속층(20) 상에 나노 마스크(70) 를 고정시킨 다음 화학기상증착법에 의해 탄화기체를 전이금속층(20)을 촉매로 증착시켜 단일 탄소나노튜브(30)를 나노 마스크(70) 구멍 속에 성장시킨다. 나노 마스크(70)로 알루미나와 같은 절연막을 사용하며 구멍의 크기, 구멍 사이의 간격은 10~200nm로 조절할 수 있기 때문에 전자를 투과시킬 수 있는 터널층으로 사용할 수 있다. 탄소나노튜브(30)의 길이는 화학기상증착법에서 증착시간으로 1μm 이하로 조절 가능하다.
다음에, 도 3d에 도시된 바와 같이, 나노 마스크(70)을 제거하고 절연물질을 도포한 다음 패터닝하여 성장된 탄소나노튜브(30) 상단에 절연층(40)을 형성한다.
다음에, 도 3e에 도시된 바와 같이, 성장된 탄소나노튜브(50)의 상단 및 절연층(40)의 상단에 또 다른 나노 마스크(미도시)를 설치하고 전극용 금속을 증착시켜 일측 가장자리의 탄소나노튜브(51) 위에는 소스 전극(51)을 형성하고, 절연층(40) 위에는 게이트 전극(52)를 형성하며, 타측 가장자리의 탄소나노튜브(53) 위에는 드레인 전극(55)을 각각 형성한다. 이 경우 각 탄소나노튜브(50) 사이에는 절연층(60)이 형성되는데, 이 절연층(60)의 간격은 10~200 nm를 유지하여 각 탄소나노튜브 사이에 터널링이 일어나도록 한다.
이하 본 발명의 실시예를 상세히 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(100) 위에 스퍼터나 e-beam을 사용하여 100 nm 정도의 두께로 TiN, Ti, Cr 등의 금속막(10)을 증착시킨 후, 이어 도 3b에 도시된 바와 같이 전이금속으로 Ni, Co, Fe, 혹은 그 혼합물을 100 nm이하로 증착시킨다.
다음에, 이와 같이 준비된 기판 위에, 도 3c에 도시된 바와 같이, 알루미나로 만들어진 10~200nm의 구멍과 10~200nm의 간격을 유지하고 있는 나노 마스크(70)를 고정시킨 다음 화학기상증착법(열화학기상법이나 플라즈마화학기상증착법)에 의해 탄소나노튜브(30)를 성장시킨다. 사용되는 기체는 CH4, C2H2, C2H4, C2H6등의 탄화수소기체를 쓰며, 성장온도는 600℃ 이상 가능한 한 크게하여 성장된 탄소나노튜브의 결함을 최소화시킨다. 또 성장시간을 적절히 조절하여 나노튜브의 길이를 조절할 수 있다. 즉, 탄소나노튜브의 길이는 화학기상증착법에서 증착 시간으로 1μm이하로 조절 가능하다.
다음에, 도 3d에 도시된 바와 같이, 상기 준비된 가운데 탄소나노튜브 상부에 절연물을 도포하고 패터닝하여 가운데 탄소나노튜브 위에만 절연층(40)을 남기고 다른 두 탄소나노튜브의 상부는 노출되도록 한다.
다음에, 도 3e에 도시된 바와 같이, 탄소나노튜브 및 절연층 상에 다시 동일한 나노마스크(미도시)를 올려 놓고 100 nm 이하의 금속막을 선택적으로 증착시켜 소스 전극(51), 게이트 전극(52) 및 드레인 전극(53)을 각각 형성한다. 이 때, 금속막은 스퍼터나 e-beam으로 증착이 가능하기 때문에 제조공정이 간단하다. 또한, 이 단계의 공정에서 소스 전극, 게이트 전극 및 드레인 전극은 나노 마스크를 이용하여 선택적으로 증착하는 대신에 e-beam lithography를 이용하여 형성하기도 한다.
상술한 바와 같은 본 발명은 실리콘 기판에 전하 공급원인 3개의 탄소나노튜브를 수직으로 성장하여 각각 소스, 양자점 및 드레인으로 사용하고 양자점 탄소나노튜브 상부에 절연층을 개재시켜 게이트를 형성함으로써 상온에서 동작이 가능한 트랜지스터를 제작한다.
이상 설명한 바와 같이, 본 발명에 따른 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터는 나노 마스크 및 화학기상증착법을 이용한 탄소나노튜브의 선택적 성장으로 제작되는 나노 크기의 수직형 트랜지스터이다. 일렬로 성장된 3개의 탄소나노튜브는 소스 및 드레인으로 사용됨과 동시에 가운데 탄소나노튜브는 양자점으로 사용된다. 따라서, 탄소나노튜브를 화학기상증착법에 의해 직접 기판에 성장함으로서 제조공정을 단순화시킬 수 있고, 실리콘 기판위에 기존의 반도체 제조 방법을 이용하여 고밀도 및 고집적화가 가능한 나노 크기의 트랜지스터로 제작될 수 있다. 특히, 미세 구멍 속에 탄소나노튜브를 직접 성장시키므로 미세 구멍에 탄소나노튜브를 수직으로 집어넣는 공정이 불필요하여 공정이 아주 단순해지며, 불순물 확산공정이나 소자 분리 공정 등과 같은 복잡한 공정을 사용하지 않기 때문에 제조 공정이 간단하면서도 대면적 공정이 가능하므로 결국 단위 면적당 매우 높은 밀도를 가진 극미세 트랜지스터 소자를 만들 수 있다. 본 발명에 따른 탄소나노튜브의 나노 마스크를 이용한 수직 트랜지스터의 경우, 최소 단위 소자 면적이 500 nm2가 되어 앞서 언급한 기존의 미세한 스위칭 소자로서 가장 일반적으로 사용되고 있는 MOSFET 보다 소자의 크기면에서 훨씬 유리한 것을 알 수 있다. 또 나노튜브의 길이를 수 nm 정도로 만들어 상온에서 작동하는 SET소자도 구현할 수 있다.
또한, 화학기상증착법으로 탄소나노튜브를 성장시키는데 필요한 나노 마스크로 알루미나와 같은 절연막을 사용하여 구멍의 크기, 구멍 사이의 간격을 10~200nm로 조절할 수 있기 때문에 탄소나노튜브 사이의 절연층은 전자를 투과시킬 수 있는 터널층으로 사용할 수 있다. 성장되는 탄소나노튜브의 길이는 화학기상증착법에서 증착시간으로 1μm 이하로 조절 가능하기 때문에 상온에서 작동하는 트랜지스터의 제작이 가능하다.
또한, 3개의 탄소나노튜브로 구성된 이 수직형 트랜지스터는 폭이 10 nm 이하이고 길이가 50 nm 이하로 제작이 가능하기 때문에 1개의 단위 소자의 면적이 500 nm2이어서 기존의 메모리 소자가 갖는 집적도의 한계를 극복할 수 있는 테라비트(Terabit급) 메모리 소자에 적용할 수 있다.
또한, 화학기상증착법으로 탄소나노튜브를 제작할 수 있고, 스퍼터나 e-beam으로 금속 전극의 증착이 가능하기 때문에 제조공정이 간단하여 단가를 낮출 수 있다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 3개의 전극용 금속층;
    상기 전극용 금속층 상에 탄소나노튜브 성장을 위하여 형성된 전이 금속층;
    상기 전이 금속층 상에 전자들이 터널링될 수 있는 간격으로 각각 형성된 탄소나노튜브들;
    상기 중앙의 탄소나노튜브 위에 절연층; 및
    상기 양쪽 가장자리의 탄소나노튜브 및 상기 절연층 위에 형성된 소스, 드레인 및 게이트 전극들;을
    구비한 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터.
  3. 제1항에 있어서,
    상기 탄소나노튜브는 10~200nm 로 형성된 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터.
  4. 제1항에 있어서,
    상기 탄소나노튜브의 간격은 10~200nm로 형성된 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터.
  5. (가) 실리콘 기판 위에 금속막을 증착시킨 다음, 이 금속막 상에 탄소나노튜브 성장을 위한 촉매로서 전이금속층을 형성하는 단계;
    (나) 상기 전이 금속층 상에 알루미나로 만들어진 10~200nm의 구멍과 10~200nm의 간격을 유지하고 있는 나노 마스크를 고정시킨 다음 화학기상증착법으로 탄소나노튜브를 성장시키는 단계;
    (다) 상기 준비된 가운데 탄소나노튜브 상부에 절연물을 도포하고 패터닝하여 가운데 탄소나노튜브 위에만 절연층을 남기고 다른 두 탄소나노튜브의 상부는 노출되도록 하는 단계; 및
    (라) 상기 탄소나노튜브 및 절연층 상에 상기 나노 마스크를 재차 올려 놓고 100 nm 이하의 금속막을 선택적으로 증착시켜 소스 전극, 게이트 전극 및 드레인 전극을 각각 형성하는 단계;를
    포함하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 (가) 단계는 스퍼터나 e-beam을 사용하여 이루어지는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  7. 제5항에 있어서,
    상기 (가) 단계에서 상기 금속막은 TiN, Ti, Cr 중 적어도 어느 한 금속을 100nm의 두께로 증착시켜 형성하고, 상기 전이 금속층은 상기 금속막 상에 Ni, Co, Fe, 혹은 그 혼합물을 100 nm이하로 증착하여 형성하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  8. 제5항에 있어서,
    상기 (나) 단계에서 상기 화학기상증착법으로 열화학기상법 혹은 플라즈마화학기상증착법을 사용하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  9. 제5항에 있어서,
    상기 (나) 단계에서 상기 탄소나노튜브를 성장시키는데 사용되는 기체는 CH4, C2H2, C2H4, C2H6등의 탄화수소기체를 쓰며, 성장온도는 600℃ 이상으로 하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  10. 제5항에 있어서,
    상기 (나) 단계에서 상기 탄소나노튜브의 길이는 성장 시간을 조절하여 1μm 이하로 조절하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  11. 제5항에 있어서,
    상기 (라) 단계에서 상기 소스 전극, 게이트 전극 및 드레인 전극은 스퍼터나 e-beam으로 증착하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
  12. 제5항에 있어서,
    상기 (라) 단계에서 상기 소스 전극, 게이트 전극 및 드레인 전극은 상기 나노 마스크를 이용하여 선택적으로 증착하는 대신에 e-beam lithography를 이용하여 형성하는 것을 특징으로 하는 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터의 제조 방법.
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