KR19990069115A - 금속-실리콘 산화물을 이용한 단일 전자 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 금속-실리콘 산화물(metal-siliside)을 이용한 단일 전자 트랜지스터(single electron transistor) 및 그 제조 방법에 관한 것이다. 본 발명에 따른 메탈 실리사이드를 이용한 단일 전자 트랜지스터는 메탈-실리사이드 박막 재료로 CoSi2나 NiSi2를 이용함으로써, 감광막의 제거가 용이하고, 에피택시 성장에 의한 안정된 박막 특성의 장점이 있다.
Description
본 발명은 금속-실리콘 산화물(metal-siliside)을 이용한 단일 전자 트랜지스터(single electron transistor) 및 그 제조 방법에 관한 것이다.
도 1은 일반적인 단일 전자 트랜지스터의 구조를 보여주는 평면도이고, 도 2는 상기 도 1의 단일 전자 트랜지스터를 A-A'라인을 따라 절개한 부분의 모습을 보여주는 수직 단면도이다. 도시된 바와 같이, 단일 전자 트랜지스터는 일반적으로 Ti 등의 금속 패턴 혹은 반도체 패턴을 이용하여 제조된다. 즉, SiO2/Si 기판(10) 상에 Ti 등의 금속을 증착하여 패터닝한 금속 박막 패턴(1, 2, 4)의 일정 영역을 산화시켜 형성된 에너지 장벽 영역(5)을 형성하여 소스(1), 드레인(2), 게이트(3) 및 아일런드(4)를 형성함을써 단일 전자 트랜지스터의 기본 구조를 형성한다. 여기에, 각각 Au/Ti 전극들(1',2',3')을 각각 형성하면 단일 전자 트랜지스터가 완성된다. 이와 같이, 단일 전자 트랜지스터의 메탈 실리사이드 패턴의 국소 영역을 스캐닝 프루브 마이크로스코피 리소그래피(Scanning Probe Microscopy(SPM) lithography)를 이용하여 산화시켜 터널 장벽을 형성한다. 또한, 종래의 단일 전자 트랜지스터의 박막 재료로 주로 티타늄 박막이 사용되었다. 그러나 티타늄(Ti)은 다른 물질과의 반응성이 좋아 표면에 산화막이 형성되기 쉽고, 리소그래피 공정 도중에 티타늄 박막 상에 도포되는 감광막의 제거가 어려운 공정상의 문제점을 가진다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 금속 박막 재료대신에 다른 비저항이 낮은 도전성 재료를 사용하여 감광막의 제거가 용이한 금속 실리사이드를 이용한 단일 전자 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 단일 전자 트랜지스터의 구조를 보여주는 평면도,
도 2는 도 1의 단일 전자 트랜지스터를 A-A'라인을 따라 절개한 부분의 모습을 보여주는 수직 단면도,
도 3은 본 발명에 따른 단일 전자 트랜지스터의 구조를 보여주는 평면도(Au 전극 부분 제외),
도 4는 도 3의 단일 전자 트랜지스터를 a-a' 라인을 따라 절개한 부분의 모습을 보여주는 단면도,
그리고 도 5a 내지 도 5c는 본 발명에 따른 단일 전자 트랜지스터의 제조 단계별 공정 후의 모습을 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1. 소스 2. 드레인
3. 게이트 4. 아일런드
5. 터널 장벽 1', 2',3'. Au 전극
10. SOI 기판
11. 소스 12. 드레인
13. 게이트 14. 아일런드
15. 터널 장벽 100. SOI 기판
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 메탈-실리사이드를 이용한 단일 전자 트랜지스터는, 단일 전자 트랜지스터의 도전층으로 CoSi2혹은 NiSi2를 이용한 것을 특징으로 한다.
본 발명에 있어서, 상기 CoSi2혹은 NiSi2도전층은 SOI 기판 상에 50Å의 두께로 형성된 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 메탈-실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법은, (가) SOI 기판 위에 소정 두께의 Co 혹은 Ni 박막을 형성하는 단계; (나) 상기 Co 혹은 Ni 박막을 소정의 온도에서 어닐링하여 50Å 두께의 CoSi2혹은 NiSi2박막을 형성하는 단계; (다) 상기 CoSi2혹은 NiSi2박막을 이용하여 단일 전자 트랜지스터용 패턴을 형성하는 단계; 및 (라) 상기 CoSi2혹은 NiSi2박막 패턴 위에 SPM 리소그래피법을 사용하여 국소 영역을 CoSiOx혹은 NiSiOx로 산화시켜 터널 장벽을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 (가) 단계는 PVD 나 CVD 공정에 의해 이루어지고, 상기 (나) 단계에서 상기 Co 혹은 Ni 박막은 450~500℃ 에서 어닐링하여 CoSi2혹은 NiSi2박막을 형성하며, 상기 CoSi2혹은 NiSi2박막은 10-30μΩ cm 의 비저항 값을 가지며, 상기 (다) 단계는 사진 식각공정을 사용하여 이루어지는 것이 바람직하다.
이하 도면을 참조하면서 본 발명에 따른 메탈-실리사이드를 이용한 단일 전자 트랜지스터 및 그 제조 방법을 상세하게 설명한다.
본 발명은 실리사이드 단결정 박막 위에 스캐닝 프로브 마이크로스코피 리소그래피(Scanning Probe Microscopy lithography)를 이용하여 터널장벽과 아일런드(island)를 만듦으로써 상온 작동 가능한 단일 전자 트랜지스터를 제조함에 있어서, 앞서 제기한 바 있는 문제점을 해결하고자 티타늄 박막 대신에 메탈 실리사이드(metal silicide) 중 가장 작은 비저항값과 에피택시 특성(epitaxial quality)을 갖는 CoSi2나 NiSi2를 박막으로 사용하여 금속 단일 전자 트랜지스터를 제작하는 점에 특징이 있다. 이러한 특징을 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 단일 전자 트랜지스터의 구조를 보여주는 평면도이고, 도 4는 도 3의 단일 전자 트랜지스터를 A-A' 라인을 따라 절개한 부분의 모습을 보여주는 단면도이다. 도시된 바와 같이, 본 발명에 따른 단일 전자 트랜지스터는 메탈 실리사이드로 CoSi2혹은 NiSi2를 사용한다. 또한, 여기에 SPM 리소그래피로 CoSiOx혹은 NiSiOx를 형성하여 터널 장벽(15)을 이룸으로써, 소스(11), 드레인(12), 게이트(13) 및 아일런드(14) 형성된다.
이와 같은 구성의 금속 단일 전자 트랜지스터의 제조는 패턴으로 형성된 도전성 물질의 박막 위에 스캐닝 프로브 마이크로스코프(scanning probe microscope)를 이용하여 전기 화학적 산화반응을 통한 미세 금속 산화물(CoSiOx혹은 NiSiOx)을 형성시켜 터널 장벽(tunnel barrior; 15)으로 이용함으로써 이루어진다. 이러한 제조 공정을 도 5a 내지 도 5c를 참조하여 상세하게 설명하면 다음과 같다.
단일 전자 트랜지스터 제조를 위하여 50Å정도 두께의 CoSi2나 NiSi2의 박막 형성이 필요하다. 이를 위하여 도 5a에 도시된 바와 같이, SOI(silicon on insulator) 기판(100) 위에 PVD 나 CVD 공정을 이용하여 20Å 두께의 Ni 이나 Co 박막(142')을 증착시킨다.
다음에, 도 5b에 도시된 바와 같이, 상기 Co 혹은 Ni 증착막(142')을 450~500℃에서 어닐링(annealing)하여, 거의 완벽한 에피택시 결정질(near-perfect epitaxial quality)을 가진 50Å정도 두께의 CoSi2혹은 NiSi2박막(142) 즉 메탈실리사이드 박막(142)을 형성한다. 이렇게 성장된 메탈-실리사이드 박막은 10-30μΩ cm 정도의 낮은 비저항 값을 가지며, 단결정 박막이므로 전기적 안정성을 가지며 가공성이 좋다.
다음에, 성장된 박막위에 사진공정과 식각공정을 사용하여 단일 전자 트랜지스터의 패턴을 만들고, 그 위에 도 5c에 도시된 바와 같이, SPM 리소그래피(lithography)법을 사용하여 국소 영역을 CoSiOx혹은 NiSiOx로 산화시켜 터널 장벽(15)을 구성함으로써 아일런드(Island)(14)가 구획되고 따라서 소스(11), 드레인(12) 및 게이트(13)가 형성되어 단일 전자 트랜지스터가 제작된다.
이상 설명한 바와 같이, 본 발명에 따른 메탈 실리사이드를 이용한 단일 전자 트랜지스터는 메탈-실리사이드 박막 재료로 CoSi2나 NiSi2를 이용함으로써, 감광막의 제거가 용이하며 에피택시 성장에 의한 안정된 박막 특성의 장점이 있다. 이는 Co나 Ni은 Ti 만큼 감광제와의 반응성이 높지 않기 때문이다.
Claims (15)
- 단일 전자 트랜지스터의 도전층으로 CoSi2를 이용한 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터.
- 제1항에 있어서,상기 CoSi2도전층은 SOI 기판 상에 50Å의 두께로 형성된 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터.
- 제1항에 있어서,상기 도전층으로 NiSi2를 이용한 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터.
- 제3항에 있어서,상기 NiSi2도전층은 SOI 기판 상에 50Å의 두께로 형성된 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터.
- (가) SOI 기판 위에 소정 두께의 Co 박막을 형성하는 단계;(나) 상기 Co 박막을 소정의 온도에서 어닐링하여 50Å 두께의 CoSi2박막을 형성하는 단계;(다) 상기 CoSi2박막을 이용하여 단일 전자 트랜지스터용 패턴을 형성하는 단계; 및(라) 상기 CoSi2박막 패턴 위에 SPM 리소그래피법을 사용하여 국소 영역을 CoSiOx로 산화시켜 터널 장벽을 형성하는 단계;를포함하는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 (가) 단계는 PVD 나 CVD 공정에 의해 이루어지는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 (가) 단계는 SOI 기판 위에 20Å 두께의 Ni 박막을 형성하는 단계인 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 (가) 단계는 PVD 나 CVD 공정에 의해 이루어지는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 (나) 단계에서 상기 Co 박막은 450~500℃ 에서 어닐링하여 CoSi2박막을 형성하는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제9항에 있어서,상기 CoSi2박막은 10-30μΩ cm 의 비저항 값을 가지는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 (나) 단계에서 상기 Ni 박막은 450~500℃에서 어닐링하여 NiSi2박막을 형성하는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제11항에 있어서,상기 NiSi2박막은 10-30μΩ cm 의 비저항 값을 가지는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 (다) 단계는 사진 식각공정을 사용하여 이루어지는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 (다) 단계에서 사진 식각공정을 사용하여 상기 단일 전자 트랜지스터용 NiSi2박막 패턴을 형성하는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 (라) 단계는 상기 NiSi2박막 패턴을 SPM 리소그래피법을 이용하여 국소영역을 NiSiOx로 산화시켜 터널 장벽을 형성하는 것을 특징으로 하는 메탈 실리사이드를 이용한 단일 전자 트랜지스터의 제조 방법.
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| KR100479793B1 (ko) * | 2000-05-11 | 2005-03-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 실리사이드 제조 방법 및 처리 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100486696B1 (ko) | 2006-04-21 |
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