JPH0729854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】 （修正有）
【目的】コンタクト孔の少なくともその一部を選択成長
法により埋め込む工程を有する半導体装置の製造に際し
て、より実際の要求に合ったコンタクト選択成長技術の
導入を実現し、コンタクト選択成長後にコンタクト孔パ
ターンを用いて位置合わせを行うためのマークが読み取
りにくくなるという問題を回避する。 【構成】半導体基板１０１上の絶縁膜層１０９にコンタ
クト孔１１０を開孔し、コンタクト孔底面のＳｉ１０
３、およびＷＳｉ2 １０５，１０７，１０８、上にそれ
ぞれチタンシリサイド層１１２，１１３を形成する。そ
の結果、Ｓｉ上のＴｉＳｉ2 上にはＳｉＯ2 １１４、Ｗ
Ｓｉ2 上のＴｉＳｉx １１３（x ＜２）上にはＴｉＯx
１１５が形成される。このＳｉＯ2 とＴｉＯx との膜厚
差を利用してＳｉＯ2 のみ除去される条件で処理した
後、ＷをＣＶＤ選択成長させると、ＷＳｉ2 上はＴｉＯ
x 膜が残っているので、Ｓｉ上のみにＷ１１６が選択成
長する。
法により埋め込む工程を有する半導体装置の製造に際し
て、より実際の要求に合ったコンタクト選択成長技術の
導入を実現し、コンタクト選択成長後にコンタクト孔パ
ターンを用いて位置合わせを行うためのマークが読み取
りにくくなるという問題を回避する。 【構成】半導体基板１０１上の絶縁膜層１０９にコンタ
クト孔１１０を開孔し、コンタクト孔底面のＳｉ１０
３、およびＷＳｉ2 １０５，１０７，１０８、上にそれ
ぞれチタンシリサイド層１１２，１１３を形成する。そ
の結果、Ｓｉ上のＴｉＳｉ2 上にはＳｉＯ2 １１４、Ｗ
Ｓｉ2 上のＴｉＳｉx １１３（x ＜２）上にはＴｉＯx
１１５が形成される。このＳｉＯ2 とＴｉＯx との膜厚
差を利用してＳｉＯ2 のみ除去される条件で処理した
後、ＷをＣＶＤ選択成長させると、ＷＳｉ2 上はＴｉＯ
x 膜が残っているので、Ｓｉ上のみにＷ１１６が選択成
長する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に選択ＣＶＤ（化学的気相成長）技術を用い
てコンタクト孔の底面の導電材料上に例えばタングステ
ンを選択成長させる選択ＣＶＤ成長法に関する。
に係り、特に選択ＣＶＤ（化学的気相成長）技術を用い
てコンタクト孔の底面の導電材料上に例えばタングステ
ンを選択成長させる選択ＣＶＤ成長法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化に伴い、半導体
基板上の絶縁層に開孔されるコンタクト孔も高アスペク
ト比になってきている。これに伴い、絶縁層表面の良好
な平坦性を保ち、絶縁層上に形成される配線の信頼性を
維持するために、コンタクトの埋込み技術が導入されつ
つあり、なかでもコンタクト孔底面の導電材料上に例え
ばタングステンを選択成長させる選択ＣＶＤ成長法は将
来にわたり有望な技術として採用されてきている。
基板上の絶縁層に開孔されるコンタクト孔も高アスペク
ト比になってきている。これに伴い、絶縁層表面の良好
な平坦性を保ち、絶縁層上に形成される配線の信頼性を
維持するために、コンタクトの埋込み技術が導入されつ
つあり、なかでもコンタクト孔底面の導電材料上に例え
ばタングステンを選択成長させる選択ＣＶＤ成長法は将
来にわたり有望な技術として採用されてきている。
【０００３】以下、図５（ａ）、（ｂ）および図６
（ａ）、（ｂ）を参照しながら、従来の選択ＣＶＤ成長
法の一例を説明する。まず、図５（ａ）に示すように、
シリコン基板201 上にＭＯＳトランジスタを形成する。
ここで、203 は拡散層、204 はゲート絶縁膜、206 は例
えばタングステンシリサイド・ポリサイドからなるゲー
ト電極（配線）である。さらに、基板上の全面に絶縁酸
化膜218 を堆積した後、所望の領域（例えば、シリコン
基板201 上、拡散層203 上、ゲート電極206 上）にコン
タクト孔（代表的に210 と記す）を開孔する。
（ａ）、（ｂ）を参照しながら、従来の選択ＣＶＤ成長
法の一例を説明する。まず、図５（ａ）に示すように、
シリコン基板201 上にＭＯＳトランジスタを形成する。
ここで、203 は拡散層、204 はゲート絶縁膜、206 は例
えばタングステンシリサイド・ポリサイドからなるゲー
ト電極（配線）である。さらに、基板上の全面に絶縁酸
化膜218 を堆積した後、所望の領域（例えば、シリコン
基板201 上、拡散層203 上、ゲート電極206 上）にコン
タクト孔（代表的に210 と記す）を開孔する。
【０００４】ここで、基板201 上のコンタクト孔を210-
1 、拡散層203 上のコンタクト孔を210-3 、ゲート電極
206 上のコンタクト孔を210-6 で示している。これらの
各コンタクト孔210-1 、210-3 、210-6 の深さはその下
地構造により異なる。
1 、拡散層203 上のコンタクト孔を210-3 、ゲート電極
206 上のコンタクト孔を210-6 で示している。これらの
各コンタクト孔210-1 、210-3 、210-6 の深さはその下
地構造により異なる。
【０００５】その後、図５（ｂ）に示すように、選択Ｃ
ＶＤ成長法によりタングステン216を成長させると、絶
縁酸化膜218 上ではタングステンの成長が阻害される
が、前記コンタクト孔底面に露呈したシリコン基板201
上、拡散層203 上およびゲート電極206 上にＣＶＤタン
グステンが選択成長する。
ＶＤ成長法によりタングステン216を成長させると、絶
縁酸化膜218 上ではタングステンの成長が阻害される
が、前記コンタクト孔底面に露呈したシリコン基板201
上、拡散層203 上およびゲート電極206 上にＣＶＤタン
グステンが選択成長する。
【０００６】この場合、前記したようにコンタクト孔の
深さはその下地構造により異なるので、深いコンタクト
孔210-1 ・210-3 の深さに合わせてタングステン216 を
成長させると、浅いコンタクト孔210-6 ではコンタクト
孔からタングステン216 が溢れてしまう。
深さはその下地構造により異なるので、深いコンタクト
孔210-1 ・210-3 の深さに合わせてタングステン216 を
成長させると、浅いコンタクト孔210-6 ではコンタクト
孔からタングステン216 が溢れてしまう。
【０００７】これを防ぐ対策として、上記選択ＣＶＤ成
長工程の後に、図６（ａ）に示すように、タングステン
216 が溢れた浅いコンタクト孔210-6 上の近傍のみ露呈
させたレジストパターン219 を形成し、レジストパター
ン219 を通して浅いコンタクト孔210-6 上に溢れている
タングステン216 をエッチング除去する方法がある。
長工程の後に、図６（ａ）に示すように、タングステン
216 が溢れた浅いコンタクト孔210-6 上の近傍のみ露呈
させたレジストパターン219 を形成し、レジストパター
ン219 を通して浅いコンタクト孔210-6 上に溢れている
タングステン216 をエッチング除去する方法がある。
【０００８】しかし、このような手法によりタングステ
ン埋込みプラグを形成すると、図６（ｂ）に示すよう
に、浅いコンタクト孔210-6 に埋込まれたプラグの上部
形状は凸型の円弧形状になるので、この上に配線を形成
した場合に配線の形状が悪くなり、信頼性上好ましくな
い。
ン埋込みプラグを形成すると、図６（ｂ）に示すよう
に、浅いコンタクト孔210-6 に埋込まれたプラグの上部
形状は凸型の円弧形状になるので、この上に配線を形成
した場合に配線の形状が悪くなり、信頼性上好ましくな
い。
【０００９】また、前記したように浅いコンタクト孔21
0-6 上に溢れているタングステン216 をエッチング除去
する際、前記手法とは別の手法として、例えば図７
（ａ）に示すように、基板上の全面にレジスト220 を塗
布した後にこのレジスト220 を全面エッチバックするこ
とにより、溢れているタングステンを一緒にエッチング
除去する方法がある。
0-6 上に溢れているタングステン216 をエッチング除去
する際、前記手法とは別の手法として、例えば図７
（ａ）に示すように、基板上の全面にレジスト220 を塗
布した後にこのレジスト220 を全面エッチバックするこ
とにより、溢れているタングステンを一緒にエッチング
除去する方法がある。
【００１０】しかし、この場合は、図７（ｂ）に示すの
ように、絶縁酸化膜218 の上面が平坦でないと、絶縁酸
化膜218 上面の窪み領域にエッチング残りが発生してし
まい、ブランケットＣＶＤ法に対する選択ＣＶＤ成長法
の利点が活かされない。
ように、絶縁酸化膜218 の上面が平坦でないと、絶縁酸
化膜218 上面の窪み領域にエッチング残りが発生してし
まい、ブランケットＣＶＤ法に対する選択ＣＶＤ成長法
の利点が活かされない。
【００１１】さらに、半導体装置の製造工程に上記した
ようなコンタクト埋込み技術を導入する場合には、さら
に上記した問題とは別の問題が発生する。即ち、コンタ
クト孔開孔後、所望の電気的接続を行うために例えばＡ
ｌ（アルミニウム）配線層を形成する際に、配線層のパ
ターニングのためのマスク位置合わせ用マークとして、
通常は深いコンタクト孔210-1 のパターンを用いる。
ようなコンタクト埋込み技術を導入する場合には、さら
に上記した問題とは別の問題が発生する。即ち、コンタ
クト孔開孔後、所望の電気的接続を行うために例えばＡ
ｌ（アルミニウム）配線層を形成する際に、配線層のパ
ターニングのためのマスク位置合わせ用マークとして、
通常は深いコンタクト孔210-1 のパターンを用いる。
【００１２】ところが、前記したような埋込み技術を適
用してコンタクト孔210-1 に対する理想的な埋込みが実
現されると、コンタクト孔210-1 の上部付近における段
差がなくなってしまうので、マスク合わせマーク（コン
タクト孔210-1 のパターン）の読み取り検出が困難にな
り、誤検知が増大する。
用してコンタクト孔210-1 に対する理想的な埋込みが実
現されると、コンタクト孔210-1 の上部付近における段
差がなくなってしまうので、マスク合わせマーク（コン
タクト孔210-1 のパターン）の読み取り検出が困難にな
り、誤検知が増大する。
【００１３】このような問題は、選択ＣＶＤ成長法に限
らず、ブランケットＣＶＤ法などのコンタクト埋込み平
坦化技術を導入する際、いずれの場合も直面する。とこ
ろで、前記したようにタングステンを選択成長させる
際、前記手法とは別の手法として、図８（ａ）に示すよ
うに、一番浅いコンタクト孔210-6 の深さに合わせてタ
ングステンを成長させ、深いコンタクト孔210-1 ・210-
3 の中は半埋込み状態にする方法がある。
らず、ブランケットＣＶＤ法などのコンタクト埋込み平
坦化技術を導入する際、いずれの場合も直面する。とこ
ろで、前記したようにタングステンを選択成長させる
際、前記手法とは別の手法として、図８（ａ）に示すよ
うに、一番浅いコンタクト孔210-6 の深さに合わせてタ
ングステンを成長させ、深いコンタクト孔210-1 ・210-
3 の中は半埋込み状態にする方法がある。
【００１４】しかし、例えば不揮発性メモリにおける積
層ゲート構造を有するメモリセルの制御ゲート電極上に
一番浅いコンタクト孔210-6 が設けられている場合と
か、図８（ｂ）に示すように、絶縁酸化膜218 が多層構
造（例えば218-1 ・218-2 の２層）になっていて、１層
目の絶縁酸化膜218-1 上に形成されている配線206-2 上
に一番浅いコンタクト孔210-62が設けられている場合な
どのように、一番浅いコンタクト孔の深さとシリコン基
板（拡散層）上のコンタクト孔210-1 ・210-3 の深さと
が大きく異なっていることがある。
層ゲート構造を有するメモリセルの制御ゲート電極上に
一番浅いコンタクト孔210-6 が設けられている場合と
か、図８（ｂ）に示すように、絶縁酸化膜218 が多層構
造（例えば218-1 ・218-2 の２層）になっていて、１層
目の絶縁酸化膜218-1 上に形成されている配線206-2 上
に一番浅いコンタクト孔210-62が設けられている場合な
どのように、一番浅いコンタクト孔の深さとシリコン基
板（拡散層）上のコンタクト孔210-1 ・210-3 の深さと
が大きく異なっていることがある。
【００１５】このような２例に代表される様な状況にお
いて、一番浅いコンタクト孔の深さにタングステン成長
量を合わせると、図５（ａ）・（ｂ）に示したように、
深いコンタクト孔210-1 ・210-3 ではタングステンを埋
め込んだ効果が実質的にほとんど期待できないことにな
るという問題が生じる。
いて、一番浅いコンタクト孔の深さにタングステン成長
量を合わせると、図５（ａ）・（ｂ）に示したように、
深いコンタクト孔210-1 ・210-3 ではタングステンを埋
め込んだ効果が実質的にほとんど期待できないことにな
るという問題が生じる。
【００１６】
【発明が解決しようとする課題】上記したように従来の
選択ＣＶＤタングステン成長法によるコンタクト埋込み
技術では、種々のコンタクト孔深さが存在し、特にその
差が大きい場合には、プロセス整合性を考慮した場合に
タングステン埋込み技術の導入がなじみにくく、また、
Ａｌ配線層等を形成する際にコンタクト孔パターンを用
いた合わせマークが読み取りにくいという問題があっ
た。
選択ＣＶＤタングステン成長法によるコンタクト埋込み
技術では、種々のコンタクト孔深さが存在し、特にその
差が大きい場合には、プロセス整合性を考慮した場合に
タングステン埋込み技術の導入がなじみにくく、また、
Ａｌ配線層等を形成する際にコンタクト孔パターンを用
いた合わせマークが読み取りにくいという問題があっ
た。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、より実際の要求に合ったコンタクト選択成長
技術の導入を実現することが可能になり、コンタクト選
択成長後にコンタクト孔パターンを用いて位置合わせを
行うためのマークが読み取りにくくなるという問題を回
避し得る半導体装置の製造方法を提供することを目的と
する。
たもので、より実際の要求に合ったコンタクト選択成長
技術の導入を実現することが可能になり、コンタクト選
択成長後にコンタクト孔パターンを用いて位置合わせを
行うためのマークが読み取りにくくなるという問題を回
避し得る半導体装置の製造方法を提供することを目的と
する。
【００１８】
【課題を解決するための手段】本発明は、半導体基板表
面の一部あるいは半導体基板上の一部に第１の導電材料
からなる第１の導電領域を形成し、上記半導体基板上の
前記第１の導電領域とは異なる領域に第２の導電材料か
らなる第２の導電領域を形成する工程と、この後、前記
半導体基板上の全面に絶縁膜層を形成する工程と、前記
第１の導電領域および第２の導電領域にそれぞれコンタ
クトをとるためのコンタクト孔を前記絶縁膜層に開孔す
る開孔工程と、前記コンタクト孔底面の前記第１の導電
材料上にシリコン酸化膜層を、また、前記コンタクト孔
底面の前記第２の導電材料上に金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を形成する酸化膜層形
成工程と、前記第２の導電材料上の金属酸化膜層あるい
は金属酸化膜を主成分とする酸化膜層は残し、前記第１
の導電材料上のシリコン酸化膜層のみエッチング除去す
る条件で第１の導電材料上のシリコン酸化膜層をエッチ
ング除去する工程と、この後、選択成長法により前記第
１の導電材料上に第３の導電材料を堆積する工程と、こ
の後、前記第２の導電材料上の金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を除去する工程とを具
備することを特徴とする。
面の一部あるいは半導体基板上の一部に第１の導電材料
からなる第１の導電領域を形成し、上記半導体基板上の
前記第１の導電領域とは異なる領域に第２の導電材料か
らなる第２の導電領域を形成する工程と、この後、前記
半導体基板上の全面に絶縁膜層を形成する工程と、前記
第１の導電領域および第２の導電領域にそれぞれコンタ
クトをとるためのコンタクト孔を前記絶縁膜層に開孔す
る開孔工程と、前記コンタクト孔底面の前記第１の導電
材料上にシリコン酸化膜層を、また、前記コンタクト孔
底面の前記第２の導電材料上に金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を形成する酸化膜層形
成工程と、前記第２の導電材料上の金属酸化膜層あるい
は金属酸化膜を主成分とする酸化膜層は残し、前記第１
の導電材料上のシリコン酸化膜層のみエッチング除去す
る条件で第１の導電材料上のシリコン酸化膜層をエッチ
ング除去する工程と、この後、選択成長法により前記第
１の導電材料上に第３の導電材料を堆積する工程と、こ
の後、前記第２の導電材料上の金属酸化膜層あるいは金
属酸化膜を主成分とする酸化膜層を除去する工程とを具
備することを特徴とする。
【００１９】
【作用】この製造方法によれば、コンタクト孔深さが浅
い第２の導電材料（例えばタングステン・シリサイド
層）からなるゲート電極や配線層上のコンタクト孔には
第３の導電材料（例えばタングステン）を埋めずに、コ
ンタクト埋込みプロセスが最も必要とされる第１の導電
材料（例えばシリコン基板拡散層）上の最も深いコンタ
クト孔のみに第３の導電材料を選択成長させることがで
きる。
い第２の導電材料（例えばタングステン・シリサイド
層）からなるゲート電極や配線層上のコンタクト孔には
第３の導電材料（例えばタングステン）を埋めずに、コ
ンタクト埋込みプロセスが最も必要とされる第１の導電
材料（例えばシリコン基板拡散層）上の最も深いコンタ
クト孔のみに第３の導電材料を選択成長させることがで
きる。
【００２０】このように、より実際の要求に合ったコン
タクト選択成長技術の導入を実現することが可能にな
る。さらに、コンタクト選択成長後におけるＡｌ配線等
の加工時にコンタクト孔パターンをマスク位置合わせの
マークとして用いる際、このコンタクト孔の下地を第２
の導電材料で形成しておくことにより、埋込みにより段
差が消滅してマークが読み取りにくくなるという問題を
解消することが可能になる。
タクト選択成長技術の導入を実現することが可能にな
る。さらに、コンタクト選択成長後におけるＡｌ配線等
の加工時にコンタクト孔パターンをマスク位置合わせの
マークとして用いる際、このコンタクト孔の下地を第２
の導電材料で形成しておくことにより、埋込みにより段
差が消滅してマークが読み取りにくくなるという問題を
解消することが可能になる。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｃ）、図２（ａ）乃至
（ｃ）および図３は、本発明の第１実施例に係る不揮発
性メモリの製造方法の主要な工程におけるウェハ断面構
造を示している。
に説明する。図１（ａ）乃至（ｃ）、図２（ａ）乃至
（ｃ）および図３は、本発明の第１実施例に係る不揮発
性メモリの製造方法の主要な工程におけるウェハ断面構
造を示している。
【００２２】これらの図面を参照しながら、第１実施例
について詳述する。まず、半導体基板表面の一部に第１
の導電材料からなる第１の導電領域を形成し、上記半導
体基板上の一部に第２の導電材料からなる第２の導電領
域を形成し、この後、前記半導体基板上の全面に絶縁膜
層を形成する。
について詳述する。まず、半導体基板表面の一部に第１
の導電材料からなる第１の導電領域を形成し、上記半導
体基板上の一部に第２の導電材料からなる第２の導電領
域を形成し、この後、前記半導体基板上の全面に絶縁膜
層を形成する。
【００２３】具体例として、図１（ａ）に示すように、
通常のプロセスにより、Ｐ型シリコン（Ｓｉ）基板101
上に素子分離酸化膜102 および半導体素子（例えばＭＯ
Ｓトランジスタ）を形成し、さらに、全面に例えばＣＶ
Ｄ酸化膜109 を堆積する。
通常のプロセスにより、Ｐ型シリコン（Ｓｉ）基板101
上に素子分離酸化膜102 および半導体素子（例えばＭＯ
Ｓトランジスタ）を形成し、さらに、全面に例えばＣＶ
Ｄ酸化膜109 を堆積する。
【００２４】ここで、100 は基板101 上に形成されたゲ
ート絶縁膜、106 はゲート絶縁膜100 上に形成されたゲ
ート電極であり、例えば多結晶シリコン104 とＷＳｉ2
（タングステン・シリサイド）105 とが積層されたポリ
サイドゲート電極である。103 は基板101 の表層部に形
成されたソース・ドレイン拡散層である。
ート絶縁膜、106 はゲート絶縁膜100 上に形成されたゲ
ート電極であり、例えば多結晶シリコン104 とＷＳｉ2
（タングステン・シリサイド）105 とが積層されたポリ
サイドゲート電極である。103 は基板101 の表層部に形
成されたソース・ドレイン拡散層である。
【００２５】なお、上記ＭＯＳトランジスタを形成する
際、同時に、前記ゲート電極106 と同一工程で堆積され
たポリサイド層からなる配線層107 も形成する。なお、
この配線層107 を上記ゲート電極106 と同一工程または
別の工程で堆積されたＷＳｉ2 層の単一層により形成す
る場合もあり、この場合にも、後述する本発明の効果が
得られるが、本例では、前記したように多結晶シリコン
104 上にＷＳｉ2 107 が積層された配線層を形成したも
のとして説明する。
際、同時に、前記ゲート電極106 と同一工程で堆積され
たポリサイド層からなる配線層107 も形成する。なお、
この配線層107 を上記ゲート電極106 と同一工程または
別の工程で堆積されたＷＳｉ2 層の単一層により形成す
る場合もあり、この場合にも、後述する本発明の効果が
得られるが、本例では、前記したように多結晶シリコン
104 上にＷＳｉ2 107 が積層された配線層を形成したも
のとして説明する。
【００２６】この配線層107 の下地もいろいろな場合が
あるが、配線層107 を素子分離酸化膜102 上に形成した
場合を一例として示している。また、通常、半導体装置
の製造工程においては、後述するように前記ＣＶＤ酸化
膜109 に開孔したコンタクト孔を通して下地層に電気的
に接続される配線（Ａｌ配線等）の加工に際して、コン
タクト孔パターンを用いてマスク位置合わせマークを形
成する。
あるが、配線層107 を素子分離酸化膜102 上に形成した
場合を一例として示している。また、通常、半導体装置
の製造工程においては、後述するように前記ＣＶＤ酸化
膜109 に開孔したコンタクト孔を通して下地層に電気的
に接続される配線（Ａｌ配線等）の加工に際して、コン
タクト孔パターンを用いてマスク位置合わせマークを形
成する。
【００２７】この位置合わせマーク用コンタクト孔パタ
ーンの下地としては、上述した配線層の場合と同様にい
くつかの材料・構造が考え得るが、本例では、ＷＳｉ2
層108 の単一層からなる下地を形成した場合を示してい
る。
ーンの下地としては、上述した配線層の場合と同様にい
くつかの材料・構造が考え得るが、本例では、ＷＳｉ2
層108 の単一層からなる下地を形成した場合を示してい
る。
【００２８】次に、ＣＶＤ酸化膜109 上にエッチングレ
ジストパターン（図示せず）を形成し、このパターンを
マスクとして所定の領域をエッチング除去する。これに
より、図１（ｂ）に示すように、前記シリコン拡散層10
3 にコンタクトをとるためのコンタクト孔110-3 、前記
ＷＳｉ2 層105 ・107 ・108 にそれぞれコンタクトをと
るためのコンタクト孔110-3 ・110-5 ・110-7 ・110-8
を開孔する。
ジストパターン（図示せず）を形成し、このパターンを
マスクとして所定の領域をエッチング除去する。これに
より、図１（ｂ）に示すように、前記シリコン拡散層10
3 にコンタクトをとるためのコンタクト孔110-3 、前記
ＷＳｉ2 層105 ・107 ・108 にそれぞれコンタクトをと
るためのコンタクト孔110-3 ・110-5 ・110-7 ・110-8
を開孔する。
【００２９】その後、ＣＶＤ法により、図１（ｃ）に示
すように、基板上の全面に第４の導電材料として高融点
金属、例えばＴｉ（チタン）111 を３０ｎｍ程度堆積す
る。次に、サリサイドプロセスによる適当な温度での加
熱処理によりＴｉ111 をシリサイド化する。このサリサ
イド化工程でシリサイド化されなかったＣＶＤ酸化膜10
9 上の未反応Ｔｉ111 を例えば酸処理によりエッチング
除去すると、図２（ａ）に示すように、シリコン基板拡
散層103 上およびＷＳｉ2 層105 （107 ・108 ）上のコ
ンタクト孔底面にチタンシリサイド層が形成される。
すように、基板上の全面に第４の導電材料として高融点
金属、例えばＴｉ（チタン）111 を３０ｎｍ程度堆積す
る。次に、サリサイドプロセスによる適当な温度での加
熱処理によりＴｉ111 をシリサイド化する。このサリサ
イド化工程でシリサイド化されなかったＣＶＤ酸化膜10
9 上の未反応Ｔｉ111 を例えば酸処理によりエッチング
除去すると、図２（ａ）に示すように、シリコン基板拡
散層103 上およびＷＳｉ2 層105 （107 ・108 ）上のコ
ンタクト孔底面にチタンシリサイド層が形成される。
【００３０】ここで、このチタンシリサイド層は、シリ
コン拡散層103 上ではＴｉＳｉ2 112 になっているが、
ＷＳｉ2 層105 （107 ・108 ）上ではＴｉＳｉx （ｘ＜
２）113 になっている。
コン拡散層103 上ではＴｉＳｉ2 112 になっているが、
ＷＳｉ2 層105 （107 ・108 ）上ではＴｉＳｉx （ｘ＜
２）113 になっている。
【００３１】その後、図２（ｂ）に示すように、前記シ
リコン拡散層103 上のＴｉＳｉ2 112 上には自然酸化に
よる約５ｎｍのシリコン酸化膜（ＳｉＯ2 ）114 が、ま
た、ＷＳｉ2 層105 （107 ・108 ）上のＴｉＳｉx 113
上には酸化チタン（ＴｉＯx）115 が２０ｎｍ程度形成
されるような工程を施す。
リコン拡散層103 上のＴｉＳｉ2 112 上には自然酸化に
よる約５ｎｍのシリコン酸化膜（ＳｉＯ2 ）114 が、ま
た、ＷＳｉ2 層105 （107 ・108 ）上のＴｉＳｉx 113
上には酸化チタン（ＴｉＯx）115 が２０ｎｍ程度形成
されるような工程を施す。
【００３２】この酸化膜形成工程は、例えば硫酸と過酸
化水素との混合液を用いたウエット酸化工程により実現
できるが、このような酸化工程を意図的に通さなくて
も、前述したようにシリサイド化していないＴｉ111 を
エッチング除去する工程で自然に形成される場合もあ
る。
化水素との混合液を用いたウエット酸化工程により実現
できるが、このような酸化工程を意図的に通さなくて
も、前述したようにシリサイド化していないＴｉ111 を
エッチング除去する工程で自然に形成される場合もあ
る。
【００３３】次いで、前記ＳｉＯ2 114 とＴｉＯx 115
との膜厚差を利用して、ＳｉＯ2 114 のみエッチング除
去する条件でＳｉＯ2 114 をエッチング除去する。例え
ば異方性のＲＩＥ（反応性イオンエッチング）法によ
り、ＳｉＯ2 114 に対してＴｉＯx 115 の選択比が高い
条件でエッチング除去する。なお、この場合、高々５ｎ
ｍ程度のＳｉＯ2 114 をエッチング除去するので、ＲＩ
Ｅ法以外にウェットエッチングなどを用いてもかまわな
い。
との膜厚差を利用して、ＳｉＯ2 114 のみエッチング除
去する条件でＳｉＯ2 114 をエッチング除去する。例え
ば異方性のＲＩＥ（反応性イオンエッチング）法によ
り、ＳｉＯ2 114 に対してＴｉＯx 115 の選択比が高い
条件でエッチング除去する。なお、この場合、高々５ｎ
ｍ程度のＳｉＯ2 114 をエッチング除去するので、ＲＩ
Ｅ法以外にウェットエッチングなどを用いてもかまわな
い。
【００３４】その後、選択成長法により前記シリコン拡
散層103 上のＴｉＳｉ2 112 上に第３の導電材料として
例えばＷ（タングステン）を堆積するＣＶＤ選択成長工
程を施す。
散層103 上のＴｉＳｉ2 112 上に第３の導電材料として
例えばＷ（タングステン）を堆積するＣＶＤ選択成長工
程を施す。
【００３５】この時、図２（ｃ）に示すように、ＷＳｉ
2 層105 （107 ・108 ）上にはＴｉＯx 115 が残ってい
るので、シリコン拡散層103 上のＴｉＳｉ2 112 上のみ
にＷ116 が選択成長して埋込みプラグが形成される。
2 層105 （107 ・108 ）上にはＴｉＯx 115 が残ってい
るので、シリコン拡散層103 上のＴｉＳｉ2 112 上のみ
にＷ116 が選択成長して埋込みプラグが形成される。
【００３６】その後、上記ＷＳｉ2 層105 （107 ・108
）上のＴｉＯx 115 をエッチング除去してＴｉＳｉx 1
13 を露呈させる。その後は、通常のＭＯＳ集積回路の
製造方法により、図３に示すように、金属配線（例えば
Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ−Ｃｕが下層から上層へ順次
積層された積層配線層）117 を形成して各コンタクト孔
の底面に電気的接続を行い、その上に、トップパッシベ
ーション膜118 を形成する。
）上のＴｉＯx 115 をエッチング除去してＴｉＳｉx 1
13 を露呈させる。その後は、通常のＭＯＳ集積回路の
製造方法により、図３に示すように、金属配線（例えば
Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ−Ｃｕが下層から上層へ順次
積層された積層配線層）117 を形成して各コンタクト孔
の底面に電気的接続を行い、その上に、トップパッシベ
ーション膜118 を形成する。
【００３７】即ち、上記第１実施例においては、半導体
基板101 上のＣＶＤ酸化膜109 にコンタクト孔110 を開
孔した後、コンタクト孔底面のＳｉ103 上およびＷＳｉ
2 105 （107 ・108 ）上にそれぞれチタンシリサイド層
を形成して酸化させる。その結果、Ｓｉ103 上のＴｉＳ
ｉ2 112 上には約５ｎｍのＳｉＯ2 膜114 、ＷＳｉ2105
（107 ・108 ）上のＴｉＳｉx （x ＜２）113 上には
ＴｉＯx 膜115 が約２０ｎｍ形成される。このＳｉＯ2
膜114 とＴｉＯx 膜115 との膜厚差を利用してＳｉＯ2
114 のみ除去される条件で処理した後、Ｗ116 をＣＶＤ
選択成長させると、ＷＳｉ2 膜105 （107 ・108 ）上は
ＴｉＯx 膜115 が残っているので、Ｓｉ103 上のみにＷ
116 が選択成長する。
基板101 上のＣＶＤ酸化膜109 にコンタクト孔110 を開
孔した後、コンタクト孔底面のＳｉ103 上およびＷＳｉ
2 105 （107 ・108 ）上にそれぞれチタンシリサイド層
を形成して酸化させる。その結果、Ｓｉ103 上のＴｉＳ
ｉ2 112 上には約５ｎｍのＳｉＯ2 膜114 、ＷＳｉ2105
（107 ・108 ）上のＴｉＳｉx （x ＜２）113 上には
ＴｉＯx 膜115 が約２０ｎｍ形成される。このＳｉＯ2
膜114 とＴｉＯx 膜115 との膜厚差を利用してＳｉＯ2
114 のみ除去される条件で処理した後、Ｗ116 をＣＶＤ
選択成長させると、ＷＳｉ2 膜105 （107 ・108 ）上は
ＴｉＯx 膜115 が残っているので、Ｓｉ103 上のみにＷ
116 が選択成長する。
【００３８】上記第１実施例の製法によれば、コンタク
ト埋込みプロセスが最も必要とされるコンタクト孔が深
いシリコン基板（拡散層）上コンタクト孔のみタングス
テンを選択成長させることが可能になり、より実際の要
求に合ったコンタクト選択成長技術の導入を実現するこ
とができる。
ト埋込みプロセスが最も必要とされるコンタクト孔が深
いシリコン基板（拡散層）上コンタクト孔のみタングス
テンを選択成長させることが可能になり、より実際の要
求に合ったコンタクト選択成長技術の導入を実現するこ
とができる。
【００３９】また、Ａｌ等の配線117 の加工用合わせマ
ークとしてのコンタクト孔には、上記のようにタングス
テンは選択成長しないため、段差がなくなってマークが
読み取り難くなるというような不具合を招くことなく、
埋込み技術を導入することができる。
ークとしてのコンタクト孔には、上記のようにタングス
テンは選択成長しないため、段差がなくなってマークが
読み取り難くなるというような不具合を招くことなく、
埋込み技術を導入することができる。
【００４０】上記第１実施例においては、シリコン上に
開孔するコンタクト孔は基板（拡散層）上のみであり、
ゲート電極や配線層やマークパターン下地層等は、少な
くとも最上層がＷＳｉ2 になっており、基板（拡散層）
上のみＷを選択成長させる場合について説明したが、次
に第２実施例を説明する。
開孔するコンタクト孔は基板（拡散層）上のみであり、
ゲート電極や配線層やマークパターン下地層等は、少な
くとも最上層がＷＳｉ2 になっており、基板（拡散層）
上のみＷを選択成長させる場合について説明したが、次
に第２実施例を説明する。
【００４１】図４は、本発明の第２実施例に係る最終工
程（第１実施例の図３の工程に相当する）におけるウェ
ハ断面構造を示す。第２の実施例では、前記第１実施例
と比べて、Ｗを埋め込まないコンタクト孔の下地に対応
するゲート電極や配線層あるいはマークパターン下地層
には、材質としてＷＳｉ2 を用いており、また、例えば
比較的深いコンタクト孔にタングステン埋込みを施した
いので、この比較的深いコンタクト孔の下地層（ゲート
電極や配線など）には多結晶シリコン１１９を使ってい
る点が異なる。
程（第１実施例の図３の工程に相当する）におけるウェ
ハ断面構造を示す。第２の実施例では、前記第１実施例
と比べて、Ｗを埋め込まないコンタクト孔の下地に対応
するゲート電極や配線層あるいはマークパターン下地層
には、材質としてＷＳｉ2 を用いており、また、例えば
比較的深いコンタクト孔にタングステン埋込みを施した
いので、この比較的深いコンタクト孔の下地層（ゲート
電極や配線など）には多結晶シリコン１１９を使ってい
る点が異なる。
【００４２】この第２の実施例の場合は、コンタクト孔
の下地層（ゲート電極や配線など）について、コンタク
ト孔にＷを埋め込むべき層と埋め込まない層とをあらか
じめ作り分けておけば、コンタクト孔開孔後の製造方法
は第１実施例の場合と同様である。
の下地層（ゲート電極や配線など）について、コンタク
ト孔にＷを埋め込むべき層と埋め込まない層とをあらか
じめ作り分けておけば、コンタクト孔開孔後の製造方法
は第１実施例の場合と同様である。
【００４３】即ち、シリコン基板（拡散層）上および多
結晶シリコン上には、ＴｉＳｉ2 とその上のＳｉＯ2 と
が形成されるので、ＳｉＯ2 を除去した後にＴｉＳｉ2
上にＷが選択成長する。
結晶シリコン上には、ＴｉＳｉ2 とその上のＳｉＯ2 と
が形成されるので、ＳｉＯ2 を除去した後にＴｉＳｉ2
上にＷが選択成長する。
【００４４】一方、ＷＳｉ2 上にはＴｉＳｉx （ｘ＜
２）とその上のＴｉＯx とが形成されるので、Ｗは成長
しない。実際の半導体装置においては、種々の深さのコ
ンタクト孔が混在していることが多いため、相対的にア
スペクト比の小さい浅いコンタクト孔には、埋め込ま
ず、アスペクト比の高いコンタクト孔のみ（その中で一
番浅いコンタクト孔に高さを合わせて）埋め込めば良
い。
２）とその上のＴｉＯx とが形成されるので、Ｗは成長
しない。実際の半導体装置においては、種々の深さのコ
ンタクト孔が混在していることが多いため、相対的にア
スペクト比の小さい浅いコンタクト孔には、埋め込ま
ず、アスペクト比の高いコンタクト孔のみ（その中で一
番浅いコンタクト孔に高さを合わせて）埋め込めば良
い。
【００４５】ところで、上述の各実施例中では、Ｗの埋
込みを行うコンタクト孔の下地膜（Ｗを成長させる下地
膜）として、シリコン基板（拡散層）と多結晶シリコン
を例として示したが、この下地膜の上面に堆積されるＴ
ｉとの間で形成されるサリサイド膜の上に形成される酸
化膜がＳｉＯ2 になればよいので、シリコン以外にシリ
コン・リッチな（シリコン濃度が濃い）シリサイド膜も
しくはそれを最上層とする積層膜を用いてもよい。
込みを行うコンタクト孔の下地膜（Ｗを成長させる下地
膜）として、シリコン基板（拡散層）と多結晶シリコン
を例として示したが、この下地膜の上面に堆積されるＴ
ｉとの間で形成されるサリサイド膜の上に形成される酸
化膜がＳｉＯ2 になればよいので、シリコン以外にシリ
コン・リッチな（シリコン濃度が濃い）シリサイド膜も
しくはそれを最上層とする積層膜を用いてもよい。
【００４６】一方、上述の各実施例中では、Ｗの埋込み
を行わないコンタクト孔の下地膜（Ｗを成長させない下
地膜）、つまり、ゲート電極や配線あるいはマークパタ
ーン下地層の材質として、タングステン・シリサイド単
層、あるいはＷＳｉ2 （上層）と多結晶シリコン（下
層）の積層からなるポリサイドを用いた場合について説
明してきたが、これに限らない。
を行わないコンタクト孔の下地膜（Ｗを成長させない下
地膜）、つまり、ゲート電極や配線あるいはマークパタ
ーン下地層の材質として、タングステン・シリサイド単
層、あるいはＷＳｉ2 （上層）と多結晶シリコン（下
層）の積層からなるポリサイドを用いた場合について説
明してきたが、これに限らない。
【００４７】つまり、Ｗを成長させない下地膜として、
その上面にＴｉが堆積された場合に、Ｔｉとの間で形成
されるサリサイド層がＴｉＳｉx （ｘ＜２）というシリ
コン・プアーな（シリコン濃度が薄い）膜になり、その
結果、その上に形成される酸化膜がＳｉＯ2 でなく、そ
れよりも厚いＴｉＯx 膜、もしくはＴｉＯx を主成分と
する実質的にＴｉＯx 膜と見なせる膜になる材質を用い
ることにより、本発明の効果が得られる。
その上面にＴｉが堆積された場合に、Ｔｉとの間で形成
されるサリサイド層がＴｉＳｉx （ｘ＜２）というシリ
コン・プアーな（シリコン濃度が薄い）膜になり、その
結果、その上に形成される酸化膜がＳｉＯ2 でなく、そ
れよりも厚いＴｉＯx 膜、もしくはＴｉＯx を主成分と
する実質的にＴｉＯx 膜と見なせる膜になる材質を用い
ることにより、本発明の効果が得られる。
【００４８】即ち、Ｔｉのサリサイド時にシリコン供給
量が少ないシリサイド膜、あるいはそれに類する膜であ
れば良く、ＷＳｉ2 膜に限定されないことは明かであ
り、Ｗ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕなどのいずれか１つの
金属膜もしくはそのシリサイド膜、またはこれらの１つ
を最上層とする積層膜を用いることが可能である。
量が少ないシリサイド膜、あるいはそれに類する膜であ
れば良く、ＷＳｉ2 膜に限定されないことは明かであ
り、Ｗ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕなどのいずれか１つの
金属膜もしくはそのシリサイド膜、またはこれらの１つ
を最上層とする積層膜を用いることが可能である。
【００４９】また、サリサイドを形成するための材質
（Ｍ）も前記実施例のＴｉに限定されることはない。つ
まり、この材質（Ｍ）に対するその後の酸化工程で形成
される酸化物（ＭＯｘ）が、ＭＳｉ2 上に形成される高
々５ｎｍ程度のＳｉＯ2 と比較して厚い、または、Ｓｉ
Ｏ2 に対してＭＯｘのエッチング選択比が大きくとれる
条件でＳｉＯ2 をエッチング除去できるような高融点金
属（Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏなど）であればよいことは
言うまでもない。
（Ｍ）も前記実施例のＴｉに限定されることはない。つ
まり、この材質（Ｍ）に対するその後の酸化工程で形成
される酸化物（ＭＯｘ）が、ＭＳｉ2 上に形成される高
々５ｎｍ程度のＳｉＯ2 と比較して厚い、または、Ｓｉ
Ｏ2 に対してＭＯｘのエッチング選択比が大きくとれる
条件でＳｉＯ2 をエッチング除去できるような高融点金
属（Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏなど）であればよいことは
言うまでもない。
【００５０】さらに、前記Ｗを成長させない下地膜の材
質（Ｍ）として、酸化すると、その上にＳｉＯ2 でなく
ＭＯｘ（高々５ｎｍ程度のＳｉＯ2 と比較して厚い、あ
るいは、ＳｉＯ2 よりもエッチングレートが遅いため
に、ＳｉＯ2 エッチング工程で残るような膜）が形成す
るようなシリコン・プアーなシリサイド膜（ＭＳｉx ）
や金属膜等を用いれば、サリサイド工程は省略できる。
即ち、この場合には、コンタクト孔開孔後、軽い酸化雰
囲気にさらすと、Ｗの埋込みを行うコンタクト孔の底面
にはＳｉＯ2 層が、Ｗの埋込みを行わないコンタクト孔
の底面にはＭＯｘ層が形成される。その後、ＳｉＯ2 層
を除去するとＭＯｘ層は残るので、ＳｉＯ2 層が除去さ
れた領域のみにＷが選択成長する。
質（Ｍ）として、酸化すると、その上にＳｉＯ2 でなく
ＭＯｘ（高々５ｎｍ程度のＳｉＯ2 と比較して厚い、あ
るいは、ＳｉＯ2 よりもエッチングレートが遅いため
に、ＳｉＯ2 エッチング工程で残るような膜）が形成す
るようなシリコン・プアーなシリサイド膜（ＭＳｉx ）
や金属膜等を用いれば、サリサイド工程は省略できる。
即ち、この場合には、コンタクト孔開孔後、軽い酸化雰
囲気にさらすと、Ｗの埋込みを行うコンタクト孔の底面
にはＳｉＯ2 層が、Ｗの埋込みを行わないコンタクト孔
の底面にはＭＯｘ層が形成される。その後、ＳｉＯ2 層
を除去するとＭＯｘ層は残るので、ＳｉＯ2 層が除去さ
れた領域のみにＷが選択成長する。
【００５１】また、選択成長させる材料もＷに限らず、
Ｗと同様な選択性を有する金属（Ａｌ、Ｓｉ、Ｃｕな
ど）ものであれば、同様の効果が期待できることは明か
である。
Ｗと同様な選択性を有する金属（Ａｌ、Ｓｉ、Ｃｕな
ど）ものであれば、同様の効果が期待できることは明か
である。
【００５２】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、コンタクト孔のＣＶＤ選択成長埋込み
技術において、深いコンタクト孔のみ選択成長させるこ
とが可能になると共に、コンタクト孔パターンで形成し
た合わせマークが読み取り難くなるという弊害を回避す
ることができる。
造方法によれば、コンタクト孔のＣＶＤ選択成長埋込み
技術において、深いコンタクト孔のみ選択成長させるこ
とが可能になると共に、コンタクト孔パターンで形成し
た合わせマークが読み取り難くなるという弊害を回避す
ることができる。
【図１】本発明の第１実施例に係る不揮発性メモリの製
造方法の工程の一部におけるウェハ基板を示す断面図。
造方法の工程の一部におけるウェハ基板を示す断面図。
【図２】図１の工程に続く工程におけるウェハ基板を示
す断面図。
す断面図。
【図３】図２の工程に続く工程におけるウェハ基板を示
す断面図。
す断面図。
【図４】本発明の第２実施例に係る半導体装置の製造方
法の最終工程におけるウェハ基板を示す断面図。
法の最終工程におけるウェハ基板を示す断面図。
【図５】従来の不揮発性メモリの製造工程で使用される
選択ＣＶＤ成長法の工程の一部におけるウェハ基板を示
す断面図。
選択ＣＶＤ成長法の工程の一部におけるウェハ基板を示
す断面図。
【図６】図５の工程に続く工程におけるウェハ基板を示
す断面図。
す断面図。
【図７】図６に示した工程の変形例におけるウェハ基板
を示す断面図。
を示す断面図。
【図８】図５に示した工程の変形例におけるウェハ基板
を示す断面図。
を示す断面図。
101 …シリコン基板、102 …素子分離用酸化膜、103 …
拡散層、104 …多結晶シリコン膜、105 、107 、108 …
タングステン・シリサイド膜（ＷＳｉ2 ）、106 …積層
ポリサイド層、109 …ＣＶＤ酸化膜、110 （110-3 ・11
0-5 ・110-7 ・110-8 ）…コンタクト孔、111 …チタ
ン、112 …チタンシリサイド（ＴｉＳｉ2）、113 …チ
タンシリサイド（ＴｉＳｉx ）、114 …シリコン酸化膜
（ＳｉＯ2）、115 …金属酸化膜（ＴｉＯx ）、116 …
選択ＣＶＤタングステン、117 …金属配線、118 …トッ
プパッシベーション膜。
拡散層、104 …多結晶シリコン膜、105 、107 、108 …
タングステン・シリサイド膜（ＷＳｉ2 ）、106 …積層
ポリサイド層、109 …ＣＶＤ酸化膜、110 （110-3 ・11
0-5 ・110-7 ・110-8 ）…コンタクト孔、111 …チタ
ン、112 …チタンシリサイド（ＴｉＳｉ2）、113 …チ
タンシリサイド（ＴｉＳｉx ）、114 …シリコン酸化膜
（ＳｉＯ2）、115 …金属酸化膜（ＴｉＯx ）、116 …
選択ＣＶＤタングステン、117 …金属配線、118 …トッ
プパッシベーション膜。
Claims (9)
- 【請求項１】 半導体基板表面の一部あるいは半導体基
板上の一部に第１の導電材料からなる第１の導電領域を
形成し、上記半導体基板上の前記第１の導電領域とは異
なる領域に第２の導電材料からなる第２の導電領域を形
成する工程と、 この後、前記半導体基板上の全面に絶
縁膜層を形成する工程と、 前記第１の導電領域および第２の導電領域にそれぞれコ
ンタクトをとるためのコンタクト孔を前記絶縁膜層に開
孔する開孔工程と、 前記コンタクト孔底面の前記第１の導電材料上にシリコ
ン酸化膜層を、また、前記コンタクト孔底面の前記第２
の導電材料上に金属酸化膜層あるいは金属酸化膜を主成
分とする酸化膜層を形成する酸化膜層形成工程と、 前記第２の導電材料上の金属酸化膜層あるいは金属酸化
膜を主成分とする酸化膜層は残し、前記第１の導電材料
上のシリコン酸化膜層のみエッチング除去する条件で第
１の導電材料上のシリコン酸化膜層をエッチング除去す
る工程と、 この後、選択成長法により前記第１の導電材料上に第３
の導電材料を堆積する工程と、 この後、前記第２の導電材料上の金属酸化膜層あるいは
金属酸化膜を主成分とする酸化膜層を除去する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記開孔工程と酸化膜層形成工程との間に、さらに、 前記半導体基板上の全面に第４の導電材料を堆積する工
程と、 上記第４の導電材料を加熱処理によりサリサイド化する
工程と、 上記サリサイド化工程で反応しなかった第４の導電材料
を除去する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、 前記開孔工程において前記第２の導電領域上で前記絶縁
膜層に開孔されるコンタクト孔には、後の工程でマスク
位置合わせマークとして使用される前記第２の導電領域
上のコンタクト孔が含まれることを特徴とする半導体装
置の製造方法。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、 前記第１の導電材料は、単結晶あるいは多結晶構造のシ
リコン、もしくは、それを最上層とする積層膜であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、 前記第１の導電材料は、シリコン・リッチなシリサイド
膜、もしくは、それを最上層とする積層膜であることを
特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置の製造方法において、 前記第２の導電材料は、Ｗ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕの
いずれか１つの金属膜もしくはそのシリサイド膜、また
はこれらの１つを最上層とする積層膜であることを特徴
とする半導体装置の製造方法。 - 【請求項７】 請求項２記載の半導体装置の製造方法に
おいて、 前記第１の導電材料は、単結晶あるいは多結晶構造のシ
リコン、もしくは、シリコン・リッチなシリサイド膜、
もしくは、それを最上層とする積層膜であり、 前記第２の導電材料は、Ｗ、Ｍｏ、Ｔｉ、Ａｌ、Ｃｕの
いずれか１つの金属膜もしくはそのシリサイド膜、また
はこれらの１つをを最上層とする積層膜であり、 前記
第４の導電材料は、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏのいずれか
１つの高融点金属膜であることを特徴とする半導体装置
の製造方法。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体装置の製造方法において、 前記第３の導電材料は、Ｗ、Ａｌ、Ｓｉ、Ｃｕのいずれ
か１つの金属膜であることを特徴とする半導体装置の製
造方法。 - 【請求項９】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２の導電材料はシリコン・プアーなシリサイド
膜、金属膜、もしくは、それを最上層とする積層膜であ
り、 前記酸化膜層形成工程は、前記半導体基板を酸化雰囲気
にさらすことにより前記酸化膜層を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP17006893A JP3219909B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
| US08/267,432 US5476814A (en) | 1993-07-09 | 1994-06-29 | Method of manufacturing semiconductor device utilizing selective CVD method |
| DE69429951T DE69429951T2 (de) | 1993-07-09 | 1994-07-01 | Herstellungsverfahren für Halbleiteranordnung unter Verwendung der selektiven CVD-Methode |
| EP94110262A EP0634788B1 (en) | 1993-07-09 | 1994-07-01 | Method of manufacturing semiconductor device utilizing selective CVD method |
| KR1019940016561A KR0169282B1 (ko) | 1993-07-09 | 1994-07-09 | 반도체장치의 제조방법 |
| US08/554,753 US5763321A (en) | 1993-07-09 | 1995-11-07 | Method of manufacturing semiconductor device utilizing selective CVD method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17006893A JP3219909B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0729854A true JPH0729854A (ja) | 1995-01-31 |
| JP3219909B2 JP3219909B2 (ja) | 2001-10-15 |
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ID=15898044
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|---|---|---|---|
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| DE (1) | DE69429951T2 (ja) |
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1995
- 1995-11-07 US US08/554,753 patent/US5763321A/en not_active Expired - Fee Related
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