JPH05234940A - 選択埋め込み成長方法 - Google Patents
選択埋め込み成長方法Info
- Publication number
- JPH05234940A JPH05234940A JP7283692A JP7283692A JPH05234940A JP H05234940 A JPH05234940 A JP H05234940A JP 7283692 A JP7283692 A JP 7283692A JP 7283692 A JP7283692 A JP 7283692A JP H05234940 A JPH05234940 A JP H05234940A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- cvd
- growth
- clean
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 深さの異なる複数のコンタクトホールを同時
に埋め終わる選択埋め込み成長方法を提供する。 【構成】 清浄Ｓｉ上では水素終端Ｓｉよりも低温でＣ
ＶＤが生じることを利用し、深いコンタクトホール１７
ｂの床面は、清浄なＳｉ膜１５を、浅いコンタクトホー
ル１７ａの底面には水素終端面１６を形成する。清浄Ｓ
ｉ上でだけＣＶＤが生じる温度で、深いコンタクトホー
ル１７ｂの埋め込み成長を行い、浅いコンタクトホール
１７ａと同じ深さになるまで成長させる。その後、ＣＶ
Ｄ温度を上げて、水素終端面１６上でも成長する温度に
すると、すべてのコンタクトホール１７ａ，１７ｂで埋
め込み成長が生じ、同時に埋め込みが終了する。これに
よって、エッチバック処理をせずとも、平坦化を実現で
きる。
に埋め終わる選択埋め込み成長方法を提供する。 【構成】 清浄Ｓｉ上では水素終端Ｓｉよりも低温でＣ
ＶＤが生じることを利用し、深いコンタクトホール１７
ｂの床面は、清浄なＳｉ膜１５を、浅いコンタクトホー
ル１７ａの底面には水素終端面１６を形成する。清浄Ｓ
ｉ上でだけＣＶＤが生じる温度で、深いコンタクトホー
ル１７ｂの埋め込み成長を行い、浅いコンタクトホール
１７ａと同じ深さになるまで成長させる。その後、ＣＶ
Ｄ温度を上げて、水素終端面１６上でも成長する温度に
すると、すべてのコンタクトホール１７ａ，１７ｂで埋
め込み成長が生じ、同時に埋め込みが終了する。これに
よって、エッチバック処理をせずとも、平坦化を実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、深さの異なる複数のコ
ンタクトホールへ、金属を選択的に、かつ同時に埋め込
む成長方法に関する。
ンタクトホールへ、金属を選択的に、かつ同時に埋め込
む成長方法に関する。
【０００２】
【従来の技術】Ｓｉ集積回路の形成時における従来の選
択ＣＶＤを用いるコンタクトホールへの埋め込み方法に
は、例えば、ＷＦ6のＨ2ガスによる還元反応でＷの選択
ＣＶＤを行う方法、レーザ加熱を用いたＷ金属の溶融に
よる埋め込み方法、高温スパッタ法によるＡｌの埋め込
み方法などがある。
択ＣＶＤを用いるコンタクトホールへの埋め込み方法に
は、例えば、ＷＦ6のＨ2ガスによる還元反応でＷの選択
ＣＶＤを行う方法、レーザ加熱を用いたＷ金属の溶融に
よる埋め込み方法、高温スパッタ法によるＡｌの埋め込
み方法などがある。
【０００３】これらの技術については、例えば、小川ら
によって電気学会雑誌，１１２巻，１号１３ページから
１７ページに述べられた論文や、第５２回応用物理学会
学術講演会（１９９１年秋季）講演予稿集第２分冊，７
１９ページ記載の向井らによる講演（１１ａ−Ｄ−１
０）、同じく７１９ページ記載の山田らによる講演（１
１ａ−Ｄ−８）で述べられている。
によって電気学会雑誌，１１２巻，１号１３ページから
１７ページに述べられた論文や、第５２回応用物理学会
学術講演会（１９９１年秋季）講演予稿集第２分冊，７
１９ページ記載の向井らによる講演（１１ａ−Ｄ−１
０）、同じく７１９ページ記載の山田らによる講演（１
１ａ−Ｄ−８）で述べられている。
【０００４】
【発明が解決しようとする課題】これらの技術ではコン
タクトホール内への埋め込みの完全化についてそれぞれ
に効果を出している。しかし、実際のコンタクトホール
への埋め込み成長では、深さの違う複数のものに同時に
埋め込む必要があり、これは今までの方法では困難であ
る。
タクトホール内への埋め込みの完全化についてそれぞれ
に効果を出している。しかし、実際のコンタクトホール
への埋め込み成長では、深さの違う複数のものに同時に
埋め込む必要があり、これは今までの方法では困難であ
る。
【０００５】通常は、最も深いコンタクトホールが完全
に埋め込まれるまで金属を成長させるが、このような成
長時間の設定では、浅いコンタクトホール部は、埋め込
みが終わった後も成長することになり、この余分な金属
をエッチバックで取り除いて、埋め込みを完全に行って
いる。
に埋め込まれるまで金属を成長させるが、このような成
長時間の設定では、浅いコンタクトホール部は、埋め込
みが終わった後も成長することになり、この余分な金属
をエッチバックで取り除いて、埋め込みを完全に行って
いる。
【０００６】この方法では、コンタクトホールの深さの
違いが大きいとき、エッチバックで除去する量が多く、
プロセス時間が長くなるだけでなく、材料に無駄が生ず
る。
違いが大きいとき、エッチバックで除去する量が多く、
プロセス時間が長くなるだけでなく、材料に無駄が生ず
る。
【０００７】本発明の目的は、深さの異なる複数のコン
タクトホールに同時に金属を埋め込んで上述の問題点を
解決した選択埋め込み成長方法を提供することにある。
タクトホールに同時に金属を埋め込んで上述の問題点を
解決した選択埋め込み成長方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明による選択埋め込み成長方法においては、深
さの異なるコンタクトホールへの金属の選択埋め込み成
長方法であって、前記各コンタクトホール底面をＳｉで
覆う工程と、前記各コンタクトホール底面のＳｉ表面を
水素で終端する工程と、深いコンタクトホール底面の水
素終端を除去する工程と、１５０℃以上１７５℃以下で
ＣＶＤを行い、浅いコンタクトホールの深さと一致する
まで埋め込み成長させる工程と、２００℃以上３００℃
以下でＣＶＤを行う工程とをこの順序で行うものであ
る。
め、本発明による選択埋め込み成長方法においては、深
さの異なるコンタクトホールへの金属の選択埋め込み成
長方法であって、前記各コンタクトホール底面をＳｉで
覆う工程と、前記各コンタクトホール底面のＳｉ表面を
水素で終端する工程と、深いコンタクトホール底面の水
素終端を除去する工程と、１５０℃以上１７５℃以下で
ＣＶＤを行い、浅いコンタクトホールの深さと一致する
まで埋め込み成長させる工程と、２００℃以上３００℃
以下でＣＶＤを行う工程とをこの順序で行うものであ
る。
【０００９】
【作用】本発明において、埋め込む金属には、Ａｌを用
い、その原料としてジメチルアルミハイドライド（Ａｌ
（ＣＨ3）2Ｈ）を使用する。
い、その原料としてジメチルアルミハイドライド（Ａｌ
（ＣＨ3）2Ｈ）を使用する。
【００１０】本発明の作用の基になるのは、ジメチルア
ルミハイドライド（Ａｌ（ＣＨ3）2Ｈ）を原料とするＳ
ｉ上のＡｌ−ＣＶＤの研究で得られた清浄Ｓｉ上でのＣ
ＶＤ開始温度と、水素終端Ｓｉ上でのＣＶＤ開始温度と
が異なるという結果である。各々のデータを図２と図３
に示す。
ルミハイドライド（Ａｌ（ＣＨ3）2Ｈ）を原料とするＳ
ｉ上のＡｌ−ＣＶＤの研究で得られた清浄Ｓｉ上でのＣ
ＶＤ開始温度と、水素終端Ｓｉ上でのＣＶＤ開始温度と
が異なるという結果である。各々のデータを図２と図３
に示す。
【００１１】２つのデータを比較すると、Ａｌの成長温
度は、清浄Ｓｉ上では１５０℃で生じるが、水素終端Ｓ
ｉ上では１７５℃以上にならないと成長しない。この温
度差を利用すると、以下に詳述するように、図４に示す
方法によって、深さの異なるコンタクトホールを同時に
埋め込める。
度は、清浄Ｓｉ上では１５０℃で生じるが、水素終端Ｓ
ｉ上では１７５℃以上にならないと成長しない。この温
度差を利用すると、以下に詳述するように、図４に示す
方法によって、深さの異なるコンタクトホールを同時に
埋め込める。
【００１２】図４は、Ｓｉ基板１１、熱酸化膜１２、Ｃ
ＶＤ酸化膜１３が順に積層され、ＣＶＤ酸化膜１３を通
して熱酸化膜１２に達する浅いコンタクトホール１７ａ
と、Ｓｉ基板１１に達する深いコンタクトホール１７ｂ
が形成された例である。
ＶＤ酸化膜１３が順に積層され、ＣＶＤ酸化膜１３を通
して熱酸化膜１２に達する浅いコンタクトホール１７ａ
と、Ｓｉ基板１１に達する深いコンタクトホール１７ｂ
が形成された例である。
【００１３】図４（ａ）のように、深さの異なるコンタ
クトホール１７ａ，１７ｂの底面をｐｏｌｙ−Ｓｉ膜１
５で覆った後、この面を水素で終端し、水素終端面１６
を形成する。ｐｏｌｙ−Ｓｉ膜１５と水素終端面１６の
形成は、Ｓｉ／ＳｉＯ2の選択性でセルフアラインで行
える。この後、深いコンタクトホール１７ｂの底面の水
素終端を電子線を照射して除去し、清浄なＳｉ面を形成
する。
クトホール１７ａ，１７ｂの底面をｐｏｌｙ−Ｓｉ膜１
５で覆った後、この面を水素で終端し、水素終端面１６
を形成する。ｐｏｌｙ−Ｓｉ膜１５と水素終端面１６の
形成は、Ｓｉ／ＳｉＯ2の選択性でセルフアラインで行
える。この後、深いコンタクトホール１７ｂの底面の水
素終端を電子線を照射して除去し、清浄なＳｉ面を形成
する。
【００１４】次に、基板温度を１５０℃にしてＡｌの原
料ガスのＡｌ（ＣＨ3）2Ｈを供給してＣＶＤを行うと、
清浄なＳｉ面上ではＡｌの成長は生じるが、水素で終端
されている浅いコンタクトホール１７ａでは成長しな
い。この温度で、図４（ｂ）のように、Ａｌ膜１８が浅
いコンタクトホール１７ａの底面に一致するまで成長さ
せる。
料ガスのＡｌ（ＣＨ3）2Ｈを供給してＣＶＤを行うと、
清浄なＳｉ面上ではＡｌの成長は生じるが、水素で終端
されている浅いコンタクトホール１７ａでは成長しな
い。この温度で、図４（ｂ）のように、Ａｌ膜１８が浅
いコンタクトホール１７ａの底面に一致するまで成長さ
せる。
【００１５】次に、基板温度を３００℃にすると、水素
終端面上でもＡｌ成長が生じるので、両方のコンタクト
ホールでＡｌ膜１８の成長が生じ、図４（ｃ）のよう
に、同時に埋め込める。
終端面上でもＡｌ成長が生じるので、両方のコンタクト
ホールでＡｌ膜１８の成長が生じ、図４（ｃ）のよう
に、同時に埋め込める。
【００１６】
【実施例】以下、本発明について図１を参照しながら説
明する。本実施例では、多層配線構造における、下層配
線と上層配線とを接続する場合について述べる。
明する。本実施例では、多層配線構造における、下層配
線と上層配線とを接続する場合について述べる。
【００１７】図において、熱酸化膜１２の上の深さの深
いコンタクトホール１７ｂ内の下層Ａｌ配線２０と、深
さの浅いコンタクトホール１７ａ内の上層Ａｌ配線２１
とをＣＶＤ酸化膜１３と別のＣＶＤ酸化膜１９とを介し
て接続する場合、先ず、両コンタクトホール１７ａ，１
７ｂ内に、ｐｏｌｙ−Ｓｉ膜１５を選択ＣＶＤで下層Ａ
ｌ配線２０と上層Ａｌ配線２１上に形成する。
いコンタクトホール１７ｂ内の下層Ａｌ配線２０と、深
さの浅いコンタクトホール１７ａ内の上層Ａｌ配線２１
とをＣＶＤ酸化膜１３と別のＣＶＤ酸化膜１９とを介し
て接続する場合、先ず、両コンタクトホール１７ａ，１
７ｂ内に、ｐｏｌｙ−Ｓｉ膜１５を選択ＣＶＤで下層Ａ
ｌ配線２０と上層Ａｌ配線２１上に形成する。
【００１８】次いで、このｐｏｌｙ−Ｓｉ膜１５の表面
を水素で終端する。その後、深いコンタクトホール１７
ｂの底面の水素終端を電子線照射、または光照射によっ
て取り除いて図１（ａ）のような構造にする。
を水素で終端する。その後、深いコンタクトホール１７
ｂの底面の水素終端を電子線照射、または光照射によっ
て取り除いて図１（ａ）のような構造にする。
【００１９】この状態の基板を１５０℃にして、Ａｌの
原料ガスのＡｌ（ＣＨ3）2Ｈを供給すると、水素終端面
１６上ではＣＶＤは生じないが、清浄なｐｏｌｙ−Ｓｉ
上ではＣＶＤが生ずる。図１（ｂ）のように、浅いコン
タクトホール１７ａの底面の高さに等しくなるまでＣＶ
Ｄ Ａｌ膜１８を成長させる。
原料ガスのＡｌ（ＣＨ3）2Ｈを供給すると、水素終端面
１６上ではＣＶＤは生じないが、清浄なｐｏｌｙ−Ｓｉ
上ではＣＶＤが生ずる。図１（ｂ）のように、浅いコン
タクトホール１７ａの底面の高さに等しくなるまでＣＶ
Ｄ Ａｌ膜１８を成長させる。
【００２０】この段階で、基板温度を３００℃にする
と、水素終端面１６上でもＣＶＤが生じ、両方のコンタ
クトホールでＣＶＤ Ａｌ膜１８が成長し、同時に埋め
込みが終了する。このようにして埋め込むと表面の平坦
性もよい。この後は、既存のプロセスと同様に、Ａｌを
ＣＶＤまたはスパッタリングで成長させ、レジスト工程
を経て、図１（ｄ）のように下層Ａｌ配線２０と上層Ａ
ｌ配線２１とをＣＶＤＡｌ膜１８で接続する。
と、水素終端面１６上でもＣＶＤが生じ、両方のコンタ
クトホールでＣＶＤ Ａｌ膜１８が成長し、同時に埋め
込みが終了する。このようにして埋め込むと表面の平坦
性もよい。この後は、既存のプロセスと同様に、Ａｌを
ＣＶＤまたはスパッタリングで成長させ、レジスト工程
を経て、図１（ｄ）のように下層Ａｌ配線２０と上層Ａ
ｌ配線２１とをＣＶＤＡｌ膜１８で接続する。
【００２１】
【発明の効果】以上のように本発明によれば、Ｓｉ集積
回路形成工程において、深さの異なる複数のコンタクト
ホールへ、金属を選択的に、かつ同時に埋め込んでプロ
セス時間を短縮でき、材料の無駄を生じさせることがな
い。
回路形成工程において、深さの異なる複数のコンタクト
ホールへ、金属を選択的に、かつ同時に埋め込んでプロ
セス時間を短縮でき、材料の無駄を生じさせることがな
い。
【図１】本発明の方法による選択ＣＶＤ方法を説明する
ための図である。
ための図である。
【図２】本発明の作用を説明するための実験結果を示す
図である。
図である。
【図３】本発明の作用を説明するための実験結果を示す
図である。
図である。
【図４】本発明の方法を説明するための図である。
１１ Ｓｉ基板 １２ 熱酸化膜 １３ ＣＶＤ酸化膜 １４ Ａｌ配線 １５ ｐｏｌｙ−Ｓｉ膜 １６ 水素終端面 １７ａ，１７ｂ コンタクトホール １８ ＣＶＤ Ａｌ膜 １９ ＣＶＤ酸化膜 ２０ 下層Ａｌ配線 ２１ 上層Ａｌ配線
Claims (1)
- 【請求項１】 深さの異なるコンタクトホールへの金属
の選択埋め込み成長方法であって、 前記各コンタクトホール底面をＳｉで覆う工程と、前記
各コンタクトホール底面のＳｉ表面を水素で終端する工
程と、深いコンタクトホール底面の水素終端を除去する
工程と、１５０℃以上１７５℃以下でＣＶＤを行い、浅
いコンタクトホールの深さと一致するまで埋め込み成長
させる工程と、２００℃以上３００℃以下でＣＶＤを行
う工程とをこの順序で行うことを特徴とする選択埋め込
み成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283692A JPH05234940A (ja) | 1992-02-24 | 1992-02-24 | 選択埋め込み成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7283692A JPH05234940A (ja) | 1992-02-24 | 1992-02-24 | 選択埋め込み成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234940A true JPH05234940A (ja) | 1993-09-10 |
Family
ID=13500897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7283692A Pending JPH05234940A (ja) | 1992-02-24 | 1992-02-24 | 選択埋め込み成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476814A (en) * | 1993-07-09 | 1995-12-19 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device utilizing selective CVD method |
| US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
| US5834367A (en) * | 1995-04-19 | 1998-11-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having a multilayer wiring |
-
1992
- 1992-02-24 JP JP7283692A patent/JPH05234940A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476814A (en) * | 1993-07-09 | 1995-12-19 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device utilizing selective CVD method |
| US5529953A (en) * | 1994-10-14 | 1996-06-25 | Toshiba America Electronic Components, Inc. | Method of forming studs and interconnects in a multi-layered semiconductor device |
| US5834367A (en) * | 1995-04-19 | 1998-11-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having a multilayer wiring |
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