JPS6032338A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6032338A JPS6032338A JP14046583A JP14046583A JPS6032338A JP S6032338 A JPS6032338 A JP S6032338A JP 14046583 A JP14046583 A JP 14046583A JP 14046583 A JP14046583 A JP 14046583A JP S6032338 A JPS6032338 A JP S6032338A
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- JP
- Japan
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- resist
- slots
- polysilicon
- film
- forming
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、平担かつ高密度な素子分離領域を得ること
ができる半導体素子の製造方法に関する。
ができる半導体素子の製造方法に関する。
（従来技術）
素子分ｌｉ＃領域の作成方法の一つにＳｉ参悼我凶に溝
を作成後、熱酸化、あるいは、Ｓ ｉｓＮ＜や５ｔＯ２
をデポジットし、これら絶縁物を溝に埋め込み素子分離
領域とする技術があるが、溝巾によらず一様に絶縁物を
埋め込めないとい９欠点がある。
を作成後、熱酸化、あるいは、Ｓ ｉｓＮ＜や５ｔＯ２
をデポジットし、これら絶縁物を溝に埋め込み素子分離
領域とする技術があるが、溝巾によらず一様に絶縁物を
埋め込めないとい９欠点がある。
第１図（ａ）〜第１図＜６）にその−例？示す。まず、
第１図（ａ）Ｋ示すように、Ｐ型シリコン（２ΩｃＩｎ
）基体ｌ上に０１雰囲気で５０分高温酸化し５ｉ（ｊｓ
２を５００Ａ成長させる。
第１図（ａ）Ｋ示すように、Ｐ型シリコン（２ΩｃＩｎ
）基体ｌ上に０１雰囲気で５０分高温酸化し５ｉ（ｊｓ
２を５００Ａ成長させる。
次にＬＰＣＤＡ Ｃ低圧ＣＶＤ ） Ｋ ｊ ９５ｉｓ
Ｎ＜３を１００ＯＸ成長させ、レジスト４を塗布し・ヤ
ターニングする。
Ｎ＜３を１００ＯＸ成長させ、レジスト４を塗布し・ヤ
ターニングする。
レジスト４の残っている部分の下のシリコン基体１０部
分５，６．７は能動領域（Ａｃｔｉｖｅ）である。
分５，６．７は能動領域（Ａｃｔｉｖｅ）である。
次に、エツチングガス全連続的に変化させることによｐ
、シリコン基体ＩＫ開ロ！１１８，９Ｔｈ作シ＃蓼の深
さ１μｍとする。この場合エツチングカスＣＦ４ （８
１ｓＮ４ ）→ＣりＦｓ （５ｉ０２ ）→ＣＣ４（Ｓ
ｔ）また、連続的でなくてもレジスト４をマスクに５ｉ
ｓＮａのエツチングを行ない、レジスト除去後５ｉｓＮ
４’ｔ、マスクＫ ５ｉ（ｈ トＳｔ ｋエツチングす
ることも可能である。
、シリコン基体ＩＫ開ロ！１１８，９Ｔｈ作シ＃蓼の深
さ１μｍとする。この場合エツチングカスＣＦ４ （８
１ｓＮ４ ）→ＣりＦｓ （５ｉ０２ ）→ＣＣ４（Ｓ
ｔ）また、連続的でなくてもレジスト４をマスクに５ｉ
ｓＮａのエツチングを行ない、レジスト除去後５ｉｓＮ
４’ｔ、マスクＫ ５ｉ（ｈ トＳｔ ｋエツチングす
ることも可能である。
次に、第１図（ｂ＋）に示すように、レジスト４の除去
後、チャネルストップインプラ（３０ＫｅＶ ５ Ｘｌ
０１３ｔｏｎ／Ｊ ） ｋ Ｓ １ｓＮ４３ ’ｔ”
マスクに行なう。次に高温酸化により５ｉＯ１１０全
１０００Ｘ成長させる。
後、チャネルストップインプラ（３０ＫｅＶ ５ Ｘｌ
０１３ｔｏｎ／Ｊ ） ｋ Ｓ １ｓＮ４３ ’ｔ”
マスクに行なう。次に高温酸化により５ｉＯ１１０全
１０００Ｘ成長させる。
次に、第１図（Ｃ）に示すように、ＬＰＣＶＤ法にポリ
シリコン１１’ｅｌＯ，０ＯＯＡデポジツトし、レジス
ト１２を塗布し、これをパターニングする。
シリコン１１’ｅｌＯ，０ＯＯＡデポジツトし、レジス
ト１２を塗布し、これをパターニングする。
次ＶＣ１第１図（ｄ）に示すように、ポリシリコン１１
をウェットエッチ（ＨＮＯｓ ＨＦ系エッチャント）し
、能動領域５，６．７上の５ｉｓＮｉ ３が現われる点
全エツチングの終点とする。
をウェットエッチ（ＨＮＯｓ ＨＦ系エッチャント）し
、能動領域５，６．７上の５ｉｓＮｉ ３が現われる点
全エツチングの終点とする。
次に第１図＜６）に示すように、（Ｃｈ＋Ｈ２）雰囲気
中で２５分高ｔｈｅ化を行ない、ポリシリコン１１の表
面を酸化して、厚さ２０００大の８１０２膜Ａを得る。
中で２５分高ｔｈｅ化を行ない、ポリシリコン１１の表
面を酸化して、厚さ２０００大の８１０２膜Ａを得る。
この後、耐酸化膜としての５ｉｓＮ４３および５ｉ（ｈ
２に除去することによシ開ロ部８，９を埋め込んだ構造
を得る。
２に除去することによシ開ロ部８，９を埋め込んだ構造
を得る。
第１図（ｅ）では、３ｉ０２膜Ａ溝１３や突起１４がで
き゛る。この形状は次にくる諸工程で素子分離領域上に
形成される配線や絶縁層に影＠′を力え断線やショート
を引き起こす。
き゛る。この形状は次にくる諸工程で素子分離領域上に
形成される配線や絶縁層に影＠′を力え断線やショート
を引き起こす。
さらに、素子分離領域上か広がると埋め込み形状はさら
に悪くなｐ、鍬子分＃ｌｊ：領域か完全な分離領域とな
らず、リーク電流全発生するおそれがおる。
に悪くなｐ、鍬子分＃ｌｊ：領域か完全な分離領域とな
らず、リーク電流全発生するおそれがおる。
これらの欠点を防ぐために、溝部に埋め込むデポジット
膜全厚くして、エツチング前のデポジット膜の表面の形
状をできるだけ平坦化することが考えられるが、デポジ
ット時間やエツチング時１１Ｊ４の増加やデポジット膜
厚のほらつき、エツチングはらつきを生じる。
膜全厚くして、エツチング前のデポジット膜の表面の形
状をできるだけ平坦化することが考えられるが、デポジ
ット時間やエツチング時１１Ｊ４の増加やデポジット膜
厚のほらつき、エツチングはらつきを生じる。
また、デポジット膜をエツチングする際のエツチング用
マスクの合わせずれにより海部の形状か影響される。
マスクの合わせずれにより海部の形状か影響される。
（発明の目的）
この発明は、これらの従来の欠点を除去するためになさ
れたもので、素子分離領域を形成する７こめの溝の深さ
が、その溝巾によって異なル、滑らかに溝を埋めること
ができ絶縁体の薄い部分で起きる配線層間のシートおよ
び段差部での配線の断線を防止できる半導体素子の製造
方法を提供することを目的とする。
れたもので、素子分離領域を形成する７こめの溝の深さ
が、その溝巾によって異なル、滑らかに溝を埋めること
ができ絶縁体の薄い部分で起きる配線層間のシートおよ
び段差部での配線の断線を防止できる半導体素子の製造
方法を提供することを目的とする。
（発明の構成）
この発明の半導体素子の製造方法は、シリコン基体上に
Ｓｉｎｇおよび５ｉｓＮ４に形成した後、このＳｉ３Ｎ
４上にレジスト全塗布して素子分離領域の巾の広い部分
の溝會形成し、この巾の広い部分の溝の形成後素子分離
領域の１」の狭い溝を上記溝より深く形成して全面に酸
化膜を形成し、この酸化膜の形成後、ポリシリコンによ
り各港を埋めるとともにその上面に５ｉＯｚ膜を形成し
、この５ｌｏｔ膜の形成後シリコン基体上の５ｉｓＮｉ
および５ｉｆｔ ｋ順次除去すると同時にポリシリコン
上の８１０２ｍを除去するようにしたものである。
Ｓｉｎｇおよび５ｉｓＮ４に形成した後、このＳｉ３Ｎ
４上にレジスト全塗布して素子分離領域の巾の広い部分
の溝會形成し、この巾の広い部分の溝の形成後素子分離
領域の１」の狭い溝を上記溝より深く形成して全面に酸
化膜を形成し、この酸化膜の形成後、ポリシリコンによ
り各港を埋めるとともにその上面に５ｉＯｚ膜を形成し
、この５ｌｏｔ膜の形成後シリコン基体上の５ｉｓＮｉ
および５ｉｆｔ ｋ順次除去すると同時にポリシリコン
上の８１０２ｍを除去するようにしたものである。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第２図（ａＪ〜弔２図（ｅ）
はその一実施例の工程酸明図であシ、これらの第２図（
ａ）〜第２図（ｅ）において、第１図（ａ）〜第１図（
ｅ）と同一部分には同一符号を付して述べることにする
。
て図面に基づき説明する。第２図（ａＪ〜弔２図（ｅ）
はその一実施例の工程酸明図であシ、これらの第２図（
ａ）〜第２図（ｅ）において、第１図（ａ）〜第１図（
ｅ）と同一部分には同一符号を付して述べることにする
。
この第２図（ａ）〜（ｅＪはそれぞれ素子分離領域全形
成するまでの形成工程を示しその各工程途中のｉＪｒ面
渥］面図である。
成するまでの形成工程を示しその各工程途中のｉＪｒ面
渥］面図である。
まず、第２図（ａ）のようにＰ型シリコン基４１１！１
（２０ｍ）上に０２雰囲気中で５０分高温酸化によυ、
５ｉ０２２全５０ＯＡ成長させる。？′ＫＶこ、ＬＰ−
ＣＶＤにより５ｉｓＮａ ３全１００ＯＡデポジツトす
る。その後、レジスト４を塗布し、まず最初に素子分離
領域上の広い部分の溝を作るべくレジストヲハターニン
グして、エツチングを行ない０．７８ｍ程度の＃ｊ會作
るために開口部８を形成する（条件は従来技術に同じ）
。
（２０ｍ）上に０２雰囲気中で５０分高温酸化によυ、
５ｉ０２２全５０ＯＡ成長させる。？′ＫＶこ、ＬＰ−
ＣＶＤにより５ｉｓＮａ ３全１００ＯＡデポジツトす
る。その後、レジスト４を塗布し、まず最初に素子分離
領域上の広い部分の溝を作るべくレジストヲハターニン
グして、エツチングを行ない０．７８ｍ程度の＃ｊ會作
るために開口部８を形成する（条件は従来技術に同じ）
。
次に、チャネルストップインシラチージョンを行なう（
Ｂ＋３０ＫｅＶ ５ Ｘ １０１３ｉｏｎ／ｃ＊” ）
。このチャネルストップインプラチージョンはレジス
ト４の除去の前後どちらでもかまわない。
Ｂ＋３０ＫｅＶ ５ Ｘ １０１３ｉｏｎ／ｃ＊” ）
。このチャネルストップインプラチージョンはレジス
ト４の除去の前後どちらでもかまわない。
次に、第２図中）のようにレジスト４を除去し再びレジ
スト１５を全面に塗布する。今度は溝巾の狭い素子分離
領域全形成すべくパターニングしてエツチングを行ない
１．４μｍ程度の深さの６を作るために開口部９を形成
する。そして、チャネルストップインプラチージョンを
行なう（Ｂ＋３０ＫｅＶ５ Ｘ １０１３ｔｏｎ／ｃｒ
１２）。
スト１５を全面に塗布する。今度は溝巾の狭い素子分離
領域全形成すべくパターニングしてエツチングを行ない
１．４μｍ程度の深さの６を作るために開口部９を形成
する。そして、チャネルストップインプラチージョンを
行なう（Ｂ＋３０ＫｅＶ５ Ｘ １０１３ｔｏｎ／ｃｒ
１２）。
次に、第２図（ｃ）のようにレジスト１５を除去した後
に、高温酸化法によシ５ｔ０２１０を１００ＯＡ成長さ
せる。次にポリシリコン１１’ｋＬＰ−ＣＶＤ法によ、
０１．４μｍデポジットする。次いでレジスト４を塗布
し、これ全バターニングする。
に、高温酸化法によシ５ｔ０２１０を１００ＯＡ成長さ
せる。次にポリシリコン１１’ｋＬＰ−ＣＶＤ法によ、
０１．４μｍデポジットする。次いでレジスト４を塗布
し、これ全バターニングする。
次に、第２図（ｄ）に示すようにＨＮＯｓ ＨＦ系溶液
でポリシリコン１１のエツチングを行なう。この屍、能
動領域５，６．７（これらの能動領域５〜７は第２図（
ｂ）以降で示されているが、従来と同様に、レジスト４
の残っている部分の下のシリコン基体１の部分である。
でポリシリコン１１のエツチングを行なう。この屍、能
動領域５，６．７（これらの能動領域５〜７は第２図（
ｂ）以降で示されているが、従来と同様に、レジスト４
の残っている部分の下のシリコン基体１の部分である。
）上の５ｉｓＮ４３が現われるまでエツチングを行なう
。
。
このエツチングの段階において、テボシットしたポリシ
リコン１１の上面が水平に近けれ（′ま、レジスト４に
よ、るエツチングの制＠Ｉはいらない。ポリシリコン１
１の上ｍ１ヲ水平ｅこしたけｉ″Ｌは１１ムの広い溝の
深さを浅くしていくか、ポリシリコン１１の膜厚を厚く
していけばよい。ただしこの２法で解決できない場合（
無限大に八２くや浅くはできない）、レジストなどのマ
スク？？１１部に行なう。
リコン１１の上面が水平に近けれ（′ま、レジスト４に
よ、るエツチングの制＠Ｉはいらない。ポリシリコン１
１の上ｍ１ヲ水平ｅこしたけｉ″Ｌは１１ムの広い溝の
深さを浅くしていくか、ポリシリコン１１の膜厚を厚く
していけばよい。ただしこの２法で解決できない場合（
無限大に八２くや浅くはできない）、レジストなどのマ
スク？？１１部に行なう。
しかし、かならずしも、溝部をすべて覆う必侠すなり、
溝の四部の中心付近のエツチングレートを遅くできれば
よい。これに従来の方法よりも凹部が浅いためである。
溝の四部の中心付近のエツチングレートを遅くできれば
よい。これに従来の方法よりも凹部が浅いためである。
次に、第２図（ｅ）に示す工程に移行し、５ｉ３Ｎ４３
を耐酸化マスクにポリシリコン１１の表面を高温酸化法
によシ５ｉ０２に変化芒ゼ、５ｉ０２膜１１Ａを形成す
る（ Ｈ２＋０２雰囲気２５ ｔｎｉｎ ）。そして能
動領域５，６．７上の５ｉｓＮ４３ ｋ熱すン酸でエツ
チングし、続いてその下層の１９ｉ０２２にエツチング
する。
を耐酸化マスクにポリシリコン１１の表面を高温酸化法
によシ５ｉ０２に変化芒ゼ、５ｉ０２膜１１Ａを形成す
る（ Ｈ２＋０２雰囲気２５ ｔｎｉｎ ）。そして能
動領域５，６．７上の５ｉｓＮ４３ ｋ熱すン酸でエツ
チングし、続いてその下層の１９ｉ０２２にエツチング
する。
このとき、ポリシリコン１１上のＳｔｏｗ膜１１膜鳴１
Ａチングされるので、ポリシリコン１１上のＳ ｉ（ｈ
＞ Ｓ ｉ ０２２となる。
Ａチングされるので、ポリシリコン１１上のＳ ｉ（ｈ
＞ Ｓ ｉ ０２２となる。
以上によジ、＠を埋め込んだ第２図（ｅ）のごとく構造
？得ることができる。この埋め込み部分は波うっている
が従来法よシも清らかなので間也はない。
？得ることができる。この埋め込み部分は波うっている
が従来法よシも清らかなので間也はない。
以上説明したように、第１の実施例では、素子分離領域
の広い部分では溝の深さを浅くしであるため素子分離用
の絶縁物が溝の大きさによらず清らかに溝を埋め込める
ことができるので、このプロセス以後に素子分離領域と
能動領域を含むシリコン基体に陳化膜としての５ｉ０２
． ＰＳＧ ’？ Ａｔｋ生成する際、それらの膜の形
状を滑らかにできる。
の広い部分では溝の深さを浅くしであるため素子分離用
の絶縁物が溝の大きさによらず清らかに溝を埋め込める
ことができるので、このプロセス以後に素子分離領域と
能動領域を含むシリコン基体に陳化膜としての５ｉ０２
． ＰＳＧ ’？ Ａｔｋ生成する際、それらの膜の形
状を滑らかにできる。
このため絶縁体ＰＳＧの薄い部分で起こる配線層間のシ
ョートを防ける。
ョートを防ける。
また、形状が急変する段差部でおこるＡｔ配紗の断線や
、エツチング不良によるショートを防ぐことができると
ともに素子分離領域の不完全埋め込み部分（その周囲よ
り薄い部分）で起こる絶縁耐圧不足を防りる。
、エツチング不良によるショートを防ぐことができると
ともに素子分離領域の不完全埋め込み部分（その周囲よ
り薄い部分）で起こる絶縁耐圧不足を防りる。
（発り」の効果）
以上のように、この発明の半導体菓子の製造方法によれ
ば、素子分離領域となる部分の１−１７１の深さがその
巾によって異なるようＶＣしたので、このＷｔに絶縁物
を埋め込むのに滑らかにできる。
ば、素子分離領域となる部分の１−１７１の深さがその
巾によって異なるようＶＣしたので、このＷｔに絶縁物
を埋め込むのに滑らかにできる。
これにともない、素子分離領域と能動領域分含むシリコ
ン基体に絶縁Ｍが配線を形成する際にこれらを滑らかに
でき、配線層間のショートならひに配線の段差による絶
縁ｉｔ ｆＩ：不足を防止です、品Ｖｊ反な半導体装置
の製造に応用できる。
ン基体に絶縁Ｍが配線を形成する際にこれらを滑らかに
でき、配線層間のショートならひに配線の段差による絶
縁ｉｔ ｆＩ：不足を防止です、品Ｖｊ反な半導体装置
の製造に応用できる。
第１図（ａ）〜（ｅ）はそれぞれ従来の半導体菓子の製
造方法の工程説明図、第２図（ａｌ〜（ｅ）はそれぞれ
この発明の半導体素子の製造方法の工程ｂ・１明図であ
る。 １・・・シリコン基体、２・・・Ｓ １０２．３・・・
Ｓｉ３Ｎ４．４．１５・・・レジスト、５，６．７・・
・能動領域、８゜９・・・開口部、１０・・・５１０２
．１１・・・ポリシリコン、１１Ａ・・・Ｓｉ０ｇ膜。 手続補正書 昭和５９年６月１２日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第 １４０４６５ 号２、発明
の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）７、補
正の内容 （１）別紙の通り明細書全文を訂正する。 （２）図面第２図を別紙のａｂ訂正する。 明 細 書 ■、 発明の名称 半導体素子の製造方法 ２、特許請求の範囲 シリコン基体上にＳ ｉ ０２ およびＳｉ、Ｎ、を形
成した後、このＳｉ３Ｎ４上にレジストを塗布して、
ｒｓ。 ３、発明の詳細な説明 （技術分野） この発明は、平担かつ高密度な素子分離領域を得ること
ができる半導体素子の製造方法に関する。 （従来技術） 素子分離領域の作成方法の一つにＳｔ基体表面に溝を作
成後、熱酸化、あるいは、Ｓ ｉ ｓ Ｎ４やＳ ｉ
Ｏ＠をデポジットし、これら絶縁物を溝に埋め込み素子
分離領域とする技術があるが、溝巾によらず一様に絶縁
物を埋め込めないという欠点がある。 第１図（ａｌ〜第１図（ｅ）にその−例を示す。まず、
第１図（ａ）に示すように、Ｐ型シリコン（２ΩｃＩｎ
）基体１上に０２雰囲気で５０分高温酸化しＳｉ０，２
を５０ＯＡ成長させる。 次ＫＬＰＣＶＤ（減圧ＣＶ Ｄ ） Ｋ ヨ’） ５ｔ
ａＮｔ ３を２００ＯＡ成長させ、レノスト４を塗布し
パターニングする。 レジスト４の残っている部分の下のシリコン基体１の部
分５，６．７は能動領域（Ａｃｔｉｖｅ）である。 次に、エツチングガスを連続的に変化させることによシ
、シリコン基体１に溝８，９を作る。溝の深さは１μｍ
とする。この場合エツチングガスはＣＦ４ （Ｓ ｉ３
Ｎ、 ）→Ｃ！ Ｆ ６ （Ｓ １０２ ）→ＣＣｌ、
（Ｓｉ ）と連続的に変化する。また、連続的でなくて
もレジスト４をマスクにＳｔ、Ｎ、のエツチングを行な
い、レジスト除去後Ｓｔ、Ｎ４をマスクにＳｉＯ２とＳ
ｉをエツチングすることも可能である。 次に、第１図（ｂ）に示すように、レジスト４の除去後
、チャネルストツゾイオンイングラ（３０ＫｅＶ ５
ｘ １０１３ｉｏｎ ／ｃｒ＆ ）を５ｉｓＮ、３をマ
スクに行なう。次に高温酸化によシ５ｉＯ２１０を１０
０ＯＡ成長させる。 次に、第１図（ｃ）に示すように、ＬＰＣＶＤ法により
ポリシリコン１１を１０．００ ＯＡデポジットし、レ
ジスト１２を塗布し、これをパターニングする。 次に、第１図（ｄ）に示すように、ポリシリコン１１を
ウェットエッチ（ＨＮＯｓ−ＨＦ系エッチャント）し、
能動領域５，６．７上のＳｉ、Ｎ４３が現われる点ヲエ
ッチングの終点とする。 次に第１図ｆｅ）に示すように、（０□十迅）雰囲気中
で２５分高温酸化を行ない、ポリシリコン１１の表面を
酸化して、厚さ２０００ＡのＳ ｉ Ｏ，膜Ａを得る。 この後、耐酸化膜としてのＳｉ３Ｎ、３およびＳｉｎ、
２を除去することにより溝８，９を埋め込んだ構造を得
る。 第１図ｉｅｌでは、５１０２膜Ａに溝１３や突起１４が
できる。この形状は次にくる諸工程で素子分離領域上に
形成される配線や絶縁層に影響を与え断姻やショートを
引き起こす。 さらに、素子分離領域中が広がると埋め込み形状はさら
に悪くなり、素子分離領域が完全な分離領域とならず、
リーク電流を発生するおそれがある。 これらの欠点を防ぐだめに、溝部に埋め込むデポジット
膜を厚くして、エツチング前のデポジット膜の表面の形
状をできるだけ平坦化することがＪ−、ｔうれるが、デ
ポジット時間やエツチング時間の増加やデポジット膜厚
のばらつき、エツチングばらつきを生じる。 まだ、デポジット膜をエツチングする際のエツチング用
マスクの合わせずれにより溝部の形状が影響される。 （発明の目的） この発明は、これらの従来の欠点を除去するためになさ
れたもので、素子分離領域を形成するための溝の深さが
、例えば半導体メモリにおいて、素子分離領域に最小寸
法幅が適用されるセル領域（単位メモリセルがマトリッ
クス状に並ぶ領域）においては深くなる一方、最小寸法
幅が適用されず素子分離領域幅が広くなるセル領域外に
おいては浅く（セル領域外でも最小寸法幅が適用されれ
ば溝の深さは深くなる。また、ＣＭＯ８構造のウェルを
非常に深い溝で分離する場合を除く。）なるようにした
ので、滑らかに？４を埋めることができ絶縁体の薄い部
分で起きる配線層間のシートおよび段差部での配線の断
線を防止できる半導体素子の製造方法を提供することを
目的とする。 （発明の構成） この発明の半導体素子の製造方法は、シリコン基体上に
Ｓｉｎ、およびＳ ｉ ３Ｎ４を形成した後、このＳｉ
３Ｎ４上にレジストを塗布して、溝の深さに１みづけし
た素子分離領域のうち、まず深い溝あるいは浅い溝の一
方を形成する工程と、この一方の溝の形成後、前工程と
溝の深さの異なる他方の溝を形成する工程と、その後、
溝の表面に酸化膜を形成する工程と、この酸化膜の形成
後ポリシリコンをデポジションし、谷溝がポリシリコン
で埋め込ｔレル、ｌ：うにすべく上記Ｓｉ３Ｎ４上のポ
リシリコンをエツチング除去する工程と、埋め込まれた
上記ポリシリコン上に、上記Ｓｔ、Ｎ、下の上記５ｉ０
２よりも厚いＳｉＯ２を形成する工程と、上記ポリシリ
コン上の上記５ｉｎ２の膜厚が減少してもよいが少なく
ともＳ１０．膜が残るようにして上記Ｓｉ３Ｎ４とこの
Ｓｉ３Ｎ、下の上記Ｓｉｎ、をエツチング除去する工程
とよりなる。 （実施例） 以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づ＠説明する。第２図ｆａ）〜第２図（ｅｌ
はその一実施例の工程説明図であシ、これらの第２図（
ａｌ〜第２図１ｅｌにおいて、第１図（ａ）〜第１図ｔ
ｅｌと同一部分には同一符号を付す。 この第２図ｆａ）〜ｆｅ）はそれぞれ素子分離領域を形
成するまでの形成工程を示しその各工程途中の断面側面
図である。 まず、第２図ｆａｌのようにＰ型シリコン基体１（２０
ｃｍ）上に０２雰囲気中での５０分高温酸化によシ、Ｓ
ｉ０，２を５ｏｏ′Ａ成長させる。次に、ＬＰＣＶＤに
よ、？ ５ｉ３Ｎ４３を２０００Ａｙポジツトする。そ
の後、レジスト４を塗布し、まず最初にセル領域外で素
子分離領域中の広い部分の潜を作るべくレジストヲパタ
ーニングして、エツチングを行ない帆７μｍ程度の深さ
の膚８をソリコン基体ｌに作る（条件は従来技術に同じ
）。 次に、チャネルストップイオンイングランチージョンを
行なう（Ｂ＋３０ＫｅＶ ５ Ｘ １０” ｉｏｎ／ｃ
＋ｄ ）。このチャネルストップイオンイングランチー
ジョンはレジスト４の除去の前後どちらでもかまわない
。 次に、第２図（ｂ）のようにレジスト４を除去しＰＪび
レジスト１５を全面に塗布する。今度はセル領域の溝巾
の狭い素子□分離領域（セル領域外に分離領域幅が狭い
部分があれば、この部分も含む）を形成すべくパターニ
ングしてエツチングを行ない１．４μｍ程度の深さの溝
９をシリコン基体１に作る。そして、チャネルストップ
イオンイングラン−チージョンを行なう（Ｂ＋３０Ｋｅ
Ｖ ５ｘｌＯ１３ｉｏｎ／ｃＪ）。 次に、第２図（ｃｌのようにレジスト１５を除去した後
に、高温酸化法によｐｓｉｏ２１０を溝８，９の表面に
１００ＯＡ成長させる。次にポリシリコン１１をＬＰＣ
ＶＤ法によ９１．４μｍデポジットする。次いでレジス
ト１２を塗布し、これを）（ターニングする。 次に、第２図［ｄ）に示すようにＨＮＯｓ ＨＦ系溶液
でポリシリコン１１のエツチングを行なう。この際、能
動領域５，６．７（これらの能動領域５〜７は第２図ｆ
ｂ）以降で示されているが、５ｔ３Ｎ４３の残っている
部分の下のシリコン基体ｌの部分である。）上のＳｔ、
Ｎ、３が現われるまでエツチングを行なう。このエツチ
ングが終了すると、ポリシリコン１１は、溝８，９を埋
めるようにこの溝８゜＼９内にのみ残る。 なお、マスクとしてのレジスト１２はかならずしも、溝
部をすべて覆う必要はなく、溝の四部の中心付近のエツ
チングレートを遅くできればよい。 これは従来の方法よシも凹部が浅いためである。 次に、第２図［ｅｌに示す工程に移行し、Ｓｔ、Ｎ４３
を耐酸化マスクにポリシリコン１１の表面を高温酸化法
によシＳｆＯ，に変化させ、Ｓ１０．膜１１Ａを形成す
る（ Ｈ，＋０２雰囲気、２５ ｍ１ｎ）。そして能動
領域５，６．７上のＳｉ、Ｎ、３を熱リン酸でエツチン
グし、続いてその下層のＳｉＯ，２をエツチングする。 このとき、ポリシリコン１１上のＳ ｉ Ｏ２膜１１Ａ
もエツチングされるので、ポリシリコン１１上の５ｉ０
２）Ｓｉｎ、２となる。 以上によシ、溝を埋め込んだ第２図ｔｅｌのごとき構造
を得ることができる。この、埋め込み部分は波うってい
るが従来法よシも滑らかなので問題はない。 以上説明したように、第１の実施例では、セル領域外の
素子分離領域の広い部分では溝の深さを浅くしであるた
め素子分離用の絶縁物が溝の大きさによらず滑らかに溝
を埋め込めることができるので、このグロセス以後に素
子分離領域と能動領域を含むシリコン基体に酸化膜とし
てのＳｉｎ、 。 ＰＳＧやＡｌを生成する際、それらの膜の形状を滑らか
にできる。 このため絶縁体やＰＳＧの薄い部分で起こる配線層間の
ショートを防げる。 また、形状が急変する段差部でおころＡｌ配線の断線や
、エツチング不良によるショートを防ぐことができると
ともに、素子分離領域の不完全埋め込み部分（その周囲
よシ薄い部分）で起こる絶縁耐圧不足を防ける。 （発明の効果） 以上のように、この発明の半導体素子の製造方法によれ
ば、素子分離領域となる部分の溝の深さがその巾によっ
て異なるようにしたので、この溝に埋め込まれた絶縁物
を滑らかにできる。 これにともない、素子分離領域と能動領域を含６シリコ
ン基体に絶縁膜や配線を形成する際にこれらを滑らかに
でき、配線層間のショートならびに配線の段差による絶
縁耐圧不足を防止できる。 この発明の方法は高密度な半導体装置の製造に応用でき
る。 ４、図面の簡単な説明 第１図（ａｌ〜［ｅｌはそれぞれ従来の半導体素子の製
造方法の工程説明図、第２図ｆａ）〜（ｅｌはそれぞれ
この発明の半導体素子の製造方法の一実施例の工程説明
図である。 １・・・シリコン基体、２・・・５ｉｎ２．３・・・Ｓ
ｉ３Ｎ、、４．１５・・・レジスト、５，６．７・・・
能動領域、８゜９・・・？Ｌ１０・・・ＳｉＯ，，１１
・・・ポリシリコン。 １１Ａ・・・Ｓｉｎ、膜。 特許出願人 沖電気工業株式会社
造方法の工程説明図、第２図（ａｌ〜（ｅ）はそれぞれ
この発明の半導体素子の製造方法の工程ｂ・１明図であ
る。 １・・・シリコン基体、２・・・Ｓ １０２．３・・・
Ｓｉ３Ｎ４．４．１５・・・レジスト、５，６．７・・
・能動領域、８゜９・・・開口部、１０・・・５１０２
．１１・・・ポリシリコン、１１Ａ・・・Ｓｉ０ｇ膜。 手続補正書 昭和５９年６月１２日 特許庁長官 若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第 １４０４６５ 号２、発明
の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）７、補
正の内容 （１）別紙の通り明細書全文を訂正する。 （２）図面第２図を別紙のａｂ訂正する。 明 細 書 ■、 発明の名称 半導体素子の製造方法 ２、特許請求の範囲 シリコン基体上にＳ ｉ ０２ およびＳｉ、Ｎ、を形
成した後、このＳｉ３Ｎ４上にレジストを塗布して、
ｒｓ。 ３、発明の詳細な説明 （技術分野） この発明は、平担かつ高密度な素子分離領域を得ること
ができる半導体素子の製造方法に関する。 （従来技術） 素子分離領域の作成方法の一つにＳｔ基体表面に溝を作
成後、熱酸化、あるいは、Ｓ ｉ ｓ Ｎ４やＳ ｉ
Ｏ＠をデポジットし、これら絶縁物を溝に埋め込み素子
分離領域とする技術があるが、溝巾によらず一様に絶縁
物を埋め込めないという欠点がある。 第１図（ａｌ〜第１図（ｅ）にその−例を示す。まず、
第１図（ａ）に示すように、Ｐ型シリコン（２ΩｃＩｎ
）基体１上に０２雰囲気で５０分高温酸化しＳｉ０，２
を５０ＯＡ成長させる。 次ＫＬＰＣＶＤ（減圧ＣＶ Ｄ ） Ｋ ヨ’） ５ｔ
ａＮｔ ３を２００ＯＡ成長させ、レノスト４を塗布し
パターニングする。 レジスト４の残っている部分の下のシリコン基体１の部
分５，６．７は能動領域（Ａｃｔｉｖｅ）である。 次に、エツチングガスを連続的に変化させることによシ
、シリコン基体１に溝８，９を作る。溝の深さは１μｍ
とする。この場合エツチングガスはＣＦ４ （Ｓ ｉ３
Ｎ、 ）→Ｃ！ Ｆ ６ （Ｓ １０２ ）→ＣＣｌ、
（Ｓｉ ）と連続的に変化する。また、連続的でなくて
もレジスト４をマスクにＳｔ、Ｎ、のエツチングを行な
い、レジスト除去後Ｓｔ、Ｎ４をマスクにＳｉＯ２とＳ
ｉをエツチングすることも可能である。 次に、第１図（ｂ）に示すように、レジスト４の除去後
、チャネルストツゾイオンイングラ（３０ＫｅＶ ５
ｘ １０１３ｉｏｎ ／ｃｒ＆ ）を５ｉｓＮ、３をマ
スクに行なう。次に高温酸化によシ５ｉＯ２１０を１０
０ＯＡ成長させる。 次に、第１図（ｃ）に示すように、ＬＰＣＶＤ法により
ポリシリコン１１を１０．００ ＯＡデポジットし、レ
ジスト１２を塗布し、これをパターニングする。 次に、第１図（ｄ）に示すように、ポリシリコン１１を
ウェットエッチ（ＨＮＯｓ−ＨＦ系エッチャント）し、
能動領域５，６．７上のＳｉ、Ｎ４３が現われる点ヲエ
ッチングの終点とする。 次に第１図ｆｅ）に示すように、（０□十迅）雰囲気中
で２５分高温酸化を行ない、ポリシリコン１１の表面を
酸化して、厚さ２０００ＡのＳ ｉ Ｏ，膜Ａを得る。 この後、耐酸化膜としてのＳｉ３Ｎ、３およびＳｉｎ、
２を除去することにより溝８，９を埋め込んだ構造を得
る。 第１図ｉｅｌでは、５１０２膜Ａに溝１３や突起１４が
できる。この形状は次にくる諸工程で素子分離領域上に
形成される配線や絶縁層に影響を与え断姻やショートを
引き起こす。 さらに、素子分離領域中が広がると埋め込み形状はさら
に悪くなり、素子分離領域が完全な分離領域とならず、
リーク電流を発生するおそれがある。 これらの欠点を防ぐだめに、溝部に埋め込むデポジット
膜を厚くして、エツチング前のデポジット膜の表面の形
状をできるだけ平坦化することがＪ−、ｔうれるが、デ
ポジット時間やエツチング時間の増加やデポジット膜厚
のばらつき、エツチングばらつきを生じる。 まだ、デポジット膜をエツチングする際のエツチング用
マスクの合わせずれにより溝部の形状が影響される。 （発明の目的） この発明は、これらの従来の欠点を除去するためになさ
れたもので、素子分離領域を形成するための溝の深さが
、例えば半導体メモリにおいて、素子分離領域に最小寸
法幅が適用されるセル領域（単位メモリセルがマトリッ
クス状に並ぶ領域）においては深くなる一方、最小寸法
幅が適用されず素子分離領域幅が広くなるセル領域外に
おいては浅く（セル領域外でも最小寸法幅が適用されれ
ば溝の深さは深くなる。また、ＣＭＯ８構造のウェルを
非常に深い溝で分離する場合を除く。）なるようにした
ので、滑らかに？４を埋めることができ絶縁体の薄い部
分で起きる配線層間のシートおよび段差部での配線の断
線を防止できる半導体素子の製造方法を提供することを
目的とする。 （発明の構成） この発明の半導体素子の製造方法は、シリコン基体上に
Ｓｉｎ、およびＳ ｉ ３Ｎ４を形成した後、このＳｉ
３Ｎ４上にレジストを塗布して、溝の深さに１みづけし
た素子分離領域のうち、まず深い溝あるいは浅い溝の一
方を形成する工程と、この一方の溝の形成後、前工程と
溝の深さの異なる他方の溝を形成する工程と、その後、
溝の表面に酸化膜を形成する工程と、この酸化膜の形成
後ポリシリコンをデポジションし、谷溝がポリシリコン
で埋め込ｔレル、ｌ：うにすべく上記Ｓｉ３Ｎ４上のポ
リシリコンをエツチング除去する工程と、埋め込まれた
上記ポリシリコン上に、上記Ｓｔ、Ｎ、下の上記５ｉ０
２よりも厚いＳｉＯ２を形成する工程と、上記ポリシリ
コン上の上記５ｉｎ２の膜厚が減少してもよいが少なく
ともＳ１０．膜が残るようにして上記Ｓｉ３Ｎ４とこの
Ｓｉ３Ｎ、下の上記Ｓｉｎ、をエツチング除去する工程
とよりなる。 （実施例） 以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づ＠説明する。第２図ｆａ）〜第２図（ｅｌ
はその一実施例の工程説明図であシ、これらの第２図（
ａｌ〜第２図１ｅｌにおいて、第１図（ａ）〜第１図ｔ
ｅｌと同一部分には同一符号を付す。 この第２図ｆａ）〜ｆｅ）はそれぞれ素子分離領域を形
成するまでの形成工程を示しその各工程途中の断面側面
図である。 まず、第２図ｆａｌのようにＰ型シリコン基体１（２０
ｃｍ）上に０２雰囲気中での５０分高温酸化によシ、Ｓ
ｉ０，２を５ｏｏ′Ａ成長させる。次に、ＬＰＣＶＤに
よ、？ ５ｉ３Ｎ４３を２０００Ａｙポジツトする。そ
の後、レジスト４を塗布し、まず最初にセル領域外で素
子分離領域中の広い部分の潜を作るべくレジストヲパタ
ーニングして、エツチングを行ない帆７μｍ程度の深さ
の膚８をソリコン基体ｌに作る（条件は従来技術に同じ
）。 次に、チャネルストップイオンイングランチージョンを
行なう（Ｂ＋３０ＫｅＶ ５ Ｘ １０” ｉｏｎ／ｃ
＋ｄ ）。このチャネルストップイオンイングランチー
ジョンはレジスト４の除去の前後どちらでもかまわない
。 次に、第２図（ｂ）のようにレジスト４を除去しＰＪび
レジスト１５を全面に塗布する。今度はセル領域の溝巾
の狭い素子□分離領域（セル領域外に分離領域幅が狭い
部分があれば、この部分も含む）を形成すべくパターニ
ングしてエツチングを行ない１．４μｍ程度の深さの溝
９をシリコン基体１に作る。そして、チャネルストップ
イオンイングラン−チージョンを行なう（Ｂ＋３０Ｋｅ
Ｖ ５ｘｌＯ１３ｉｏｎ／ｃＪ）。 次に、第２図（ｃｌのようにレジスト１５を除去した後
に、高温酸化法によｐｓｉｏ２１０を溝８，９の表面に
１００ＯＡ成長させる。次にポリシリコン１１をＬＰＣ
ＶＤ法によ９１．４μｍデポジットする。次いでレジス
ト１２を塗布し、これを）（ターニングする。 次に、第２図［ｄ）に示すようにＨＮＯｓ ＨＦ系溶液
でポリシリコン１１のエツチングを行なう。この際、能
動領域５，６．７（これらの能動領域５〜７は第２図ｆ
ｂ）以降で示されているが、５ｔ３Ｎ４３の残っている
部分の下のシリコン基体ｌの部分である。）上のＳｔ、
Ｎ、３が現われるまでエツチングを行なう。このエツチ
ングが終了すると、ポリシリコン１１は、溝８，９を埋
めるようにこの溝８゜＼９内にのみ残る。 なお、マスクとしてのレジスト１２はかならずしも、溝
部をすべて覆う必要はなく、溝の四部の中心付近のエツ
チングレートを遅くできればよい。 これは従来の方法よシも凹部が浅いためである。 次に、第２図［ｅｌに示す工程に移行し、Ｓｔ、Ｎ４３
を耐酸化マスクにポリシリコン１１の表面を高温酸化法
によシＳｆＯ，に変化させ、Ｓ１０．膜１１Ａを形成す
る（ Ｈ，＋０２雰囲気、２５ ｍ１ｎ）。そして能動
領域５，６．７上のＳｉ、Ｎ、３を熱リン酸でエツチン
グし、続いてその下層のＳｉＯ，２をエツチングする。 このとき、ポリシリコン１１上のＳ ｉ Ｏ２膜１１Ａ
もエツチングされるので、ポリシリコン１１上の５ｉ０
２）Ｓｉｎ、２となる。 以上によシ、溝を埋め込んだ第２図ｔｅｌのごとき構造
を得ることができる。この、埋め込み部分は波うってい
るが従来法よシも滑らかなので問題はない。 以上説明したように、第１の実施例では、セル領域外の
素子分離領域の広い部分では溝の深さを浅くしであるた
め素子分離用の絶縁物が溝の大きさによらず滑らかに溝
を埋め込めることができるので、このグロセス以後に素
子分離領域と能動領域を含むシリコン基体に酸化膜とし
てのＳｉｎ、 。 ＰＳＧやＡｌを生成する際、それらの膜の形状を滑らか
にできる。 このため絶縁体やＰＳＧの薄い部分で起こる配線層間の
ショートを防げる。 また、形状が急変する段差部でおころＡｌ配線の断線や
、エツチング不良によるショートを防ぐことができると
ともに、素子分離領域の不完全埋め込み部分（その周囲
よシ薄い部分）で起こる絶縁耐圧不足を防ける。 （発明の効果） 以上のように、この発明の半導体素子の製造方法によれ
ば、素子分離領域となる部分の溝の深さがその巾によっ
て異なるようにしたので、この溝に埋め込まれた絶縁物
を滑らかにできる。 これにともない、素子分離領域と能動領域を含６シリコ
ン基体に絶縁膜や配線を形成する際にこれらを滑らかに
でき、配線層間のショートならびに配線の段差による絶
縁耐圧不足を防止できる。 この発明の方法は高密度な半導体装置の製造に応用でき
る。 ４、図面の簡単な説明 第１図（ａｌ〜［ｅｌはそれぞれ従来の半導体素子の製
造方法の工程説明図、第２図ｆａ）〜（ｅｌはそれぞれ
この発明の半導体素子の製造方法の一実施例の工程説明
図である。 １・・・シリコン基体、２・・・５ｉｎ２．３・・・Ｓ
ｉ３Ｎ、、４．１５・・・レジスト、５，６．７・・・
能動領域、８゜９・・・？Ｌ１０・・・ＳｉＯ，，１１
・・・ポリシリコン。 １１Ａ・・・Ｓｉｎ、膜。 特許出願人 沖電気工業株式会社
Claims (1)
- シリコン基体上に８ｉ（ｈおよび５ｉｓＮａ ｋ形成し
た後このＳ ＩＢＮＪ上にレジストを塗布して素子分離
領域の巾の広い部分の溝を形成°する工程と、この巾の
広い部分の溝の形成後素子分離領域の巾の狭い＃１を上
記溝より深く形成して全面に酸化膜を形成する工程と、
この酸化膜の形成後ポリシリコンにより各ｍ′を埋める
とともにその上面にＳｉＯａＭを形成する工程と、この
Ｓｉ０ｇ膜の形成後シリコン基体上の上記５ｉｓＮ４お
よび５ｉｎｓ ′ｔ″順次除去すると同時に上記Ｉリシ
リコン上の５ｉｎｓ膜を除去する工程とよりなる半導体
素子の製造方法、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046583A JPS6032338A (ja) | 1983-08-02 | 1983-08-02 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14046583A JPS6032338A (ja) | 1983-08-02 | 1983-08-02 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6032338A true JPS6032338A (ja) | 1985-02-19 |
Family
ID=15269226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14046583A Pending JPS6032338A (ja) | 1983-08-02 | 1983-08-02 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994005037A1 (en) * | 1992-08-26 | 1994-03-03 | Harris Corporation | Recessed oxide and method |
| JP2007131521A (ja) * | 2005-11-10 | 2007-05-31 | Emhart Glass Sa | Ｉ．ｓ．マシーンのための型 |
-
1983
- 1983-08-02 JP JP14046583A patent/JPS6032338A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994005037A1 (en) * | 1992-08-26 | 1994-03-03 | Harris Corporation | Recessed oxide and method |
| JP2007131521A (ja) * | 2005-11-10 | 2007-05-31 | Emhart Glass Sa | Ｉ．ｓ．マシーンのための型 |
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