JPH043958A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH043958A JPH043958A JP10613990A JP10613990A JPH043958A JP H043958 A JPH043958 A JP H043958A JP 10613990 A JP10613990 A JP 10613990A JP 10613990 A JP10613990 A JP 10613990A JP H043958 A JPH043958 A JP H043958A
- Authority
- JP
- Japan
- Prior art keywords
- film
- melting
- siox
- trench
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000002844 melting Methods 0.000 claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 27
- 239000011521 glass Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 238000000137 annealing Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 24
- 238000010030 laminating Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 19
- 238000002955 isolation Methods 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000005357 flat glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、半導体装置の製造方法に関する。
さらに詳しくは、素子分離領域の形成方法に関し、特に
サブミクロンデバイスの製造に用いられる。
サブミクロンデバイスの製造に用いられる。
（ロ）従来の技術
従来、素子分離領域は、ＬＯＣＯ３法によって作製され
てきたが、バーズビーク（鳥の口ばし状の素子分離領域
の突起物）の発生の為、素子分離中を１μｍ以下にする
のが困難となり、最近では基板表面にトレンチを形成し
た後、ＣＶＤ法により絶縁膜を埋設して行うボックス法
が用いられている。
てきたが、バーズビーク（鳥の口ばし状の素子分離領域
の突起物）の発生の為、素子分離中を１μｍ以下にする
のが困難となり、最近では基板表面にトレンチを形成し
た後、ＣＶＤ法により絶縁膜を埋設して行うボックス法
が用いられている。
（ハ）発明が解決しようとする課題
上述の方法は、トレンチ内を絶縁膜で埋設する際、絶縁
物のエッチバック工程においては、乾式エツチング法が
多く使われるが、エッチバックの均一性や選択性が十分
でないという問題がある。
物のエッチバック工程においては、乾式エツチング法が
多く使われるが、エッチバックの均一性や選択性が十分
でないという問題がある。
また、湿式エツチング法を用いた場合には、エッチバッ
クした後に、トレンチの側壁部で段差を生難溶融性Ｓｉ
Ｏｘ膜に対するエツチング速度よりも遅しる欠点がある
。
クした後に、トレンチの側壁部で段差を生難溶融性Ｓｉ
Ｏｘ膜に対するエツチング速度よりも遅しる欠点がある
。
この発明は、上記欠点を解決するためになされたもので
あり、ＣＶＤ法によってトレンチ内を含む領域に積層さ
れｆ二絶縁物を、トレンチ内にのみ充満して埋設される
ように、均一性よく平坦な表面になる様にエツチングす
ることかできる半導体装置の製造方法を提供しようとす
るものである。
あり、ＣＶＤ法によってトレンチ内を含む領域に積層さ
れｆ二絶縁物を、トレンチ内にのみ充満して埋設される
ように、均一性よく平坦な表面になる様にエツチングす
ることかできる半導体装置の製造方法を提供しようとす
るものである。
（ニ）課題を解決するための手段
この発明によれば、（ａ）複数のトレンチを有するシリ
コン基板のトレンチ内を含む表面に、ＣＶＤ法により難
溶融性ＳｉＯｘ膜を形成する工程、（ｂ）上記シリコン
基板の難溶融性ＳｉＯｘ膜の上に少なくともトレンチ内
か充満されるように良溶融性ガラス膜を積層し、この後
に良溶融性ガラス膜の難化点以上の温度でアニール処理
を施すことにより表面を平坦化する工程、（ｃ）この良
溶融性ガラス膜と難溶融性ＳｉＯｘ膜を基板のシリコン
面が露出しかつ良溶融性ガラス膜が残存しなくなるまで
、良溶融性ガラス膜に対するエツチング速度がい条件の
エツチングを行う工程、（ｄ）更に（ａ） （ｂ）及び
（ｃ）各工程を１回以上繰り返すことによりトレンチ内
にのみ難溶融性ＳｉＯｘを充満さＨ−るように埋設する
工程、からなることを特徴とする半導体装置の製造方法
が提供される。
コン基板のトレンチ内を含む表面に、ＣＶＤ法により難
溶融性ＳｉＯｘ膜を形成する工程、（ｂ）上記シリコン
基板の難溶融性ＳｉＯｘ膜の上に少なくともトレンチ内
か充満されるように良溶融性ガラス膜を積層し、この後
に良溶融性ガラス膜の難化点以上の温度でアニール処理
を施すことにより表面を平坦化する工程、（ｃ）この良
溶融性ガラス膜と難溶融性ＳｉＯｘ膜を基板のシリコン
面が露出しかつ良溶融性ガラス膜が残存しなくなるまで
、良溶融性ガラス膜に対するエツチング速度がい条件の
エツチングを行う工程、（ｄ）更に（ａ） （ｂ）及び
（ｃ）各工程を１回以上繰り返すことによりトレンチ内
にのみ難溶融性ＳｉＯｘを充満さＨ−るように埋設する
工程、からなることを特徴とする半導体装置の製造方法
が提供される。
この発明において、（ａ）複数のトレンチを有するノリ
コン基板のトレンチ内を含む表面ＣＶＤ法により難溶融
性ＳｉＯｘ膜を形成する。
コン基板のトレンチ内を含む表面ＣＶＤ法により難溶融
性ＳｉＯｘ膜を形成する。
上記トレンチは、素子分離領域を構成する絶縁物を埋設
するためものであって、通常０５〜ＩＯμｍの深さと０
．５〜１０μｍの幅の横断面を有する溝をシリコン基板
表面に複数形成して用いることができる。
するためものであって、通常０５〜ＩＯμｍの深さと０
．５〜１０μｍの幅の横断面を有する溝をシリコン基板
表面に複数形成して用いることができる。
上記難溶融性ＳｉＯｘ膜（Ｘは通常２であり、２未満も
含む）は、素子分離領域の絶縁物を構成するためのもの
であって、ＣＶＤ法によって上記トレンチ内を含む表面
に積層して形成することができ、通常６００〜９００°
Ｃの軟化点を有するものか絶縁性に優れているので好ま
しい。
含む）は、素子分離領域の絶縁物を構成するためのもの
であって、ＣＶＤ法によって上記トレンチ内を含む表面
に積層して形成することができ、通常６００〜９００°
Ｃの軟化点を有するものか絶縁性に優れているので好ま
しい。
この発明においては、（ｂ）上記シリコン基板の難溶融
性ＳｉＯｘ膜の上に少なくともトレンチ内が充満させる
ように良溶融性ガラス膜を積層し、この後に良溶融性カ
ラス膜の軟化点以上の温度でアニール処理を施すことに
より表面を平坦化する。
性ＳｉＯｘ膜の上に少なくともトレンチ内が充満させる
ように良溶融性ガラス膜を積層し、この後に良溶融性カ
ラス膜の軟化点以上の温度でアニール処理を施すことに
より表面を平坦化する。
上記良溶融性ガラス膜は、トレンチ内に形成され１こ難
溶融性Ｓ ｉＯｘ表面の凹部を平坦化するにめのもので
あって、例えばＢＰＳＧ （ポロン ホスホラス シリ
ケートガラス）、ＢＳＧ（ポロンノリケートガラス）、
ＰＳＧ （ホスホラスノリケートガラス）等を難溶融性
ＳｉＯｘ膜の凹部表面上に少なくともトレンチ内か充満
されるように埋設して用いることができる。この埋設は
、例えばＣＶＤ法、スパッタ法等によって形成すること
ができる。この良溶融性ガラス膜は、軟化点が通常６０
０〜９００°Ｃであり、通常７００〜１２００℃でアニ
ール処理を施すことにより流動させて表面平坦化するこ
とができる。
溶融性Ｓ ｉＯｘ表面の凹部を平坦化するにめのもので
あって、例えばＢＰＳＧ （ポロン ホスホラス シリ
ケートガラス）、ＢＳＧ（ポロンノリケートガラス）、
ＰＳＧ （ホスホラスノリケートガラス）等を難溶融性
ＳｉＯｘ膜の凹部表面上に少なくともトレンチ内か充満
されるように埋設して用いることができる。この埋設は
、例えばＣＶＤ法、スパッタ法等によって形成すること
ができる。この良溶融性ガラス膜は、軟化点が通常６０
０〜９００°Ｃであり、通常７００〜１２００℃でアニ
ール処理を施すことにより流動させて表面平坦化するこ
とができる。
この発明においては、（Ｃ）この良溶融性ガラス膜と難
溶融性ＳｉＯｘ膜を基板のシリコン面が露出しかつ良溶
融性ガラス膜が残存しなくなるまで、良溶融性ガラス膜
に対するエツチング速度か難溶融性ＳｉＯｘ膜に対する
エツチング速度よりら遅い条件のエツチングを行う。
溶融性ＳｉＯｘ膜を基板のシリコン面が露出しかつ良溶
融性ガラス膜が残存しなくなるまで、良溶融性ガラス膜
に対するエツチング速度か難溶融性ＳｉＯｘ膜に対する
エツチング速度よりら遅い条件のエツチングを行う。
上記エツチングは、基板のノリコン面を露出させかつ良
溶融性ガラス膜を残存しないように除去するためのもの
であって、良溶融性ガラス膜に対するエツチング速度か
難溶融性ＳｉＯｘ膜に対するエツチング速度よりも遅い
条件で行うのか適している。
溶融性ガラス膜を残存しないように除去するためのもの
であって、良溶融性ガラス膜に対するエツチング速度か
難溶融性ＳｉＯｘ膜に対するエツチング速度よりも遅い
条件で行うのか適している。
このエツチング条件：ｉ、乾式法又は湿式法のいずれも
用いることかで８、乾式法としては例えばＣＨＦ、プラ
ズマを用いるＲＩＥ法等を挙げるこ止ができ、湿式法と
しては、例えばバッフアートフッ酸（ＢＨＦ） 、フッ
酸（ＨＰ）希釈液等を用いる方法等を挙げることができ
る。
用いることかで８、乾式法としては例えばＣＨＦ、プラ
ズマを用いるＲＩＥ法等を挙げるこ止ができ、湿式法と
しては、例えばバッフアートフッ酸（ＢＨＦ） 、フッ
酸（ＨＰ）希釈液等を用いる方法等を挙げることができ
る。
この発明においては、（ｄ）更に（ａＸｂ）及び（Ｃ）
各工程を１回以上繰り返すことによりトレンチ内にのみ
難溶融性Ｓ ｉｏｘを充満させるように埋設する。
各工程を１回以上繰り返すことによりトレンチ内にのみ
難溶融性Ｓ ｉｏｘを充満させるように埋設する。
上記（ａ）（ｂ）及び（ｃ）各工程の繰り返しは、トレ
ンチ内にのみ難溶融性ＳｉＯｘを充満させるように埋設
するためのものであって、難溶融性５ｉＯＸ膜表面を段
階的に平坦化することができる。
ンチ内にのみ難溶融性ＳｉＯｘを充満させるように埋設
するためのものであって、難溶融性５ｉＯＸ膜表面を段
階的に平坦化することができる。
上記トレンチ内に充満して埋設されに難溶融性ＳｉＯｘ
膜は、素子分離領域を構成し、この素子分離領域で区画
された領域内に素子を形成することによって半導体装置
を構成することができる。
膜は、素子分離領域を構成し、この素子分離領域で区画
された領域内に素子を形成することによって半導体装置
を構成することができる。
（ホ）作用
良溶融性ガラス膜に対するエツチング速度が難溶融性Ｓ
ｉＯｘ膜に対するエツチング速度よりも遅い条件のエツ
チングがトレンチ内の難溶融性ＳｉＯｘ膜表面の凹部を
小さくし、更にこの上に難溶融性ＳｉＯｘと平坦な良溶
融性ガラス層を形成して上記エツチングをくり返すこと
によりトレンチ内にのみ平坦な難溶融性ＳｉＯｘ膜を充
満して埋設する。
ｉＯｘ膜に対するエツチング速度よりも遅い条件のエツ
チングがトレンチ内の難溶融性ＳｉＯｘ膜表面の凹部を
小さくし、更にこの上に難溶融性ＳｉＯｘと平坦な良溶
融性ガラス層を形成して上記エツチングをくり返すこと
によりトレンチ内にのみ平坦な難溶融性ＳｉＯｘ膜を充
満して埋設する。
（へ）実施例
この発明の実施例を図面を用いて説明する。
まず、シリコン基板１に深さ０，５μｍ１幅１０μｍの
トレンチを形成し、トレンチ内を含む領域中に第１ Ｃ
ＶＤ５ｉＯｔ膜２（難溶融性）を形成する［第１図（ａ
）］。
トレンチを形成し、トレンチ内を含む領域中に第１ Ｃ
ＶＤ５ｉＯｔ膜２（難溶融性）を形成する［第１図（ａ
）］。
第１ ＣＶＤＳｉＯ２膜２の膜厚はトレンチ深さと同程
度かよく、５０００人とする。
度かよく、５０００人とする。
次に、第１ ＢＰＳＧ膜３ａ（良溶融性）をＣＶＤ法に
より形成する。この膜厚は５０００．３とする口笛１図
（ｂ） ］。次に、この基板を１０００℃の高温アニル
により、表面平坦化を行う。この時トレンチのアスペク
ト比（トレンチ深さ／トレンチ幅）が小さい程トレンチ
内の埋設容積が増え、その結果として、第１ ＢＰＳＧ
膜３ｂの膜厚が薄くなる［第１図（Ｃ）］。
より形成する。この膜厚は５０００．３とする口笛１図
（ｂ） ］。次に、この基板を１０００℃の高温アニル
により、表面平坦化を行う。この時トレンチのアスペク
ト比（トレンチ深さ／トレンチ幅）が小さい程トレンチ
内の埋設容積が増え、その結果として、第１ ＢＰＳＧ
膜３ｂの膜厚が薄くなる［第１図（Ｃ）］。
次に、第１ ＢＰＳＧ膜３ｂと第１ ＣｖＤＳｉＯｔ膜
２を湿式エツチング液（バッフアートフッ酸（ＢＨＦ）
＞により基板ｌが露出され、第１ ＢＰＳＧ膜３ｂが残
存しなくなるまで、エツチングする。この時、トレンチ
側壁部が露出する。これはＣＶＤ５ｉＯ，とＢＰＳＧの
エッチレートの差による（第１図（ｄ））。次に、第１
図（ｅ）〜（ｇ）に示す様に膜厚２５００人の第２ＣＶ
ＤＳｉＯ７膜２ａと、膜厚２５００人の第２８ＰＳＧ３
ｃの積層及び１０００℃の高温アニールによって平坦な
第２８ＰＳＧ＠３ｄを形成し、エッチバック工程を繰り
返すことにより、トレンチ内で均一に平坦な表面になる
ように埋設された第２ ＣＶＤ５ｉＯ，膜２ｂを形成し
、素子分離領域を作製して、半導体装置を製造する。
２を湿式エツチング液（バッフアートフッ酸（ＢＨＦ）
＞により基板ｌが露出され、第１ ＢＰＳＧ膜３ｂが残
存しなくなるまで、エツチングする。この時、トレンチ
側壁部が露出する。これはＣＶＤ５ｉＯ，とＢＰＳＧの
エッチレートの差による（第１図（ｄ））。次に、第１
図（ｅ）〜（ｇ）に示す様に膜厚２５００人の第２ＣＶ
ＤＳｉＯ７膜２ａと、膜厚２５００人の第２８ＰＳＧ３
ｃの積層及び１０００℃の高温アニールによって平坦な
第２８ＰＳＧ＠３ｄを形成し、エッチバック工程を繰り
返すことにより、トレンチ内で均一に平坦な表面になる
ように埋設された第２ ＣＶＤ５ｉＯ，膜２ｂを形成し
、素子分離領域を作製して、半導体装置を製造する。
（ト）発明の効果
この発明によれば、簡便かつ低コストで、トレンチ内を
難溶融性のＣＶＤ５ｚＯｔで均一性よく、平坦な表面に
なるように埋設して微細な寸法の素子領域を形成するこ
とのできる半導体装置の製造方法を提供することができ
る。この発明の方法を用いることによってトレンチの開
口幅とパターン密度によることなく高密度の配線パター
ンを有する半導体装置を製造することができる。
難溶融性のＣＶＤ５ｚＯｔで均一性よく、平坦な表面に
なるように埋設して微細な寸法の素子領域を形成するこ
とのできる半導体装置の製造方法を提供することができ
る。この発明の方法を用いることによってトレンチの開
口幅とパターン密度によることなく高密度の配線パター
ンを有する半導体装置を製造することができる。
第１図はこの発明の実施例で作製しｆこ半導体装置の製
造工程説明図である。 Ｃ ３ｄ・ 第２８ＰＳＧ膜。 ！・・・・・・シリコン基板、 ２・・・・・第１ ＣＶＤ５＋Ｏｔ膜、２ ｑ 、 ２
ｂ−第２ ＣＶＤ５ｔＯｚ膜、３ ａ 、 ３ ｂ
−第１ ＢＰＳＧ膜、儒 （ｆ） 、３ｄ
造工程説明図である。 Ｃ ３ｄ・ 第２８ＰＳＧ膜。 ！・・・・・・シリコン基板、 ２・・・・・第１ ＣＶＤ５＋Ｏｔ膜、２ ｑ 、 ２
ｂ−第２ ＣＶＤ５ｔＯｚ膜、３ ａ 、 ３ ｂ
−第１ ＢＰＳＧ膜、儒 （ｆ） 、３ｄ
Claims (1)
- 【特許請求の範囲】 １、（ａ）複数のトレンチを有するシリコン基板のトレ
ンチ内を含む表面に、ＣＶＤ法により難溶融性ＳｉＯｘ
膜を形成する工程、 （ｂ）上記シリコン基板の難溶融性ＳｉＯｘ膜の上に少
なくともトレンチ内が充満されるように良溶融性ガラス
膜を積層し、この後に良溶融性ガラス膜の難化点以上の
温度でアニール処理を施すことにより表面を平坦化する
工程、 （ｃ）この良溶融性ガラス膜と難溶融性ＳｉＯｘ膜を基
板のシリコン面が露出しかつ良溶融性ガラス膜が残存し
なくなるまで、良溶融性ガラス膜に対するエッチング速
度が難溶融性ＳｉＯｘ膜に対するエッチング速度よりも
遅い条件のエッチングを行う工程、 （ｄ）更に（ａ）（ｂ）及び（ｃ）各工程を１回以上繰
り返すことによりトレンチ内にのみ難溶融性ＳｉＯｘを
充満させるように埋設する工程、からなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106139A JP2661770B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106139A JP2661770B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043958A true JPH043958A (ja) | 1992-01-08 |
| JP2661770B2 JP2661770B2 (ja) | 1997-10-08 |
Family
ID=14426037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106139A Expired - Fee Related JP2661770B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661770B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872631B2 (en) | 2000-09-21 | 2005-03-29 | Nec Electronics Corporation | Method of forming a trench isolation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283141A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-04-20 JP JP2106139A patent/JP2661770B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283141A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872631B2 (en) | 2000-09-21 | 2005-03-29 | Nec Electronics Corporation | Method of forming a trench isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661770B2 (ja) | 1997-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02156552A (ja) | 半導体装置およびその製造方法 | |
| KR950004972B1 (ko) | 반도체 장치의 필드산화막 형성 방법 | |
| JPS58143548A (ja) | 半導体装置の製造方法 | |
| JPS5958838A (ja) | 半導体装置 | |
| JPH043958A (ja) | 半導体装置の製造方法 | |
| JPH05849B2 (ja) | ||
| JPS6080244A (ja) | 半導体装置の素子分離方法 | |
| JPH03203350A (ja) | 半導体装置の製造方法 | |
| JP2669724B2 (ja) | 半導体装置の製造方法 | |
| JPS6130046A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01258439A (ja) | 半導体装置およびその製造方法 | |
| JP3367484B2 (ja) | 半導体装置及びその製造方法 | |
| JP2517751B2 (ja) | 半導体装置の製造方法 | |
| JP2815255B2 (ja) | 半導体装置の製造方法 | |
| JP2874173B2 (ja) | 半導体装置の製造方法 | |
| JPS60124839A (ja) | 半導体装置の製造方法 | |
| JP2692918B2 (ja) | 半導体装置の製造方法 | |
| JPH0478013B2 (ja) | ||
| JPH02271617A (ja) | 半導体集積回路の製造方法 | |
| JPH01129439A (ja) | 半導体装置の製造方法 | |
| JPS60161632A (ja) | 半導体装置及びその製造方法 | |
| JP2671359B2 (ja) | 半導体装置の製造方法 | |
| JPS61229339A (ja) | 半導体装置 | |
| JP2661357B2 (ja) | 半導体装置の製造方法 | |
| JPS6032338A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |