JPH02271617A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02271617A JPH02271617A JP9368289A JP9368289A JPH02271617A JP H02271617 A JPH02271617 A JP H02271617A JP 9368289 A JP9368289 A JP 9368289A JP 9368289 A JP9368289 A JP 9368289A JP H02271617 A JPH02271617 A JP H02271617A
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線あるいは三次元(積層)素子形成の
ために半導体基板の被覆層表面の平坦化を必要とする半
導体集積回路の製造方法に関する。
ために半導体基板の被覆層表面の平坦化を必要とする半
導体集積回路の製造方法に関する。
シリコン基板に形成した多数の素子を一層配線ではなく
、多層の配線で立体的に連結することにより、基板にお
ける素子の配置の自由度を拡大するとともに配線面積を
減少し、高い密度をもつ集積回路を形成することができ
る。第2図はそのような多層配線構造を示す、シリコン
基板1の上を酸化膜からなる一層目の眉間絶縁膜2が覆
い、その上に一層目のアルミニウム配線3が形成され、
さらにその上に酸化膜からなる二層目の眉間絶縁膜4が
覆っている。この上に二層目のアルミニウム配線5が設
けられているが、この配線5の断線を避けるためには二
層目の眉間絶縁膜4の上面が平坦であることが要求され
る。第1図(a)〜(e)は、雑誌”IEEETran
sactions on Electron DevI
es35巻、1829ページ(1988年)に藤井らが
発表しているエッチバック法による平坦化工程を示す0
図(a)は、シリコン基板lに素子を形成後、−層目の
眉間絶縁膜2の上に厚さ約1−の−層目のアルミニウム
配線3を形成した状態を示す。図[有])はそのアルミ
ニウム配線3上に二層目の層間絶縁膜4を減圧CVD法
によって形成した状態を示す、この図に示したように、
アルミニウム配線3の配置間隔が、例えば1p以下であ
れば、アルミニウム配線3の存在による凹凸は、二層目
の眉間絶縁膜4を堆積後に平坦化される。しかし、アル
ミニウム配線3の間隔が例えば約10−以上と広い場合
には、アルミニウム配線による凹凸は平坦化されないで
層間絶縁膜4に凹部41が生ずる。広い間隔の凹凸を平
坦化するためには、図(C)で示すように、絶縁膜4の
凹部41に一層目フオドレジスト6を埋め込み、その後
回(d)で示すように二層目のレジスト7を塗布する0
図(e)は、図(イ)のレジスト表面の平坦性を保持し
たままレジスト7.6と二層目層間絶縁膜4をトライエ
ツチングによりエッチバックした状態を示す、このエッ
チバックは、レジストと絶縁膜のエッチレートが等しい
エツチング条件を求めて行われる。この上に二層目のア
ルミニウム配線5を形成すれば第2rgJの状態が得ら
れる。
、多層の配線で立体的に連結することにより、基板にお
ける素子の配置の自由度を拡大するとともに配線面積を
減少し、高い密度をもつ集積回路を形成することができ
る。第2図はそのような多層配線構造を示す、シリコン
基板1の上を酸化膜からなる一層目の眉間絶縁膜2が覆
い、その上に一層目のアルミニウム配線3が形成され、
さらにその上に酸化膜からなる二層目の眉間絶縁膜4が
覆っている。この上に二層目のアルミニウム配線5が設
けられているが、この配線5の断線を避けるためには二
層目の眉間絶縁膜4の上面が平坦であることが要求され
る。第1図(a)〜(e)は、雑誌”IEEETran
sactions on Electron DevI
es35巻、1829ページ(1988年)に藤井らが
発表しているエッチバック法による平坦化工程を示す0
図(a)は、シリコン基板lに素子を形成後、−層目の
眉間絶縁膜2の上に厚さ約1−の−層目のアルミニウム
配線3を形成した状態を示す。図[有])はそのアルミ
ニウム配線3上に二層目の層間絶縁膜4を減圧CVD法
によって形成した状態を示す、この図に示したように、
アルミニウム配線3の配置間隔が、例えば1p以下であ
れば、アルミニウム配線3の存在による凹凸は、二層目
の眉間絶縁膜4を堆積後に平坦化される。しかし、アル
ミニウム配線3の間隔が例えば約10−以上と広い場合
には、アルミニウム配線による凹凸は平坦化されないで
層間絶縁膜4に凹部41が生ずる。広い間隔の凹凸を平
坦化するためには、図(C)で示すように、絶縁膜4の
凹部41に一層目フオドレジスト6を埋め込み、その後
回(d)で示すように二層目のレジスト7を塗布する0
図(e)は、図(イ)のレジスト表面の平坦性を保持し
たままレジスト7.6と二層目層間絶縁膜4をトライエ
ツチングによりエッチバックした状態を示す、このエッ
チバックは、レジストと絶縁膜のエッチレートが等しい
エツチング条件を求めて行われる。この上に二層目のア
ルミニウム配線5を形成すれば第2rgJの状態が得ら
れる。
第3図は従来技術の問題点を示すもので、第1(ロ)図
の二層目の層間絶縁膜4の凹部41と二種のレジスト6
.7の状態を示している。−層目のフォトレジスト6に
より層間絶縁膜4の凹部41を埋め、その後二層目のフ
ォトレジスト7を塗布した場合、−層目のフォトレジス
ト6が二層目のフォトレジスト7の溶媒に溶けて再び液
状になり、第3図に示すように一層目と二層目の境界が
なくなる。このため、二層目のフォトレジスト70表面
は凹部41の上方で沈下してしまう、この結果、絶縁膜
7の表面に生ずる凹部71の段差は層間絶縁膜4の凹部
41の段差の0.3倍に達する。この状態でエッチバッ
クを行っても、第1図(e)に示すような二層目の眉間
絶縁膜4の平坦表面は得られない。
の二層目の層間絶縁膜4の凹部41と二種のレジスト6
.7の状態を示している。−層目のフォトレジスト6に
より層間絶縁膜4の凹部41を埋め、その後二層目のフ
ォトレジスト7を塗布した場合、−層目のフォトレジス
ト6が二層目のフォトレジスト7の溶媒に溶けて再び液
状になり、第3図に示すように一層目と二層目の境界が
なくなる。このため、二層目のフォトレジスト70表面
は凹部41の上方で沈下してしまう、この結果、絶縁膜
7の表面に生ずる凹部71の段差は層間絶縁膜4の凹部
41の段差の0.3倍に達する。この状態でエッチバッ
クを行っても、第1図(e)に示すような二層目の眉間
絶縁膜4の平坦表面は得られない。
本発明の目的は、半導体基板を被覆する層の表面に生じ
た凹部をフォトレジストなどの樹脂で埋めて平坦な表面
を形成し、エッチバック法で半導体基板を被覆する層の
平坦な表面を得ることにある。
た凹部をフォトレジストなどの樹脂で埋めて平坦な表面
を形成し、エッチバック法で半導体基板を被覆する層の
平坦な表面を得ることにある。
上記の目的の達成のために本発明は、半導体基板の被覆
する層の表面に生じた凹部を第一の樹脂で埋め、次いで
その上に第一の樹脂を溶かさない溶媒で溶かした第二の
樹脂を塗布し、固化後、第一の樹脂、第二の樹脂および
被覆層に対して同一のエッチレートを示すエツチング方
法を用いてエッチバックすることにより被覆層の平坦な
表面を得ることを含むものとする。
する層の表面に生じた凹部を第一の樹脂で埋め、次いで
その上に第一の樹脂を溶かさない溶媒で溶かした第二の
樹脂を塗布し、固化後、第一の樹脂、第二の樹脂および
被覆層に対して同一のエッチレートを示すエツチング方
法を用いてエッチバックすることにより被覆層の平坦な
表面を得ることを含むものとする。
半導体基板被覆層の表面に生じた凹部を埋める一層目の
樹脂として、二層目の樹脂を溶かす溶媒に対して不溶性
のものを用いることによって、二層目の樹脂塗布時に一
層目の樹脂が溶けることによる二種の樹脂層の形状のく
ずれが起こらないため、二層目の樹脂層の表面の完全な
平坦化ができる。従って、二種の樹脂およびその下の被
覆層に対し同一のエッチレートを示すエツチング方法で
エッチバックすれば、被覆層の平坦な表面が得られる。
樹脂として、二層目の樹脂を溶かす溶媒に対して不溶性
のものを用いることによって、二層目の樹脂塗布時に一
層目の樹脂が溶けることによる二種の樹脂層の形状のく
ずれが起こらないため、二層目の樹脂層の表面の完全な
平坦化ができる。従って、二種の樹脂およびその下の被
覆層に対し同一のエッチレートを示すエツチング方法で
エッチバックすれば、被覆層の平坦な表面が得られる。
第2図に示した多層配線構造を形成する本発明の一実施
例においては、第1図(a)〜(e)に示した工程を用
いる。但し従来と異なり、層間絶縁膜4の凹部41を埋
める一層目しシスト6としてポジフォトレジストを用い
、その上を覆う二層目レジスト7にネガフォトレジスト
を用いる。このネガフォトレジストの溶媒にポジフォト
レジストが溶けないため、第3図に示したような一層目
しシスト6と二層目レジスト7の境界がなくなる現象は
起らず、二層目レジスト7の表面はほぼ平坦になり1、
表面に生ずる凹部71の段差は内部の凹部41の段差の
0.1倍になるにすぎない、従って、このあと反応ガス
としてCHF3. Ot、 Heの混合ガスを用いた
ドライエツチングでエッチバックを行うと、第2図に示
したような二層目の眉間絶縁膜4の平坦な表面が得られ
、その平坦面上に形成されるアルミニウム配線5に断線
が生ずることがない、なお−層目のポジレジスト6を塗
布後にAsイオンをドーズ量10” 〜10”/c4.
加速電圧100〜200KeVで打込むことが有効であ
る。これは、ポジレジストのドライエッチレートをネガ
レジストのドライエッチレートと同じにするためである
。イオン注入を行わない状態ではポジレジストのドライ
エッチレートはネガレジストよりも大きいが、イオン注
入によりドライエッチレートが小さくなる。このように
2種のレジストのエッチレートを容易に同じにすること
により、エッチバック法の適用が可能になる。
例においては、第1図(a)〜(e)に示した工程を用
いる。但し従来と異なり、層間絶縁膜4の凹部41を埋
める一層目しシスト6としてポジフォトレジストを用い
、その上を覆う二層目レジスト7にネガフォトレジスト
を用いる。このネガフォトレジストの溶媒にポジフォト
レジストが溶けないため、第3図に示したような一層目
しシスト6と二層目レジスト7の境界がなくなる現象は
起らず、二層目レジスト7の表面はほぼ平坦になり1、
表面に生ずる凹部71の段差は内部の凹部41の段差の
0.1倍になるにすぎない、従って、このあと反応ガス
としてCHF3. Ot、 Heの混合ガスを用いた
ドライエツチングでエッチバックを行うと、第2図に示
したような二層目の眉間絶縁膜4の平坦な表面が得られ
、その平坦面上に形成されるアルミニウム配線5に断線
が生ずることがない、なお−層目のポジレジスト6を塗
布後にAsイオンをドーズ量10” 〜10”/c4.
加速電圧100〜200KeVで打込むことが有効であ
る。これは、ポジレジストのドライエッチレートをネガ
レジストのドライエッチレートと同じにするためである
。イオン注入を行わない状態ではポジレジストのドライ
エッチレートはネガレジストよりも大きいが、イオン注
入によりドライエッチレートが小さくなる。このように
2種のレジストのエッチレートを容易に同じにすること
により、エッチバック法の適用が可能になる。
第4図(a)〜(e)は、本発明をSol技術に応用し
た実施例を示す、第4図(a)においては、シリコン基
板1上に減圧CVD法で1〜10−の厚さに被覆した酸
化膜12に選択エツチングで全厚の70〜80%程度の
深さの段差をもつ凹部13を形成し、その上に段差を埋
める程度の多結晶シリコン層14を堆積する。従って多
結晶シリコン層14の表面には凹部15が生ずる0次に
その凹部15を埋める程度のポジフォトレジスト6を塗
布しく図b)、凹部15内だけに残るようにパターニン
グする(図C)0図(d)はさらにネガフォトレジスト
7を塗布した状態を1+が同じエツチングレートとなる
条件でエッチバックし、酸化膜12の凹部13に多結晶
シリコン14が埋め込まれた図(e)の状態を得る。こ
の多結晶シリコン14をレーザアニールにより単結晶化
し、素子を作り込む、その素子に対する配線を形成する
とき、素子の上面と絶縁酸化膜12の上面とが平坦であ
るため、配線の形成が容易になる。
た実施例を示す、第4図(a)においては、シリコン基
板1上に減圧CVD法で1〜10−の厚さに被覆した酸
化膜12に選択エツチングで全厚の70〜80%程度の
深さの段差をもつ凹部13を形成し、その上に段差を埋
める程度の多結晶シリコン層14を堆積する。従って多
結晶シリコン層14の表面には凹部15が生ずる0次に
その凹部15を埋める程度のポジフォトレジスト6を塗
布しく図b)、凹部15内だけに残るようにパターニン
グする(図C)0図(d)はさらにネガフォトレジスト
7を塗布した状態を1+が同じエツチングレートとなる
条件でエッチバックし、酸化膜12の凹部13に多結晶
シリコン14が埋め込まれた図(e)の状態を得る。こ
の多結晶シリコン14をレーザアニールにより単結晶化
し、素子を作り込む、その素子に対する配線を形成する
とき、素子の上面と絶縁酸化膜12の上面とが平坦であ
るため、配線の形成が容易になる。
本発明は、半導体基板上の被覆層に生ずる凹部を第一の
樹脂で埋め、その上に第一の樹脂を溶かさない溶媒で溶
かした第二の樹脂を塗布して平坦な表面を形成すること
により、第一、第二の樹脂および被覆層を同一エッチレ
ートでエツチングするエッチバック法によって被覆層の
平坦な表面を形成することが容易になった。従って、眉
間絶縁膜の表面の平坦化あるいは絶縁膜に埋込まれた半
導体層上面の絶縁膜面との平坦化など、半導体集積回路
の多層配線構造の形成、三次元素子の形成に本発明を極
めて有効に適用することができる。
樹脂で埋め、その上に第一の樹脂を溶かさない溶媒で溶
かした第二の樹脂を塗布して平坦な表面を形成すること
により、第一、第二の樹脂および被覆層を同一エッチレ
ートでエツチングするエッチバック法によって被覆層の
平坦な表面を形成することが容易になった。従って、眉
間絶縁膜の表面の平坦化あるいは絶縁膜に埋込まれた半
導体層上面の絶縁膜面との平坦化など、半導体集積回路
の多層配線構造の形成、三次元素子の形成に本発明を極
めて有効に適用することができる。
第1図(a)〜(e)は本発明の通用が可能の多層配線
形成工程の一部を順次示す断面図、第2図は形成される
多層配線構造の断面図、第3図は従来技術での問題点を
示す断面図、第4図(a)〜(e)は本発明の別の実施
例のSol技術工程の一部を順次示す断面図である。 1:Si基板、2ニ一層目層間絶縁膜、3ニ一層目アル
ミニウム配線、4:二層目層間絶縁膜、5:二層目アル
ミニウム配線、6:−層目レジスト、7:二層目レジス
ト、12:酸化膜、14:多結第1図
形成工程の一部を順次示す断面図、第2図は形成される
多層配線構造の断面図、第3図は従来技術での問題点を
示す断面図、第4図(a)〜(e)は本発明の別の実施
例のSol技術工程の一部を順次示す断面図である。 1:Si基板、2ニ一層目層間絶縁膜、3ニ一層目アル
ミニウム配線、4:二層目層間絶縁膜、5:二層目アル
ミニウム配線、6:−層目レジスト、7:二層目レジス
ト、12:酸化膜、14:多結第1図
Claims (1)
- 1)半導体基板を被覆する層の表面に生じた凹部を第一
の樹脂で埋め、次いでその上に第一の樹脂を溶かさない
溶媒で溶かした第二の樹脂を塗布し、固化後、第一の樹
脂、第二の樹脂および被覆層に対して同一のエッチレー
トを示すエッチング方法を用いてエッチバックすること
により被覆層の平坦な面を得ることを含むことを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9368289A JPH02271617A (ja) | 1989-04-13 | 1989-04-13 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9368289A JPH02271617A (ja) | 1989-04-13 | 1989-04-13 | 半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02271617A true JPH02271617A (ja) | 1990-11-06 |
Family
ID=14089175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9368289A Pending JPH02271617A (ja) | 1989-04-13 | 1989-04-13 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02271617A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5488007A (en) * | 1992-04-16 | 1996-01-30 | Samsung Electronics Co., Ltd. | Method of manufacture of a semiconductor device |
JPH08181115A (ja) * | 1994-12-26 | 1996-07-12 | Nec Corp | 集積回路の製造方法 |
US5580826A (en) * | 1993-11-17 | 1996-12-03 | Nec Corporation | Process for forming a planarized interlayer insulating film in a semiconductor device using a periodic resist pattern |
US5643837A (en) * | 1992-04-15 | 1997-07-01 | Nec Corporation | Method of flattening the surface of a semiconductor device by polishing |
-
1989
- 1989-04-13 JP JP9368289A patent/JPH02271617A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5643837A (en) * | 1992-04-15 | 1997-07-01 | Nec Corporation | Method of flattening the surface of a semiconductor device by polishing |
US5488007A (en) * | 1992-04-16 | 1996-01-30 | Samsung Electronics Co., Ltd. | Method of manufacture of a semiconductor device |
US5580826A (en) * | 1993-11-17 | 1996-12-03 | Nec Corporation | Process for forming a planarized interlayer insulating film in a semiconductor device using a periodic resist pattern |
JPH08181115A (ja) * | 1994-12-26 | 1996-07-12 | Nec Corp | 集積回路の製造方法 |
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