JPH01235246A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01235246A JPH01235246A JP6255588A JP6255588A JPH01235246A JP H01235246 A JPH01235246 A JP H01235246A JP 6255588 A JP6255588 A JP 6255588A JP 6255588 A JP6255588 A JP 6255588A JP H01235246 A JPH01235246 A JP H01235246A
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 6
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- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
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Landscapes
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に素子間の絶縁分離に分
離溝を有する半導体集積回路に関する。
離溝を有する半導体集積回路に関する。
従来、この種の半導体装置は、第３図（ｆ）に示すよう
に、溝７で分離された素子領域９ａ、９ｂの幅は必要に
応じてそれぞれ異なる構成となっていた。特にメモリー
装置ではメモリセル部と周辺トランジスタ部では５μｍ
以上の幅の差となっていた。第３図（ａ）〜（ｅ）はか
かる従来の半導体装置の製造方法を示したもので第３図
（ｆ）のＢ−Ｂ′での断面を示したものである。第３図
（ａ）の工程でシリコン基板１上にシリコン酸化膜３と
窒化膜４を順次形成し、写真蝕刻法により溝を形成する
領域の窒化膜４．酸化膜３を除去し、異方性蝕刻法によ
りシリコン基板１に溝を５μの深さに形成した後、窒化
膜４を耐酸化膜として使用し、溝内壁を酸化しシリコン
酸化膜２を形成する。次に第３図（ｂ）の工程で、ポロ
ンリン珪酸ガラス膜５を２μｍの厚さに堆積する。この
とき溝内に空洞６が生じる。次に熱処理を施し、第３図
（ｃ）に示すようにボロンリン珪酸ガラス膜５をリフロ
ーする。次に、ボロンリン珪酸ガラス膜５をエッチバッ
クする。次に、第３図（ｄ）の工程では、幅の短い領域
上のボロンリン珪酸ガラス膜５を除去し、さらにエッチ
バックを行って第３図（ｅ）に示すように、幅の広い素
子領域上に残るボロンリン珪酸ガラス膜５′を除去し、
もって全素子領域上の窒化膜４を露出させ、ボロンリン
珪酸ガラス５で埋められた素子分離溝を形成する。
に、溝７で分離された素子領域９ａ、９ｂの幅は必要に
応じてそれぞれ異なる構成となっていた。特にメモリー
装置ではメモリセル部と周辺トランジスタ部では５μｍ
以上の幅の差となっていた。第３図（ａ）〜（ｅ）はか
かる従来の半導体装置の製造方法を示したもので第３図
（ｆ）のＢ−Ｂ′での断面を示したものである。第３図
（ａ）の工程でシリコン基板１上にシリコン酸化膜３と
窒化膜４を順次形成し、写真蝕刻法により溝を形成する
領域の窒化膜４．酸化膜３を除去し、異方性蝕刻法によ
りシリコン基板１に溝を５μの深さに形成した後、窒化
膜４を耐酸化膜として使用し、溝内壁を酸化しシリコン
酸化膜２を形成する。次に第３図（ｂ）の工程で、ポロ
ンリン珪酸ガラス膜５を２μｍの厚さに堆積する。この
とき溝内に空洞６が生じる。次に熱処理を施し、第３図
（ｃ）に示すようにボロンリン珪酸ガラス膜５をリフロ
ーする。次に、ボロンリン珪酸ガラス膜５をエッチバッ
クする。次に、第３図（ｄ）の工程では、幅の短い領域
上のボロンリン珪酸ガラス膜５を除去し、さらにエッチ
バックを行って第３図（ｅ）に示すように、幅の広い素
子領域上に残るボロンリン珪酸ガラス膜５′を除去し、
もって全素子領域上の窒化膜４を露出させ、ボロンリン
珪酸ガラス５で埋められた素子分離溝を形成する。
上述した従来の半導体装置は、素子によって幅が異なっ
ているために溝埋設工程において第３図（Ｃ）に示すよ
うにボロンリン珪酸ガラス膜５をリフローした際に溝内
の空洞６及び溝上のボロンリン珪酸ガラス膜５の凹形状
を平坦にするため溝周辺の素子領域より溝部にボロンリ
ン珪酸ガラス膜５が流入するが幅の狭い素子領域９ａと
広い素子領域９ｂの上に延在するボロンリン珪酸ガラス
膜５の厚さが異なってしまう。
ているために溝埋設工程において第３図（Ｃ）に示すよ
うにボロンリン珪酸ガラス膜５をリフローした際に溝内
の空洞６及び溝上のボロンリン珪酸ガラス膜５の凹形状
を平坦にするため溝周辺の素子領域より溝部にボロンリ
ン珪酸ガラス膜５が流入するが幅の狭い素子領域９ａと
広い素子領域９ｂの上に延在するボロンリン珪酸ガラス
膜５の厚さが異なってしまう。
このため、ボロンリン珪酸ガラス膜５をエッチバックし
た際に第３図（ｄ）に示すように幅の狭い素子領域９ａ
上のボロンリン珪酸ガラス膜５が除去され、溝上が平坦
化されても幅の広い素子領域９ｂ上にはボロンリン珪酸
ガラス膜５ｄが残り素子形成上障害となる。また、幅の
広い素子領域９ａ上のボロンリン珪酸ガラス膜５′を除
去すると第３図（ｅ）に示すように素子領域９ａ、９ｂ
の上と溝表面との間に段差が生じ、後工程の電極形成時
に溝内に電極金属が残って配線間を短絡したり、あるい
は断部における配線の断線が生じたりするなどの問題が
生じるという欠点がある。
た際に第３図（ｄ）に示すように幅の狭い素子領域９ａ
上のボロンリン珪酸ガラス膜５が除去され、溝上が平坦
化されても幅の広い素子領域９ｂ上にはボロンリン珪酸
ガラス膜５ｄが残り素子形成上障害となる。また、幅の
広い素子領域９ａ上のボロンリン珪酸ガラス膜５′を除
去すると第３図（ｅ）に示すように素子領域９ａ、９ｂ
の上と溝表面との間に段差が生じ、後工程の電極形成時
に溝内に電極金属が残って配線間を短絡したり、あるい
は断部における配線の断線が生じたりするなどの問題が
生じるという欠点がある。
本発明の半導体装置はシリコン半導体基板の一主面上よ
り基板内部に向う溝と、溝で囲まれた素子領域溝内に埋
め込まれた絶縁物とを含み、これら素子領域の幅のバラ
ツキが３μｍ以内の差に設定されている。さらにまた素
子領域の幅の最小のものは６μｍ以内であり、溝に埋め
られた絶縁物はポロン原子及びリン原子を含むシリコン
酸化膜より形成されている。
り基板内部に向う溝と、溝で囲まれた素子領域溝内に埋
め込まれた絶縁物とを含み、これら素子領域の幅のバラ
ツキが３μｍ以内の差に設定されている。さらにまた素
子領域の幅の最小のものは６μｍ以内であり、溝に埋め
られた絶縁物はポロン原子及びリン原子を含むシリコン
酸化膜より形成されている。
次に、本発明について図面を参照して説明する。
第１図（ｅ）は本発明の一実施例の平面図であり、第１
図（ａ）〜（ｄ）はその製造方法を工程順に示したもの
で第１図（ｅ）のＡ−Ａ’での断面図である。第１図（
ｄ）に示すように素子領域８は同じ幅例えば５μｍとし
である。第１図（ａ）、 （ｂ）は第３図（ａ）、 （
ｂ）とそれぞれ同一工程である。まず第１図（Ｃ）では
１０００℃の熱処理を施し、ポロン珪酸ガラス膜５をリ
フローしたところであるが、素子上のボロン珪酸ガラス
膜は均一でその膜厚は一定である。次にボロン珪酸ガラ
ス膜５をバッフアートフッ酸などでエッチバックを行う
と第１図（ｄ）に示すように素子領域上のポロン珪酸ガ
ラス膜５は同時に除去され溝上部と素子領域の段差は大
きくなることはない。このように半導体装置に具備され
る素子形状を同一とすることにより溝部と素子部の平坦
性は大きく向上する。さらに素子領域の幅を５μｍ以下
とすることによりリフロー後の平坦性はさらに向上する
。
図（ａ）〜（ｄ）はその製造方法を工程順に示したもの
で第１図（ｅ）のＡ−Ａ’での断面図である。第１図（
ｄ）に示すように素子領域８は同じ幅例えば５μｍとし
である。第１図（ａ）、 （ｂ）は第３図（ａ）、 （
ｂ）とそれぞれ同一工程である。まず第１図（Ｃ）では
１０００℃の熱処理を施し、ポロン珪酸ガラス膜５をリ
フローしたところであるが、素子上のボロン珪酸ガラス
膜は均一でその膜厚は一定である。次にボロン珪酸ガラ
ス膜５をバッフアートフッ酸などでエッチバックを行う
と第１図（ｄ）に示すように素子領域上のポロン珪酸ガ
ラス膜５は同時に除去され溝上部と素子領域の段差は大
きくなることはない。このように半導体装置に具備され
る素子形状を同一とすることにより溝部と素子部の平坦
性は大きく向上する。さらに素子領域の幅を５μｍ以下
とすることによりリフロー後の平坦性はさらに向上する
。
第２図は、本発明の他の実施例でありメモリー装置に応
用したときのメモリーセル部（第２図（ａ））と周辺素
子部（第２図（ｂ）、 （ｃ））の実施例の平面図であ
る。メモリー装置では周辺トランジスタ部ではセル領域
より高電流動作が必要であるため、例えばバイポーラト
ランジスタのエミッタ面積を大きくする必要がある。そ
のため、素子領域の面積は大きくなる。第２図（ａ）の
メモリーセル部の素子領域８ａの幅を５μｍとした場合
、周辺部の素子８ｂ、８ｃ形状は第２図（ｂ）に示すよ
うに幅をメモリーセルと同一とし、長さを大きくする方
法と第２図（ｃ）に示すようにくし形の素子形状とする
方法などがある。本実施例で示すようにメモリーセル部
の素子幅と周辺部の素子幅を同じ幅にすることにより、
面積の異なる素子領域を有するメモリー装置などの半導
体装置においても、第１図（ａ）〜（ｄ）に示す工程に
より素子部と溝部との間の段差は抑えることが可能とな
る。
用したときのメモリーセル部（第２図（ａ））と周辺素
子部（第２図（ｂ）、 （ｃ））の実施例の平面図であ
る。メモリー装置では周辺トランジスタ部ではセル領域
より高電流動作が必要であるため、例えばバイポーラト
ランジスタのエミッタ面積を大きくする必要がある。そ
のため、素子領域の面積は大きくなる。第２図（ａ）の
メモリーセル部の素子領域８ａの幅を５μｍとした場合
、周辺部の素子８ｂ、８ｃ形状は第２図（ｂ）に示すよ
うに幅をメモリーセルと同一とし、長さを大きくする方
法と第２図（ｃ）に示すようにくし形の素子形状とする
方法などがある。本実施例で示すようにメモリーセル部
の素子幅と周辺部の素子幅を同じ幅にすることにより、
面積の異なる素子領域を有するメモリー装置などの半導
体装置においても、第１図（ａ）〜（ｄ）に示す工程に
より素子部と溝部との間の段差は抑えることが可能とな
る。
以上説明したように本発明は、半導体装置を構成する溝
で囲まれた素子領域の幅をほぼ同じ幅とすることにより
、絶縁物埋設後のりフロー後に素子領域上の絶縁物の厚
さは均一となりエッチバック後の溝領域と素子領域の段
差は最小限度に抑えることが可能となり、溝部での短絡
、断線等の素子形成上の問題点を解消できる効果がある
。
で囲まれた素子領域の幅をほぼ同じ幅とすることにより
、絶縁物埋設後のりフロー後に素子領域上の絶縁物の厚
さは均一となりエッチバック後の溝領域と素子領域の段
差は最小限度に抑えることが可能となり、溝部での短絡
、断線等の素子形成上の問題点を解消できる効果がある
。
第１図（ａ）は本発明の一実施例を示す平面図であり、
第１図（ｂ）〜（ｅ）はその製造方法を工程順に示した
もので、第１図（ａ）のＡ−Ａ’線での断面図である。 第２図は本発明の他の実施例としてメモグー装置へ応用
したものの平面図であり、第２図（ａ）はメモリーセル
部の平面図、第２図（ｂ）、（ｃ）は周辺素子部の平面
図である。第３図（ａ）は従来の半導体装置の平面図で
あり、第３図（ｂ）〜（「）はこの従来の半導体装置の
製造方法を工程順に示したもので、第３図（ａ）のＢ−
Ｂ’線での断面図である。 １・・・・・・シリコン基板、２．３・・・・・・シリ
コン酸化膜、４・・・・・・窒化膜、５，５′・・・・
・ボロンリン珪酸カラス膜、６・・・・・・空洞、７・
・・・・・溝領域、８．８ａ。 ８ｂ・・・・・・素子領域、９ａ・・・・・・幅の狭い
素子領域、９ｂ・・・・・・幅の広い素子領域。 代理人 弁理士 内 原 音 第 ！ 図 ）ｆ２図 、牛 １ｍ ＄ ３ 図 ＄ ３ ｆｆｌ
第１図（ｂ）〜（ｅ）はその製造方法を工程順に示した
もので、第１図（ａ）のＡ−Ａ’線での断面図である。 第２図は本発明の他の実施例としてメモグー装置へ応用
したものの平面図であり、第２図（ａ）はメモリーセル
部の平面図、第２図（ｂ）、（ｃ）は周辺素子部の平面
図である。第３図（ａ）は従来の半導体装置の平面図で
あり、第３図（ｂ）〜（「）はこの従来の半導体装置の
製造方法を工程順に示したもので、第３図（ａ）のＢ−
Ｂ’線での断面図である。 １・・・・・・シリコン基板、２．３・・・・・・シリ
コン酸化膜、４・・・・・・窒化膜、５，５′・・・・
・ボロンリン珪酸カラス膜、６・・・・・・空洞、７・
・・・・・溝領域、８．８ａ。 ８ｂ・・・・・・素子領域、９ａ・・・・・・幅の狭い
素子領域、９ｂ・・・・・・幅の広い素子領域。 代理人 弁理士 内 原 音 第 ！ 図 ）ｆ２図 、牛 １ｍ ＄ ３ 図 ＄ ３ ｆｆｌ
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主面上より該基板内部に向う溝によ
って囲まれた複数の素子領域を有し、該素子領域の短幅
の素子間バラツキが３μｍ以内であることを特徴とする
半導体装置 ２、前記素子領域の最短幅が６μｍ以内であることを特
徴とする特許請求の範囲第１項記載の半導体装置 ３、前記溝はボロン及びリンを含むシリコン酸化膜によ
って埋められていることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6255588A JPH01235246A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6255588A JPH01235246A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235246A true JPH01235246A (ja) | 1989-09-20 |
Family
ID=13203626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6255588A Pending JPH01235246A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622890A (en) * | 1994-07-22 | 1997-04-22 | Harris Corporation | Method of making contact regions for narrow trenches in semiconductor devices |
| WO2003046991A1 (fr) * | 2001-11-26 | 2003-06-05 | Hitachi, Ltd. | Composant a semi-conducteur et procede de fabrication |
-
1988
- 1988-03-15 JP JP6255588A patent/JPH01235246A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5622890A (en) * | 1994-07-22 | 1997-04-22 | Harris Corporation | Method of making contact regions for narrow trenches in semiconductor devices |
| WO2003046991A1 (fr) * | 2001-11-26 | 2003-06-05 | Hitachi, Ltd. | Composant a semi-conducteur et procede de fabrication |
| CN1306613C (zh) * | 2001-11-26 | 2007-03-21 | 株式会社日立制作所 | 半导体器件及制造方法 |
| US7244643B2 (en) | 2001-11-26 | 2007-07-17 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
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