JPH0945761A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、浅い溝と深い溝とを形成して素子分
離を行う構造を有する半導体デバイスにおいて、深い第
１の溝と浅い第２の溝との間のマスクの合わせずれによ
る位置ずれを生じることなく、かつ、深い第１の溝の形
状が異常となるのを防止することができるようにするこ
とを最も主要な特徴とする。 【解決手段】たとえば、ｐ型Ｓｉ基板１１上の任意の領
域に深い第１の溝１９を形成する工程と、この深い第１
の溝１９内にレジスト膜を埋め込む工程と、このレジス
ト膜が埋め込まれた深い第１の溝１９の上部の少なくと
も一部を含んで、素子領域１８上にレジスト膜を形成す
る工程と、このレジスト膜をマスクに、深い第１の溝１
９よりも浅い第２の溝２３を形成する工程と、上記溝１
９内および素子領域１８上のレジスト膜を除去した後、
深い第１の溝１９および浅い第２の溝２３内に絶縁膜２
５を埋め込んで表面を平坦化する工程とからなってい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、たとえば素子分
離構造を有する半導体装置の製造方法に関するもので、
特に浅い溝と深い溝とを形成して素子分離を行う場合に
用いられるものである。

【０００２】

【従来の技術】近年、たとえばバイポーラ・トランジス
タとＭＯＳトランジスタとを含む半導体デバイスの素子
分離の方法として、シャロートレンチおよびディープト
レンチと称される、深さの異なる溝を形成して素子分離
を行うようにしてなる素子分離構造が提案されている。

【０００３】図９は、浅い溝と深い溝とを形成して素子
分離を行うようにしてなる素子分離構造の、従来の製造
方法の一例を示すものである。まず、たとえば同図
（ａ）に示すように、ｐ型Ｓｉ基板１０１上にＮ+ 型埋
込層１０２が形成され、その上に、Ｎ型エピタキシャル
層１０３が形成されたウェーハの表面に、第１の熱酸化
膜１０４、後の平坦化のためのＣＭＰ（ケミカル・メカ
ニカル・ポリッシング）工程を行う際のストッパとなる
窒化膜１０５、および浅い溝を形成する際のマスクとな
る第１のＣＶＤ膜１０６を形成する。

【０００４】そして、この第１のＣＶＤ膜１０６上にレ
ジスト（図示していない）を形成してパターニングし、
素子領域１０７以外の領域の、上記第１のＣＶＤ膜１０
６、上記窒化膜１０５、および上記第１の熱酸化膜１０
４をＲＩＥ法によりそれぞれ除去する。

【０００５】上記レジストを剥離した後、上記第１のＣ
ＶＤ膜１０６をマスクに、露出した上記Ｎ型エピタキシ
ャル層１０３の一部をＲＩＥ法により除去し、所定の深
さの浅い溝１０８を形成する。

【０００６】次いで、たとえば同図（ｂ）に示すよう
に、上記第１のＣＶＤ膜１０６を除去した後、再度、深
い溝１０９を形成する際のマスクとなる第２のＣＶＤ膜
１１０を形成する。そして、その第２のＣＶＤ膜１１０
上にレジスト（図示していない）を形成してパターニン
グし、上記素子領域１０７に近接する領域の、上記第２
のＣＶＤ膜１１０を除去してマスクを作成する。

【０００７】この形成されたマスクにしたがって、ＲＩ
Ｅ法により、上記Ｎ型エピタキシャル層１０３および上
記Ｎ+ 型埋込層１０２を貫通し、上記ｐ型Ｓｉ基板１０
１に達する深い溝１０９を形成する。

【０００８】次いで、たとえば同図（ｃ）に示すよう
に、上記第２のＣＶＤ膜１１０を除去した後、上記浅い
溝１０８および上記深い溝１０９の表面に第２の熱酸化
膜１１１を形成する。

【０００９】そして、この第２の熱酸化膜１１１を介し
て、上記浅い溝１０８および上記深い溝１０９の内部に
絶縁膜などの埋め込み材１１２を埋め込む。次いで、た
とえば同図（ｄ）に示すように、ＣＭＰ法によって上記
埋め込み材１１２の表面を平坦化し、不要な埋め込み材
１１２とともに、上記素子領域１０７上に残る上記第１
の熱酸化膜１０４および上記窒化膜１０５を除去するこ
とで、浅い溝１０８と深い溝１０９とによって素子分離
を行うようにしてなる素子分離構造が形成される。

【００１０】この後、素子領域１０７上に所望の素子が
形成されることで、浅い溝１０８と深い溝１０９とから
なる素子分離構造を有する半導体デバイスが実現され
る。しかしながら、上記した素子分離構造の製造方法に
おいては、深い溝１０９を形成する際のマスクの合わせ
ずれによって、浅い溝１０８と深い溝１０９との間に位
置ずれ１１３を生じやすいという欠点があった（同図
（ｂ）参照）。

【００１１】このような位置ずれ１１３の発生は、素子
領域１０７の近傍にあらかじめずれ１１３に相当するだ
けの余分な領域を用意しなければならないなど、素子の
微細化や特性の安定化を妨げるものであり、集積化や高
速化にとっても好ましくないものとなっていた。

【００１２】また、深い溝１０９を形成するためのマス
クとなる第２のＣＶＤ膜１１０は、深い溝１０９を形成
する領域における膜厚が、素子領域１０７と浅い溝１０
８との間の段差によって不均一となっている。このた
め、マスクを作成する際に第２のＣＶＤ膜１１０のみを
安定して除去するのが難しく、マスクの加工に失敗する
と、深い溝１０９の形状に異常をきたすという問題があ
った。

【００１３】図１０は、第２のＣＶＤ膜１１０の除去時
において、部分的にオーバエッチングとなった場合を例
に示すものである。すなわち、上記Ｎ型エピタキシャル
層１０３の一部までもが誤って除去されると（同図
（ａ））、深い溝１０９を形成する際のエッチングのバ
ランスが崩れ、深い溝１０９の先端の形状が凹凸をもっ
た異常なものとなる（同図（ｂ））。

【００１４】図１１は、第２のＣＶＤ膜１１０の除去時
において、部分的にアンダエッチングとなった場合を例
に示すものである。すなわち、上記第２のＣＶＤ膜１１
０の一部が除去されずに残ると（同図（ａ））、深い溝
１０９を形成する際のエッチングのバランスが崩れ、深
い溝１０９の形状が湾曲した異常なものとなる（同図
（ｂ））。

【００１５】

【発明が解決しようとする課題】上記したように、従来
においては、深い溝と浅い溝とを用いて素子分離を行っ
た場合、深い溝と浅い溝との間に位置ずれが生じやす
く、また、浅い溝を形成した後に形成される深い溝の形
状が異常となる可能性が高いなどの問題があった。

【００１６】そこで、この発明は、第１の溝と第２の溝
との間のマスクの合わせずれによる位置ずれを生じるこ
となく、かつ、第１の溝の形状が異常となるのを防止す
ることが可能な半導体装置の製造方法を提供することを
目的としている。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上の任意の領域に第１の溝を形成する工程と、
この第１の溝内に第１の膜を埋め込む工程と、この第１
の膜が埋め込まれた前記第１の溝の上部の少なくとも一
部を含んで、第２の膜を形成する工程と、この第２の膜
をマスクに、前記半導体基板の表面および前記第１の膜
の一部をエッチングすることで、前記第１の溝に連続す
る前記第１の溝よりも浅い第２の溝を形成する工程と、
前記第１および第２の膜を除去した後、前記第１および
第２の溝内に第３の膜を埋め込んで表面を平坦化する工
程とからなっている。

【００１８】また、この発明の半導体装置の製造方法に
あっては、半導体基板の表面に第１の熱酸化膜を形成す
る工程と、この第１の熱酸化膜上に窒化膜を形成する工
程と、この窒化膜上にＣＶＤ膜を形成する工程と、この
ＣＶＤ膜上に第１のレジスト膜を形成してパターニング
する工程と、このパターニングされた前記レジスト膜を
マスクに、前記ＣＶＤ膜、前記窒化膜および前記第１の
熱酸化膜を除去する工程と、前記レジスト膜を除去した
後、前記ＣＶＤ膜をマスクに前記半導体基板上の素子領
域に近接する領域に所定の深さで第１の溝を形成する工
程と、この第１の溝の内表面に第２の熱酸化膜を形成す
る工程と、この後、前記第１の溝の表面および前記ＣＶ
Ｄ膜の表面に第２のレジスト膜を形成し、前記第１の溝
内以外のレジスト膜を除去することにより、前記第２の
熱酸化膜を介して、前記第１の溝内のみ第２のレジスト
膜で埋め込む工程と、この第２のレジスト膜が埋め込ま
れた前記第１の溝の上部の少なくとも一部を含んで、前
記半導体基板上の素子領域を覆う第３のレジスト膜を形
成する工程と、この第３のレジスト膜をマスクに、露出
した前記ＣＶＤ膜、前記窒化膜および前記第１の熱酸化
膜を除去した後、さらに、前記半導体基板上の素子領域
以外の領域に、前記第１の溝に連続する前記第１の溝よ
りも浅い第２の溝を形成する工程と、前記第１の溝内に
埋め込まれた第２のレジスト膜、および前記半導体基板
の素子領域上に形成された第３のレジスト膜を除去した
後、前記ＣＶＤ膜および前記第２の熱酸化膜を除去する
工程と、前記第１および第２の溝の内表面に第３の熱酸
化膜を形成する工程と、この第３の熱酸化膜を介して、
前記第１および第２の溝内に絶縁膜を埋め込む工程と、
この絶縁膜の表面を平坦化するとともに、前記半導体基
板の素子領域上に残る前記窒化膜および前記第１の熱酸
化膜を除去する工程とからなっている。

【００１９】この発明によれば、第１の溝の位置に合わ
せて第２の溝の形成位置を制御できるようになるため、
第１の溝と第２の溝とをマスクの合わせずれなしに形成
することが可能となり、しかも、第１の溝を形成するた
めのマスクの加工精度を向上することが可能となるもの
である。

【００２０】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて図面を参照して説明する。図１〜図８は、本発明
にかかる、深い溝と浅い溝とを用いてなる素子分離構造
を有する半導体デバイスの製造方法を概略的に示すもの
である。なお、ここでは、深い第１の溝と浅い第２の溝
とを形成して素子分離を行うようにしてなる素子分離構
造の、製造プロセスについてのみ述べる。

【００２１】まず、たとえば図１に示すように、ｐ型Ｓ
ｉ基板１１上にＮ+ 型埋込層１２が形成され、その上
に、Ｎ型エピタキシャル層１３が形成されたウェーハ
（半導体基板）の表面に、第１の熱酸化膜１４、後の平
坦化のためのＣＭＰ（ケミカル・メカニカル・ポリッシ
ング）工程を行う際のストッパとなる窒化膜（または、
ポリシリコン）１５、および第１の溝を形成する際のマ
スクとなるＣＶＤ膜１６を形成する。

【００２２】次に、たとえば図２に示すように、上記Ｃ
ＶＤ膜１６上に第１のレジスト膜１７を形成してパター
ニングし、任意の領域、つまり素子領域１８に近接する
第１の溝を形成する領域の、上記ＣＶＤ膜１６、上記窒
化膜１５、および上記第１の熱酸化膜１４をＲＩＥ法に
よりそれぞれ除去する。

【００２３】次に、たとえば図３に示すように、上記レ
ジスト膜１７を剥離した後、上記ＣＶＤ膜１６をマスク
に、ＲＩＥ法により、上記Ｎ型エピタキシャル層１３お
よび上記Ｎ+ 型埋込層１２を貫通し、上記ｐ型Ｓｉ基板
１１に達する深さで第１の溝（ディープトレンチ）１９
を形成する。この第１の溝１９は、上記素子領域１８の
周囲を囲むようにして形成される。

【００２４】そして、上記第１の溝１９内の、上記ＲＩ
Ｅによって生じたポリマ（反応性生成物）を、硫酸と過
水およびＨＦ溶液を用いて除去した後、さらに、上記Ｒ
ＩＥによるダメージを取り除くために、第１の溝１９の
内表面を１０ｎｍ程度溶液またはプラズマダウンフロー
エッチングにより除去する。

【００２５】次に、たとえば図４に示すように、上記第
１の溝１９の内表面に第２の熱酸化膜２０を形成し、こ
の後、第２のレジスト膜２１を形成して上記第１の溝１
９以外のレジスト膜２１を除去することにより、上記第
１の溝１９内にのみ第２のレジスト膜（第１の膜）２１
を埋め込む。

【００２６】次に、たとえば図５に示すように、上記第
２のレジスト膜２１が埋め込まれた上記第１の溝１９の
上部の少なくとも一部を含んで、上記素子領域１８を覆
う第３のレジスト膜（第２の膜）２２を形成する。

【００２７】次に、たとえば図６に示すように、上記第
３のレジスト膜２２をマスクに、上記ＣＶＤ膜１６、上
記窒化膜１５および上記第１の熱酸化膜１４を除去した
後、連続して、上記素子領域１８以外の領域に、上記第
１の溝１９につながる、上記第１の溝１９よりも浅い第
２の溝（シャロートレンチ）２３を形成する。この第２
の溝２３は、ＲＩＥ法により、上記Ｎ型エピタキシャル
層１３の膜厚以下、つまり上記Ｎ+ 型埋込層１２に達し
ない深さで形成される。

【００２８】そして、上記第１の溝１９内に埋め込まれ
た第２のレジスト膜２１、および上記素子領域１８上に
形成された第３のレジスト膜２２を除去した後、上記Ｃ
ＶＤ膜１６および上記第２の熱酸化膜２０を溶液を用い
て除去する。

【００２９】さらに、上記第１および第２の溝１９，２
３の内表面に、第３の熱酸化膜２４を形成する。次に、
たとえば図７に示すように、上記第３の熱酸化膜２４を
介して、上記第１および第２の溝１９，２３内に、酸化
膜などの絶縁膜（第３の膜）２５を埋め込む。

【００３０】最後に、たとえば図８に示すように、上記
絶縁膜２５の表面をＣＭＰ法により平坦化するととも
に、上記素子領域１８上に残る上記窒化膜１５および上
記第１の熱酸化膜１４を除去することにより、深い第１
の溝１９と浅い第２の溝２３とを形成して素子分離を行
うようにしてなる素子分離構造が形成される。

【００３１】この後、素子領域１８上に所望の素子が形
成されることで、バイポーラ・トランジスタやＭＯＳト
ランジスタなどの素子を含み、かつ、素子の相互を深い
第１の溝１９と浅い第２の溝２３とで素子分離を行って
なる半導体デバイスが完成される。

【００３２】上記したように、深い第１の溝の位置に合
わせて浅い第２の溝の形成位置を制御できるようにして
いる。すなわち、深い第１の溝を形成して内部を第２の
レジスト膜により埋め込んだ後、この深い第１の溝の上
部の少なくとも一部を含んで素子領域を第３のレジスト
膜によって覆い、その第３のレジスト膜をマスクに浅い
第２の溝を形成するようにしている。これにより、素子
領域に近接して深い第１の溝を形成できるようになると
ともに、素子領域以外の領域において、浅い第２の溝を
深い第１の溝に連続して形成することが可能となる。し
たがって、深い第１の溝と浅い第２の溝とをマスクの合
わせずれなしに形成することが可能となり、深い溝と浅
い溝との間のマスクの合わせずれによって、素子領域と
深い溝との間に位置ずれが生じるといった従来の不具合
を簡単に解決できるようになるものである。

【００３３】また、先に深い第１の溝を形成するように
することで、深い第１の溝を形成するためのマスクの作
成に、膜厚の均一なＣＶＤ膜を用いることができるよう
になる。したがって、深い第１の溝を形成するためのマ
スクの加工精度を向上することが可能となる、つまり、
オーバまたはアンダエッチングなしにマスクを安定して
形成できるようになるため、深い第１の溝の形状が異常
となるのを防止できるものである。

【００３４】しかも、上記した実施の一形態において
は、浅い第２の溝を形成する際のマスクとなるレジスト
膜と一緒に除去することが可能なレジスト膜を深い第１
の溝内に埋め込むとともに、その深い第１の溝内に埋め
込んだレジスト膜をいったん除去した後、改めて深い第
１の溝と浅い第２の溝内を絶縁膜により同時に埋め込む
ようにしている。

【００３５】なお、上記実施の一形態においては、ｐ型
のＳｉ基板を用いた場合を例に説明したが、これに限ら
ず、たとえばｎ型Ｓｉ基板を用いても同様に実施でき
る。また、深い第１の溝内に埋め込む埋め込み材および
浅い第２の溝を形成する際のマスク材としてはレジスト
膜に限らず、安価で、加工性が良く、同一工程において
同時に除去することが可能な材料ならば適用できる。そ
の他、この発明の要旨を変えない範囲において、種々変
形実施可能なことは勿論である。

【００３６】

【発明の効果】以上、詳述したようにこの発明によれ
ば、第１の溝と第２の溝との間のマスクの合わせずれに
よる位置ずれを生じることなく、かつ、第１の溝の形状
が異常となるのを防止することが可能な半導体装置の製
造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の実施の一形態にかかる、深い溝と浅
い溝とで素子分離を行ってなる素子分離構造を有する半
導体デバイスの、製造方法の要部（素子分離構造の製造
プロセス）を説明するために示す概略断面図。

【図２】同じく、製造方法の要部を説明するために示す
概略断面図。

【図３】同じく、製造方法の要部を説明するために示す
概略断面図。

【図４】同じく、製造方法の要部を説明するために示す
概略断面図。

【図５】同じく、製造方法の要部を説明するために示す
概略断面図。

【図６】同じく、製造方法の要部を説明するために示す
概略断面図。

【図７】同じく、製造方法の要部を説明するために示す
概略断面図。

【図８】同じく、製造方法の要部を説明するために示す
概略断面図。

【図９】従来技術とその問題点を説明するために示す、
深い溝と浅い溝とで素子分離を行ってなる素子分離構造
の製造方法の概略断面図。

【図１０】同じく、従来の製造方法において、深い溝を
形成するためのマスクが部分的にオーバエッチングとな
った場合を例に示す概略断面図。

【図１１】同じく、従来の製造方法において、深い溝を
形成するためのマスクが部分的にアンダエッチングとな
った場合を例に示す概略断面図。

【符号の説明】

１１…ｐ型Ｓｉ基板、１２…Ｎ+ 型埋込層、１３…Ｎ型
エピタキシャル層、１４…第１の熱酸化膜、１５…窒化
膜、１６…ＣＶＤ膜、１７…第１のレジスト膜、１８…
素子領域、１９…第１の溝（ディープトレンチ）、２０
…第２の熱酸化膜、２１…第２のレジスト膜、２２…第
３のレジスト膜（第２の膜）、２３…第２の溝（シャロ
ートレンチ）、２４…第３の熱酸化膜、２５…絶縁膜
（第３の膜）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の任意の領域に第１の溝を
   形成する工程と、 この第１の溝内に第１の膜を埋め込む工程と、 この第１の膜が埋め込まれた前記第１の溝の上部の少な
   くとも一部を含んで、第２の膜を形成する工程と、 この第２の膜をマスクに、前記半導体基板の表面および
   前記第１の膜の一部をエッチングすることで、前記第１
   の溝に連続する前記第１の溝よりも浅い第２の溝を形成
   する工程と、 前記第１および第２の膜を除去した後、前記第１および
   第２の溝内に第３の膜を埋め込んで表面を平坦化する工
   程とからなることを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１および第２の膜は、同一工程に
   おいて同時に除去することが可能な膜であることを特徴
   とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板の表面に第１の熱酸化膜を形
   成する工程と、 この第１の熱酸化膜上に窒化膜を形成する工程と、 この窒化膜上にＣＶＤ膜を形成する工程と、 このＣＶＤ膜上に第１のレジスト膜を形成してパターニ
   ングする工程と、 このパターニングされた前記レジスト膜をマスクに、前
   記ＣＶＤ膜、前記窒化膜および前記第１の熱酸化膜を除
   去する工程と、 前記レジスト膜を除去した後、前記ＣＶＤ膜をマスクに
   前記半導体基板上の素子領域に近接する領域に所定の深
   さで第１の溝を形成する工程と、 この第１の溝の内表面に第２の熱酸化膜を形成する工程
   と、 この後、前記第１の溝の表面および前記ＣＶＤ膜の表面
   に第２のレジスト膜を形成し、前記第１の溝内以外のレ
   ジスト膜を除去することにより、前記第２の熱酸化膜を
   介して、前記第１の溝内のみ第２のレジスト膜で埋め込
   む工程と、 この第２のレジスト膜が埋め込まれた前記第１の溝の上
   部の少なくとも一部を含んで、前記半導体基板上の素子
   領域を覆う第３のレジスト膜を形成する工程と、 この第３のレジスト膜をマスクに、露出した前記ＣＶＤ
   膜、前記窒化膜および前記第１の熱酸化膜を除去した
   後、さらに、前記半導体基板上の素子領域以外の領域
   に、前記第１の溝に連続する前記第１の溝よりも浅い第
   ２の溝を形成する工程と、 前記第１の溝内に埋め込まれた第２のレジスト膜、およ
   び前記半導体基板の素子領域上に形成された第３のレジ
   スト膜を除去した後、前記ＣＶＤ膜および前記第２の熱
   酸化膜を除去する工程と、 前記第１および第２の溝の内表面に第３の熱酸化膜を形
   成する工程と、 この第３の熱酸化膜を介して、前記第１および第２の溝
   内に絶縁膜を埋め込む工程と、 この絶縁膜の表面を平坦化するとともに、前記半導体基
   板の素子領域上に残る前記窒化膜および前記第１の熱酸
   化膜を除去する工程とからなることを特徴とする半導体
   装置の製造方法。
4. 【請求項４】 前記半導体基板の表面には導電型の異な
   る埋込層およびエピタキシャル層が積層して設けられて
   おり、前記第１の溝は、前記エピタキシャル層および埋
   込層をそれぞれ貫通し、前記半導体基板に達する深さで
   形成されることを特徴とする請求項３に記載の半導体装
   置の製造方法。
5. 【請求項５】 前記半導体基板の表面には導電型の異な
   る埋込層およびエピタキシャル層が積層して設けられて
   おり、前記第２の溝は、前記エピタキシャル層の一部を
   除去し、前記埋込層に達しない深さで形成されることを
   特徴とする請求項３に記載の半導体装置の製造方法。