CN1317758C - 具有部分垂直信道的存储单元的主动区自对准制程 - Google Patents
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Abstract
本发明提供一种具有部分垂直信道的存储单元的主动区自对准制程，首先，提供一半导体基底，半导体基底包含有二深沟槽；接着，于每一深沟槽内形成一深沟槽电容，深沟槽电容低于半导体基底表面，于每一深沟槽电容表面上形成一隔绝层；然后，于每一深沟槽内填满一掩模层，且于深沟槽间的半导体基底上形成一光阻层，其中光阻层覆盖掩模层的部分表面；以光阻层及掩模层为蚀刻掩模，蚀刻半导体基底至低于隔绝层的高度；及去除光阻层及掩模层，其中深沟槽电容间的突出柱状半导体基底即为一主动区。
Description
技术领域
本发明是有关一种半导体组件的存储单元，特别是有关于一种具有垂直晶体管(vertical transistor)以及深沟槽电容(deep trenchcapacitor)的主动区自对准制程的存储单元。
背景技术
在集成电路芯片上制作高密度植入的半导体组件时，必须考虑如何缩小每一个存储单元的大小与电力消耗，以使其操作速度加快。在传统的平面晶体管设计中，为了获得一个最小尺寸的存储单元，必须尽量将晶体管的栅极长度缩短，以减少存储单元的横向面积。但是，这会使栅极无法忍受较大的漏电流而必须相对应地降低位元线上的电压，进而使得电容所储存的电荷减少，所以在缩短栅极的横向长度同时，还要考量如何制作一个具有较大电容量的电容，例如：增加电容的面积、减少电容板之间的有效介质厚度等等。由于在实际制作上无法同时满足减少存储单元面积且增加电容面积的条件，也无法进一步缩小有效介质的厚度，因此目前发展出一种垂直晶体管(vertical transistor)结构，可以将栅极长度维持在一个可得到低漏电流的的适当值，不但不会减小位元线电压，也不会增加存储单元的横向面积。此外，还发展出一种深沟槽电容(deep trench capacitor)，是直接设置于垂直晶体管下方，不会占用存储单元的额外面积。
在美国专利第6,034,389中揭示一种具有深沟槽电容的自行对准式扩散源极垂直晶体管。
如图1a至图1e所示，是显示习知的具有部分垂直通道的晶体管的切面示意图。
习知制作方法是于一p型硅基底101上形成复数个深沟槽104以及相对应凸出的柱形区102，使深沟槽104隔离每一个柱形区102。如图1a所示，柱形区102表面上设有一薄垫氧化物层103a以及一氮氧化物层103b，是用来定义柱形区102区域。首先于深沟槽104下方区域的侧壁上形成一重度掺杂氧化物105(如砷玻璃ASG)作为源极扩散材料，然后于高温下进行短时间的退火制程，使砷扩散至柱形区102侧壁而形成一n型重掺杂(n+)扩散区106，用来作为一n+源极区106以及后续制作的深沟槽电容的储存电极。随后如图1b所示，将重度掺杂氧化物105去除。
然后，如图1c所示，在深沟槽104内侧壁上生长一ONO薄膜107，作为深沟槽电容的介质。接着于深沟槽104内沉积一n+多晶硅层108，作为沟槽电容的电容板108，并将ONO薄膜107以及n+多晶硅层108蚀刻至一预定深度。跟着，如图1d所示，于深沟槽104内的n+多晶硅层108上覆盖一障蔽氧化层109，以便将后续制作的栅极隔离。随后，于深沟槽104内的侧壁上生长一栅极氧化物110，再于深沟槽104内填满一n+多晶硅层111，作为一控制栅极111。然后，如图1e所示，蚀刻栅极111以便隔离各字线，再将薄垫氧化物层103a以及氮氧化物层103b去除之后，于每一个柱形区102顶端植入一n+漏极区112。最后形成一与字线垂直的位元线金属层113，便制作完成存储单元数组。
由上述可知，在每一个存储单元中，控制栅极111、n+源极区106以及n+漏极区112构成一垂直晶体管，而位于垂直晶体管下方的n+扩散区106、ONO薄膜107以及n+多晶硅层108则构成深沟槽电容。在一个开放位元线(open bitline)的架构中，所有的存储单元共享深沟槽电容的n+多晶硅电容板108，电荷是储存在每一个柱形区102内的n+扩散区106。虽然柱形区102顶部可以用来作为n+源极区106以及n+漏极区112之间的通道，但是为了避免柱形区102内侧壁上两相邻的源极区106产生空乏区(depletion region)过分接近而重迭的情形，柱形区102的横向宽度会受到一定的限制而无法再缩短。
当柱形区102所构成的主动区与深沟槽104未对准时，电容掺质容易扩散而影响主动区的掺质区，而造成主动区的掺质浓度升高，如此一来，将会影响存储胞的电性，并使相邻的存储单元有不同的内在的漏电流，造成存储的数据错误。
发明内容
本发明的目的在于提供一种具有部分垂直通道的晶体管的主动区的制程，适用于动态随机存取存储单元，可借由在深沟槽内填入抗反射层来制作自对准制程的主动区。
根据上述目的，本发明提供一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤：提供一半导体基底，半导体基底包含有二深沟槽；于每一深沟槽内形成一深沟槽电容，深沟槽电容低于半导体基底表面；于每一深沟槽电容表面上形成一隔绝层；于每一深沟槽内填满一掩模层；于深沟槽间的半导体基底上形成一光阻层，其中光阻层覆盖掩模层的部分表面；以光阻层及掩模层为蚀刻掩模，蚀刻半导体基底至低于隔绝层的高度；及去除光阻层及掩模层，其中深沟槽电容间的突出柱状的半导体基底即为一主动区。
根据上述目的，本发明再提供一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤：提供一半导体基底，半导体基底上形成有一垫层；于半导体基底形成二深沟槽，二深沟槽相隔一既定距离；于每一深沟槽内形成一深沟槽电容，深沟槽电容低于半导体基底表面，其中每一深沟槽的顶部侧壁上形成有一环状绝缘层；于半导体基底及深沟槽上顺应性形成一隔绝层；去除深沟槽侧壁上的隔绝层，留下该等深沟槽电容表面的该隔绝层；于该半导体基底上形成一掩模层，且该掩模层填满该等深沟槽；平坦化该掩模层至露出该半导体基底表面为止，以留下该等深沟槽内的该掩模层；于该等深沟槽间的该半导体基底上形成一光阻层，其中该光阻层覆盖该等掩模层的部分表面；以该光阻层及该等掩模层为蚀刻掩模，蚀刻该半导体基底至低于该隔绝层一既定深度；及去除该光阻层及该等掩模层，其中该等深沟槽间的突出柱状的该半导体基底即为一主动区。
附图说明
图1a至图1d是显示习知的具有部分垂直通道的晶体管的切面示意图；
图2a至图2h是显示本发明的具有部分垂直信道的存储单元的主动区自对准制程的切面示意图。
符号说明：
101-p型硅基底
102-柱形区
103a-薄垫氧化物层
103b-氮氧化物层
104-深沟槽
105-重度掺杂氧化物
106-n+扩散区
107-顶氧化层-氮化层-底氧化层
108-电容板
109-障蔽氧化层
110-栅极氧化物
111-控制栅极
112-n+漏极区
113-位元线金属层
201、201b-半导体基底
201a-深沟槽
202-垫层
203-深沟槽电容
204-环状绝缘层
205-隔绝层
206-掩模层
207-光阻层
具体实施方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
如图2a至图2h所示，是显示本发明的具有部分垂直信道的存储单元的主动区自对准制程的切面示意图。
如图2a所示，首先，提供一半导体基底201，半导体基底201上形成有一垫层202，且半导体基底201包含有二深沟槽201a，此二深沟槽201a彼此间相距一既定距离，此既定距离间的半导体基底即为后续定义的主动区，因此，此既定距离可根据需要来决定，例如是1200至1400。其中，垫层202例如是垫氧化(pad oxide)层或垫氮化(pad nitride)层。
于该深沟槽201a中填入一导电层以作为一深沟槽电容203，深沟槽电容203的高度低于半导体基底201的表面，深沟槽电容203的高度可以根据需要来决定，深沟槽电容203与半导体基底201表面间的距离可决定后续形成的栅极的垂直通道长度。其中，每一深沟槽201a的顶部侧壁上形成有一领型(collar)的环状绝缘层204，用以与后续可继续形成的栅极作为隔绝之用。其中，导电层例如是多晶硅层；环状绝缘层204例如是氧化层。
如图2b所示，接着，于半导体基底201、深沟槽201a及深沟槽电容203上顺应性形成一隔绝层，并对隔绝层进行等向性蚀刻步骤以去除深沟槽201a侧壁上的隔绝层，直至留下深沟槽电容203上的隔绝层205。因为隔绝层形成于深沟槽201a侧壁与深沟槽电容203表面上的厚度比例小于1∶8，因此去除深沟槽201a侧壁上的隔绝层时，对深沟槽电容203上的隔绝层205不会有相当大的影响。其中，隔绝层205例如是顶沟槽氧化层(top trench oxide)。
如图2c所示，于垫层202上形成一掩模层206，掩模层206会填满深沟槽201a。其中，掩模层206例如是有机抗反射层如氮氧化硅(SiON)层等。
接下来，对掩模层206进行平坦化步骤至露出垫层202的表面为止，并留下深沟槽201a内的掩模层206a，如图2d所示。其中，平坦化步骤例如是化学机械研磨(chemical mechanical polish)步骤或回蚀刻(etchback)步骤。
如图2e所示，于二深沟槽201a间的半导体基底201上形成一光阻层207，光阻层207为了将半导体基底201完全覆盖，因此会覆盖部分的掩模层206a。
如图2f所示，以光阻层207及掩模层206a为蚀刻掩模，对半导体基底201进行非等向性蚀刻，直到未被遮蔽的半导体基底201的高度低于隔绝层205为止，被蚀刻的半导体基底201的深度约为2600至3300。其中，非等向性蚀刻例如是等离子体蚀刻(plasma etching)或反应性离子蚀刻(reactive ion etching)；反应气体为含溴化氢(HBr)气体与含氧(O2)气体的混合气体，含溴化氢(HBr)气体对多晶硅层与氮化层具有良好选择蚀刻，可减少蚀刻基底时对其他构造的影响。
然后，依序将光阻层207及掩模层206a去除，如此一来即使二深沟槽201a间的半导体基底201b呈一突出柱状，如图2g所示。
接着，如图2h所示，将垫层202去除。如此一来，二深沟槽201a间的突出柱状的半导体基底201b即为后续形成晶体管位置的主动区。
根据本发明所提供的适用于动态随机存取存储单元的具有部分垂直信道晶体管的主动区制程中，可借由在深沟槽中形成抗反射层来作为自对准的掩模，可减少光罩的数目，有效减少制作时间及成本。同时，因为有抗反射层作为蚀刻掩模的缘故，可避免蚀刻至深沟槽的岭形环状绝缘层，因此可使用对多晶硅层及氮化层具有良好选择蚀刻比的气体，例如溴化氢气体来作为蚀刻反应气体。
Claims (22)
1.一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤：
提供一半导体基底，该半导体基底包含有二深沟槽；
于每一深沟槽内形成一深沟槽电容，该深沟槽电容低于该半导体基底表面；
于每一深沟槽电容表面上形成一隔绝层；
于每一深沟槽内填满一掩模层，且该掩模层直接覆盖该隔绝层；
于该深沟槽间的该半导体基底上形成一光阻层，其中该光阻层覆盖该掩模层的部分表面；
以该光阻层及该掩模层为蚀刻掩模，蚀刻该半导体基底至低于该隔绝层的高度；及
去除该光阻层及该掩模层，其中该深沟槽电容间的突出柱状的该半导体基底即为一主动区。
2.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该深沟槽的顶部侧壁上形成有一环状绝缘层。
3.根据权利要求2所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该环状绝缘层为领型介电层。
4.根据权利要求2所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该环状绝缘层为氧化层。
5.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该隔绝层为氧化层。
6.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该掩模层为抗反射层。
7.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中蚀刻该半导体基底的反应气体为含溴化氢气体与含氧气体的混合气体。
8.根据权利要求1所述的具有部分垂直信道的存储单元的主动区自对准制程，其中蚀刻该半导体基底的方法为非等向性蚀刻。
9.根据权利要求8所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该非等向性蚀刻的方法为等离子体蚀刻或反应性离子蚀刻。
10.一种具有部分垂直信道的存储单元的主动区自对准制程，包括下列步骤：
提供一半导体基底，该半导体基底上形成有一垫层；
于该半导体基底形成二深沟槽，该二深沟槽相隔一既定距离；
于每一深沟槽内形成一深沟槽电容，该深沟槽电容低于该半导体基底表面，其中每一深沟槽的顶部侧壁上形成有一环状绝缘层；
于该半导体基底及该深沟槽上顺应性形成一隔绝层；
去除该深沟槽侧壁上的该隔绝层，留下该深沟槽电容表面的该隔绝层；
于该半导体基底上形成一掩模层，且该掩模层填满该深沟槽；
平坦化该掩模层至露出该半导体基底表面为止，以留下该深沟槽内的该掩模层；
于该深沟槽间的该半导体基底上形成一光阻层，其中该光阻层覆盖该掩模层的部分表面；
以该光阻层及该掩模层为蚀刻掩模，蚀刻该半导体基底至降低一既定深度；及
去除该光阻层及该掩模层，其中该深沟槽间的突出柱状的该半导体基底即为一主动区。
11.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该垫层为垫氧化层或垫氮化层。
12.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该二深沟槽相隔的该既定距离为1200至1400。
13.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该环状绝缘层为领型介电层。
14.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该环状绝缘层为氧化层。
15.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该隔绝层为氧化层。
16.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中去除该深沟槽侧壁的隔绝层的方法为等向性蚀刻。
17.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该掩模层为抗反射层。
18.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中平坦化该掩模层的方法为化学机械研磨或回蚀刻步骤。
19.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中蚀刻该半导体基底的反应气体为含溴化氢气体与含氧气体的混合气体。
20.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中蚀刻该半导体基底的方法为非等向性蚀刻。
21.根据权利要求20所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该非等向性蚀刻的方法为等离子体蚀刻或反应性离子蚀刻。
22.根据权利要求10所述的具有部分垂直信道的存储单元的主动区自对准制程，其中该既定深度为2600至3300。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945761A (ja) * | 1995-07-31 | 1997-02-14 | Toshiba Corp | 半導体装置の製造方法 |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| US6204140B1 (en) * | 1999-03-24 | 2001-03-20 | Infineon Technologies North America Corp. | Dynamic random access memory |
| US6355529B2 (en) * | 2000-05-16 | 2002-03-12 | Nanya Technology Corporation | Method of fabricating memory cell with vertical transistor |
-
2003
- 2003-05-23 CN CNB03136554XA patent/CN1317758C/zh not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945761A (ja) * | 1995-07-31 | 1997-02-14 | Toshiba Corp | 半導体装置の製造方法 |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| US6204140B1 (en) * | 1999-03-24 | 2001-03-20 | Infineon Technologies North America Corp. | Dynamic random access memory |
| US6355529B2 (en) * | 2000-05-16 | 2002-03-12 | Nanya Technology Corporation | Method of fabricating memory cell with vertical transistor |
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