CN1267987C - 隔离具有部分垂直沟道存储单元的有源区的方法 - Google Patents
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Abstract
本发明提供一种隔离具有部分垂直沟道存储单元的有源区的方法，首先，提供一半导体基底，半导体基底包含有两个深沟槽，深沟槽内分别形成有一深沟槽电容，且深沟槽电容低于半导体基底表面；接着，于深沟槽间形成一突出柱状的有源区，并对露出表面的有源区的底部角落进行离子注入步骤以形成一离子掺杂区，用以作为一源漏极区；然后，于有源区表面上依序形成一栅极介电层及一导电层，导电层用以作为一垂直栅极，及于导体基底上形成一介电层，介电层与该垂直栅极的顶部等高，用以隔绝另一有源区。
Description
技术领域
本发明有关一种隔离组件的制造方法，特别有关于一种隔离具有垂直晶体管(vertical transistor)以及深沟槽电容(deep trench capacitor)的有源区的方法。
背景技术
在集成电路芯片上制作高密度注入的半导体组件时，必须考虑如何缩小每一个存储单元的大小与电力消耗，以使其操作速度加快。在传统的平面晶体管设计中，为了获得一个最小尺寸的存储单元，必须尽量将晶体管的栅极长度缩短，以减少存储单元的横向面积。但是，这会使栅极无法忍受较大的漏电流而必须相对应地降低位在线的电压，进而使得电容所储存的电荷减少，所以在缩短栅极的横向长度同时，还要考量如何制作一个具有较大电容量的电容，例如：增加电容的面积、减少电容板之间的有效介质厚度等等。由于在实际制作上无法同时满足减少存储单元面积且增加电容面积的条件，也无法进一步缩小有效介质的厚度，因此目前发展出一种垂直晶体管(vertical transistor)结构，可以将栅极长度维持在一个可得到低漏电流的适当值，不但不会减小位线电压，也不会增加存储单元的横向面积。此外，还发展出一种深沟槽电容(deep trenchcapacitor)，是直接设置于垂直晶体管下方，不会占用存储单元的额外面积。
在美国专利第6,034,389中揭示一种具有深沟槽电容的自对准式扩散源极垂直晶体管。
请参考图1a-1e所示，图1a-1e显示已知的具有部分垂直沟道的晶体管的切面示意图。
已知制作方法是于一p型硅基底101上形成多个深沟槽104以及相对应凸出的柱形区102，使深沟槽104隔离每一个柱形区102。如图1a所示，柱形区102表面上设有一薄垫氧化物层103a以及一氮氧化物层103b，是用来定义柱形区102区域。首先于深沟槽104下方区域的侧壁上形成一重掺杂氧化物105(如砷玻璃ASG)作为源极扩散材料，然后于高温下进行短时间的退火制程，使砷扩散至柱形区102侧壁而形成一n型重掺杂(n+)扩散区106，用来作为一n+源极区106以及后续制作的深沟槽电容的储存电极。随后如图1b所示，将重掺杂氧化物105去除。
然后，如图1c所示，在深沟槽104内侧壁上生长一ONO薄膜107，作为深沟槽电容的介质。接着于深沟槽104内沉积一n+多晶硅层108，作为沟槽电容的电容板108，并将ONO薄膜107以及n+多晶硅层108蚀刻至一预定深度。跟着，如图1d所示，于深沟槽104内的n+多晶硅层108上覆盖一障蔽氧化层109，以便将后续制作的栅极隔离。随后，于深沟槽104内的侧壁上生长一栅极氧化物110，再于深沟槽104内填满一n+多晶硅层111，作为一控制栅极111。然后，如图1e所示，蚀刻栅极111以便隔离各字线，再将薄垫氧化物层103a以及氮氧化物层103b去除之后，于每一个柱形区102顶端注入一n+漏极区112。最后形成一与字线垂直的位线金属层113，便制作完成存储单元数组。
由上述可知，在每一个存储单元中，控制栅极111、n+源极区106以及n+漏极区112构成一垂直晶体管，而位于垂直晶体管下方的n+扩散区106、ONO薄膜107以及n+多晶硅层108则构成深沟槽电容。在一个开放位线(openbitline)的架构中，所有的存储单元共享深沟槽电容的n+多晶硅电容板108，电荷储存在每一个柱形区102内的n+扩散区106。虽然柱形区102顶部可以用来作为n+源极区106以及n+漏极区112之间的沟道，但是为了避免柱形区102内侧壁上两相邻的源极区106产生耗尽区(depletion region)过份接近而重迭的情形，柱形区102的横向宽度会受到一定的限制而无法再缩短，再加上将柱形区102有效隔离的隔离区的宽度，将使单位面积下可形成的存储单元密度降低。
发明内容
有鉴于此，本发明的目的在于提供隔离具有部分垂直沟道存储单元的有源区的方法，适用于动态随机存取存储单元，有效隔离每一有源区。
根据上述目的，本发明提供一种隔离具有部分垂直沟道存储单元的有源区的方法，包括下列步骤：提供一半导体基底，半导体基底包含有两个深沟槽，深沟槽内分别形成有一深沟槽电容，且深沟槽电容低于该半导体基底表面，使深沟槽间成为一突出柱状的有源区；对露出表面的有源区的底部角落进行离子注入步骤以形成一离子掺杂区，用以作为一源漏极区；于有源区表面上依序形成一栅极介电层及一导电层，导电层用以作为一垂直栅极；及于半导体基底上形成一介电层，介电层与垂直栅极的顶部等高，用以隔绝另一有源区。
根据上述目的，本发明再提供一种隔离具有部分垂直沟道存储单元的有源区的方法，包括下列步骤：提供一半导体基底，半导体基底包含有两个深沟槽，深沟槽内分别形成有一深沟槽电容，且深沟槽电容低于该半导体基底表面；于每一深沟槽电容表面上形成一隔绝层；于每一深沟槽内填满一掩模层；于深沟槽间的半导体基底上形成一第一图案化掩模层，其中第一图案化掩模层覆盖掩模层的部分表面；以第一图案化掩模层及掩模层为蚀刻掩模，蚀刻半导体基底至低于隔绝层的高度，以形成一突出柱状的有源区；去除第一图案化掩模层及掩模层；对隔绝层侧边的有源区进行离子注入步骤以形成一离子掺杂区，用以作为一源漏极区；于半导体基底上依序形成一栅极介电层、一导电层及一第二图案化掩模层，第二图案化掩模层的位置对应有源区及掩模层的部分区域；以第二图案化掩模层为蚀刻掩模，蚀刻导电层以形成一垂直栅极；去除第二图案化掩模层；及于半导体基底上形成一介电层，且介电层与垂直栅极的顶部等高，用以隔绝另一有源区。
根据上述目的，本发明另提供一种隔离具有部分垂直沟道存储单元的有源区的方法，包括下列步骤：提供一半导体基底，半导体基底包含有两个深沟槽；于每一深沟槽内形成一深沟槽电容，深沟槽电容低于半导体基底表面，其中每一深沟槽的顶部侧壁上形成有一环状绝缘层；于每一深沟槽电容表面上形成一隔绝层；于每一深沟槽内填满一掩模层；于深沟槽间的半导体基底上形成一第一图案化掩模层，其中第一图案化掩模层覆盖掩模层的部分表面；以第一图案化掩模层及掩模层为蚀刻掩模，蚀刻半导体基底至低于隔绝层的高度；去除第一图案化掩模层及掩模层，其中深沟槽电容间的突出柱状的半导体基底即为一有源区；于有源区外的半导体基底上顺应性形成一牺牲层；于牺牲层上形成一第一介电层；依序平坦化第一介电层及牺牲层至露出有源区的表面，且第一介电层及牺牲层的高度低于有源区顶部表面一既定距离；以第一介电层及牺牲层为掩模蚀刻有源区，以使有源区的顶部角落圆化；去除第一介电层；对隔绝层侧边的有源区进行离子注入步骤以形成一离子掺杂区，用以作为一源漏极区；去除牺牲层；对半导体基底上进行氧化步骤以形成一栅极介电层；于半导体基底上顺应性形成一导电层；于导电层上形成一第二图案化掩模层，第二图案化掩模层覆盖对应有源区及掩模层的导电层的部分区域；以第二图案化掩模层为蚀刻掩模，蚀刻导电层以形成一垂直栅极；去除第二图案化掩模层；及于半导体基底上形成一第二介电层，对第二介电层进行平坦化步骤至露出垂直栅极以形成一隔离区，隔离区用以隔绝另一有源区。
附图说明
图1a为显示已知的具有部分垂直沟道的晶体管的切面示意图。
图1b为显示已知的具有部分垂直沟道的晶体管的切面示意图。
图1c为显示已知的具有部分垂直沟道的晶体管的切面示意图。
图1d为显示已知的具有部分垂直沟道的晶体管的切面示意图。
图1e为显示已知的具有部分垂直沟道的晶体管的切面示意图。
图2a为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2b为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2c为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2d为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2e为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2f为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2g为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2h为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2i为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2j为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2k为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图2l为本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
图号说明：
101 p型硅基底 102 柱形区 103a 薄垫氧化物层
103b 氮氧化物层 104 深沟槽 105 重掺杂氧化物
106 n+扩散区 107 顶氧化层-氮化层-底氧化层
108 电容板 109 障蔽氧化层 110 栅极氧化物
111 控制栅极 112 n+漏极区 113 位线金属层
201a 深沟槽 202 垫层 203 深沟槽电容
204 环状绝缘层 205 隔绝层 206 掩模层
207 光刻胶层 210 离子注入区 211 栅极介电层
201、201b 半导体基底 212a、212c 导电层
212b、212d 硬掩模层 213 图案化掩模层
214 介电层
具体实施方式
请参考图2a-21所示，图2a-21显示本发明的隔离具有部分垂直沟道存储单元的有源区的方法的切面示意图。
请参考图2a，首先，提供一半导体基底201，半导体基底201上形成有一垫层202，且半导体基底201包含有两个深沟槽201a，此两个深沟槽201a彼此间相距一既定距离，此既定距离间的半导体基底即为后续定义的有源区，因此，此既定距离可根据需要来决定，例如是1200至1400。其中，垫层202例如是垫氧化(pad oxide)层或垫氮化(pad nitride)层。
于该深沟槽201a中填入一导电层以作为一深沟槽电容203，深沟槽电容203的高度低于半导体基底201的表面，深沟槽电容203的高度可以根据需要来决定，深沟槽电容203与半导体基底201表面间的距离可决定后续形成的栅极的垂直沟道长度。其中，每一深沟槽201a的顶部侧壁上形成有一领型(collar)的环状绝缘层204，用以与后续可继续形成的栅极作为隔绝之用。其中，导电层例如是多晶硅层；环状绝缘层204例如是氧化层。
请参考图2b，接着，于半导体基底201、深沟槽201a及深沟槽电容203上顺应性形成一隔绝层，并对隔绝层进行各向同性蚀刻步骤以去除深沟槽201a侧壁上的隔绝层，直至留下深沟槽电容203上的隔绝层205。因为隔绝层形成于深沟槽201a侧壁与深沟槽电容203表面上的厚度比例小于1∶8，因此去除深沟槽201a侧壁上的隔绝层时，对深沟槽电容203上的隔绝层205不会有相当大的影响。其中，隔绝层205例如是顶沟槽氧化层(top trench oxide)。
请参考图2c，于垫层202上形成一掩模层206，掩模层206会填满深沟槽201a。其中，掩模层206例如是有机抗反射层如氮氧化硅(SiON)层等。
接下来，对掩模层206进行平坦化步骤至露出垫层202的表面为止，并留下深沟槽201a内的掩模层206a，如图2d所示。其中，平坦化步骤例如是化学机械研磨(chemical mechanical polish)步骤或回蚀刻(etch back)步骤。
请参考图2e，于两个深沟槽201a间的半导体基底201上形成一光刻胶层207，光刻胶层207为了将半导体基底201完全覆盖，因此会覆盖部分的掩模层206a。
请参考图2f，以光刻胶层207及掩模层206a为蚀刻掩模，对半导体基底201进行各向同性各向异性蚀刻，直到未被遮蔽的半导体基底201的高度低于隔绝层205为止，被蚀刻的半导体基底201的深度约为2600至3300。其中，各向同性各向异性蚀刻例如是等离子体蚀刻(plasma etching)或反应性离子蚀刻(reactive ion etching)；反应气体为含溴化氢(HBr)气体与含氧(O2)气体的混合气体，含溴化氢(HBr)气体对多晶硅层与氮化层具有良好选择蚀刻，可减少蚀刻基底时对其他构造的影响。
请参考图2g，依序将光刻胶层207及掩模层206a去除，如此一来即使两个深沟槽201a间的半导体基底201b呈一突出柱状，如此一来，两个深沟槽201a间的突出柱状的半导体基底201b即为后续形成晶体管位置的有源区。
请参考图2h，利用N型离子对有源区201b露出部分的底部角落进行离子注入步骤。
请参考图2i，进行离子注入步骤后，在隔绝层205侧壁的有源区201b中会形成离子注入区210，用以作为源漏极区，牺牲层208a可以在离子注入过程中保护有源区201b被破坏；然后，将牺牲层208a去除。
请参考图2j，对半导体基底201进行热氧化(thermal oxidation)步骤，以在半导体基底201a及201b露出的表面上形成一氧化层，用以作为栅极介电层211。因为隔绝层205的材质同样为氧化层，因此隔绝层205上不会再次氧化。
接着，于半导体基底201上顺应性形成一导电层212a及硬掩模层212b，导电层212例如是多晶硅(poly)层与金属硅化物(silicide)层组成的复合层，用以在后续作为栅极之用；其中，金属硅化物层例如是硅化钨(WSi)；硬掩模层212b例如是氮化层。
然后，于导电层212a及硬掩模层212b上形成一图案化掩模层213，图案化掩模层213例如是光刻胶层，形成于对应有源区201b的导电层212a及硬掩模层212b上；并且，为了能够完全覆盖对应有源区201b的导电层212a及硬掩模层212b的缘故，图案化掩模层213亦会覆盖住部分对应隔绝区205的导电层212a及硬掩模层212b。
请参考图2k，以图案化掩模层213为蚀刻掩模，对导电层212a及硬掩模层212b依序进行蚀刻至露出未被图案化掩模层213覆盖的栅极介电层211及隔绝层205为止，以形成一环绕于有源区201b的导电层212c及硬掩模层212d。
接着，将图案化掩模层213去除后，于半导体基底201上形成一介电层214，并对介电层214进行平坦化步骤以使介电层214与导电层212c及硬掩模层212d的顶部大体等高，如图2l所示。其中，介电层214例如是高密度等离子体(highdensity plasma，HDP)氧化层，用以作为有源区201b间的隔离区。
根据本发明所提供的适用于动态随机存取存储单元的具有部分垂直沟道晶体管的有源区制程中，可由在深沟槽中形成抗反射层来作为自对准的掩模，可减少光罩的数目，有效减少制作时间及成本。同时，因为有抗反射层作为蚀刻掩模的缘故，可避免蚀刻至深沟槽的领型环状绝缘层，因此可使用对多晶硅层及氮化层具有良好选择蚀刻比的气体，例如溴化氢气体来作为蚀刻反应气体。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (12)
1.一种隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，包括下列步骤：
提供一半导体基底，该半导体基底包含有两个深沟槽；
于每一深沟槽内形成一深沟槽电容，所述多个深沟槽电容低于该半导体基底表面，其中每一深沟槽的顶部侧壁上形成有一环状绝缘层；
于每一深沟槽电容表面上形成一隔绝层；
于每一深沟槽内填满一掩模层；
于所述多个深沟槽间的该半导体基底上形成一第一图案化掩模层，其中该第一图案化掩模层覆盖所述多个掩模层的部分表面；
以该第一图案化掩模层及所述多个掩模层为蚀刻掩模，蚀刻该半导体基底至低于该隔绝层的高度；
去除该第一图案化掩模层及所述多个掩模层，其中所述多个深沟槽电容间的突出柱状的该半导体基底即为一有源区；
于该有源区外的该半导体基底上顺应性形成一牺牲层；
于该牺牲层上形成一第一介电层；
依序平坦化该第一介电层及该牺牲层至该露出该有源区的表面，且该第一介电层及该牺牲层的高度低于该有源区顶部表面一既定距离；
以该第一介电层及该牺牲层为掩模蚀刻该有源区，以使该有源区的顶部角落圆化；
去除该第一介电层；
对该隔绝层侧边的该有源区进行离子注入步骤以形成一离子掺杂区，用以作为一源漏极区；
去除该牺牲层；
对该半导体基底上进行氧化步骤以形成一栅极介电层；
于该半导体基底上顺应性形成一导电层；
于该导电层上形成一第二图案化掩模层，该第二图案化掩模层覆盖对应该有源区及所述多个掩模层的该导电层的部分区域；
以该第二图案化掩模层为蚀刻掩模，蚀刻该导电层以形成一垂直栅极；
去除该第二图案化掩模层；及
于该半导体基底上形成一第二介电层，对该第二介电层进行平坦化步骤至露出该垂直栅极以形成一隔离区，该隔离区用以隔绝另一有源区。
2.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该环状绝缘层为领型介电层。
3.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该环状绝缘层为氧化层。
4.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该隔绝层为氧化层。
5.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该掩模层为抗反射层。
6.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，蚀刻该半导体基底的反应气体为含溴化氢气体与含氧气体的混合气体。
7.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，蚀刻该半导体基底的方法为各向同性各向异性蚀刻。
8.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该牺牲层为氮化层。
9.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该第一介电层为氧化层。
10.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该栅极介电层为栅极氧化层。
11.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该导电层为多晶硅层。
12.如权利要求1所述的隔离具有部分垂直沟道存储单元的有源区的方法，其特征在于，该第二介电层为氧化层。
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