CN101064282A - 沟槽电容动态随机存取存储器元件及其制作方法 - Google Patents
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Abstract
一种沟槽电容结构，包括一半导体基底；一电容深沟槽，形成于该半导体基底中；一领氧化层，设于该电容深沟槽的内壁上，其中该领氧化层于该电容深沟槽底部具有一开口，暴露出该电容深沟槽底部；一第一掺杂多晶硅层，设于该领氧化层及该电容深沟槽底部上；一电容介电层，设于该第一掺杂多晶硅层上；一第二掺杂多晶硅层，设于该电容介电层上，且该第二掺杂多晶硅层填满该电容深沟槽；一深离子井，通过该电容深沟槽底部与该第一掺杂多晶硅层电连接；及一栅极绝缘层，设于该第二掺杂多晶硅层及该浅沟绝缘结构上。
Description
技术领域
本发明涉及半导体工艺领域，尤其涉及一种沟槽电容(trench-capacitor)动态随机存取存储器(dynamic random access memory，DRAM)元件及其制作方法。
背景技术
DRAM存储单元(memory cell)主要是由一金属氧化物半导体(metaloxide semiconductor，MOS)晶体管串联至一电容器(capacitor)所构成。其中MOS晶体管包括一栅极以及漏极(source)/源极(drain)掺杂区。MOS晶体管由电连接至栅极的字线(word line)控制晶体管的开关，并利用源极电连接至一位线(bit line)形成一电流传输通路，然后再经由漏极电连接至电容器的储存电极(storage node)达成数据储存或输出的目的。
DRAM存储单元的电容器设于一基底的硅氧层上，由一上电极(topelectrode)、一电容介电层(dielectric layer)以及一下电极所组成。在目前的DRAM工艺中，电容器大多设计成堆叠于基底表面上的堆叠电容(stackcapacitor)与深埋入基底中的深沟电容(deep trench capacitor)二种。
请参考图1至图6，其绘示的是现有制作DRAM深沟电容的方法示意图。如图1所示，在一半导体基底12上形成一包括氮化硅(silicon nitride)与垫氧化层(pad oxide)双层结构的衬垫层(pad stack)14，然后，在衬垫层14表面形成一光致抗蚀剂层(未显示)，并利用一光刻工艺(photolithographic process)以及一蚀刻工艺，于衬垫层14表面形成一开口16，用来定义电容深沟槽的位置。
如图2所示，利用衬垫层14为掩模(mask)，由开口16向下进行一蚀刻工艺，以于基底12中形成一深度约为7～8微米(μm)的电容深沟槽18。随后，再利用一砷硅玻璃(arsenic silicate glass，ASG)扩散技术，于基底12中形成一N型掺杂的埋入电极20环绕于电容深沟槽18底部的基底12中，作为电容的上电极。
如图3所示，于电容深沟槽18表面形成一电容介电层22，例如先进行一化学气相沉积(chemical vapor deposition，CVD)工艺，于电容深沟槽18表面形成一氮化硅层(未显示)，然后利用一高温氧化工艺(thermal oxidationprocess)于该氮化硅层表面生成一氧化层(未显示)，由该氮化硅层与该氧化层组成电容介电层22。接着，沉积一N型的掺杂多晶硅层24，并使其完全填满电容深沟槽18，作为储存电极的主要导电层。然后，进行一如化学机械抛光(CMP)或回蚀刻(etch back)工艺等的平坦化工艺(planarization process)，利用衬垫层14作为停止层，以去除部分的掺杂多晶硅层24，并使掺杂多晶硅层24表面约略与衬垫层14表面齐平。
随后，如图4所示，进行一第一多晶硅凹入蚀刻(polysilicon recess etching)工艺，回蚀刻掺杂多晶硅层24，使掺杂多晶硅层24表面低于基底12表面。接着，再进行一湿蚀刻(wet etching)工艺，利用磷酸(phosphoric acid，H3PO4)作为蚀刻溶液，去除部分的电容介电层22，以暴露出环绕于电容深沟槽18上半部周围的基底12。
如图5所示，进行一高温氧化工艺，使暴露于电容深沟槽18上半部周围的基底12表面形成一厚度约为200～300埃(angstrom)的领氧化层(collaroxide)26。然后，进行第二次的多晶硅沉积，沉积一N型的掺杂多晶硅层27，并使掺杂多晶硅层27填满电容深沟槽18，随后，再进行一平坦化工艺来去除部分的掺杂多晶硅层27，以使掺杂多晶硅层27表面与衬垫层14表面约略切齐。于电容深沟槽18中的掺杂多晶硅层27表面进行一第二次的多晶硅凹入蚀刻工艺，回蚀刻掺杂多晶硅层27。
如图6所示，进行一蚀刻工艺，去除部分的领氧化层26，以暴露环绕于电容深沟槽18外围的基底12。随后进行一CVD工艺，于半导体晶片10表面沉积一多晶硅层28，并进行一平坦化工艺，利用衬垫层14作为停止层，去除部分多晶硅层28，使多晶硅层28表面约略切齐于衬垫层14表面。最后，再进行第三次的多晶硅凹入蚀刻工艺，回蚀刻多晶硅层28，使多晶硅层28表面低于衬垫层14表面，然后，去除衬垫层14以完成储存电极的制作。
现有技艺采用分段填入多晶硅层的方式制作储存电极，其缺点在于整个制作过程必须重复操作三次多晶硅层的沉积、平坦化以及凹入蚀刻等工艺，不仅大幅增加工艺的复杂度，同时也增加工艺所耗费的时间与成本。此外，现有的深沟槽电容结构上通常会有所谓的“沟槽感应结漏电流(trench inducedjunction leakage)”的缺点，影响到数据的储存及可靠度。由此可知，现有技艺不论是在结构上或者是在制造方法上都还有进一步改善的空间。
发明内容
据此，本发明的主要目的即在于提供一种创新的沟槽电容动态随机存取存储器及其制作方法，以解决上述现有技艺的问题。
根据本发明的优选实施例，本发明提供一种沟槽电容动态随机存取存储器元件的制作方法。首先，提供一半导体基底，其上形成有一浅沟绝缘结构；于该半导体基底上形成一垫氧化层以及一垫氮化硅层；接着，进行一蚀刻工艺，于该垫氮化硅层、该垫氧化层以及该半导体基底中蚀刻出一电容深沟槽；接着，于该电容深沟槽的内壁上形成一领氧化层；蚀刻位于该电容深沟槽底部的该领氧化层，暴露出该电容深沟槽底部；于该领氧化层及该电容深沟槽底部上形成一第一掺杂多晶硅层，其中该第一掺杂多晶硅层作为一电容下电极；于该第一掺杂多晶硅层上形成一电容介电层；于该电容介电层上形成一第二掺杂多晶硅层，且使该第二掺杂多晶硅层填满该电容深沟槽，其中该第二掺杂多晶硅层作为一电容上电极；接下来，将该垫氮化硅层剥除；随后，进行一离子注入工艺，于该半导体基底中形成一深离子井，使该深离子井通过该电容深沟槽底部与该第一掺杂多晶硅层电连接；然后，于该第二掺杂多晶硅层及该浅沟绝缘结构上形成一栅极绝缘层。
根据本发明的另一优选实施例，本发明揭露一种沟槽电容结构，包括一半导体基底，其上有一浅沟绝缘结构；一电容深沟槽，形成于该半导体基底中；一领氧化层，设于该电容深沟槽的内壁上，其中该领氧化层于该电容深沟槽底部具有一开口，暴露出该电容深沟槽底部；一第一掺杂多晶硅层，设于该领氧化层及该电容深沟槽底部上，其中该第一掺杂多晶硅层作为一电容下电极；一电容介电层，设于该第一掺杂多晶硅层上；一第二掺杂多晶硅层，设于该电容介电层上，且该第二掺杂多晶硅层填满该电容深沟槽，其中该第二掺杂多晶硅层作为一电容上电极；一深离子井，通过该电容深沟槽底部与该第一掺杂多晶硅层电连接；以及一栅极绝缘层，设于该第二掺杂多晶硅层及该浅沟绝缘结构上。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图6绘示的是现有制作DRAM深沟电容的方法示意图；
图7至图11绘示的是本发明优选实施例沟槽电容DRAM的制作方法的剖面示意图。
简单符号说明
11浅沟绝缘结构
12半导体基底 13垫氧化层
14衬垫层 15垫氮化硅层
16开口 18电容深沟槽
18a底部
20埋入电极 22电容介电层
24掺杂多晶硅层 26领氧化层
27掺杂多晶硅层 28多晶硅层
32领氧化层 34薄氮化硅层
36掺杂多晶硅层 42ONO介电层
46掺杂多晶硅层 50深离子井
51阵列区离子井 52PGI层
60栅极结构 62通过栅极
102栅极氧化层 106间隙壁
108漏极/源极掺杂区 110多晶硅层
112硅化金属层 114硅化金属层
120共用接触插塞
具体实施方式
如前所述，现有沟槽电容动态随机存取存储器的制作方法可大致被归纳成以下七个主要的阶段，其依序为：
1.深沟槽蚀刻；
2.埋入电盘(buried plate)制作以及电容介电层制作；
3.深沟槽第一次多晶硅层沉积以及第一次凹陷蚀刻；
4.领氧化层制作；
5.深沟槽第二次多晶硅层制作以及第二次凹陷蚀刻；
6.深沟槽第三次多晶硅层制作以及第三次凹陷蚀刻；以及
7.STI工艺。
现有沟槽电容动态随机存取存储器的制作方法工艺步骤繁杂，需要先后进行三次的多晶硅层沉积工艺，每次沉积工艺后再分别将其回蚀刻(称为“凹入蚀刻”)，其缺点在于增加工艺的复杂度，同时也增加工艺所耗费的时间与成本。此外，现有的深沟槽电容结构上通常会有所谓的“沟槽感应结漏电流”的缺点，影响到数据的储存及可靠度。
请参阅图7至图11，其绘示的是本发明优选实施例沟槽电容DRAM的制作方法的剖面示意图。首先，如图7所示，先提供一半导体基底12，并且先进行浅沟绝缘(shallow trench isolation，STI)工艺，在半导体基底12中先形成浅沟绝缘结构11。接着，在半导体基底12的表面上依序形成一垫氧化层13以及一垫氮化硅层15。然后，进行一光刻以及蚀刻工艺，在垫氧化层13、垫氮化硅层15及半导体基底12中蚀刻出一电容深沟槽18。
接着，在电容深沟槽18的内壁上形成一领氧化(collar oxide)层32，其厚度约为100埃至150埃左右。形成领氧化层32的方式可以利用所谓的原位蒸汽硅氧化(in-situ silicon growth，ISSG)法来进行之，但不限于此。领氧化层32先形成在电容深沟槽18的侧壁上以及底部。然后，继续进行一蚀刻工艺，例如各向异性等离子体干蚀刻工艺，将形成在电容深沟槽18的底部的领氧化层32蚀除，暴露出电容深沟槽18的底部18a。
如图8所示，接着，先进行一氮化(nitridation)工艺，至少在电容深沟槽18的底部18a形成一薄氮化硅层34，其厚度约为5埃至10埃左右，优选为7埃。然后，在领氧化层32以及在薄氮化硅层34上沉积一厚度约为120埃至180埃之间，优选为150埃的掺杂多晶硅层36。掺杂多晶硅层36作为电容的下电极(bottom electrode)。
根据本发明的另一优选实施例，在形成掺杂多晶硅层36之后，可以继续进行一增加电容下电极表面积的工艺，藉此增加电容值，例如，在掺杂多晶硅层36的表面上形成半球型晶粒(hemispherical silicon grains，HSG)结构或者使掺杂多晶硅层36的表面粗糙化。
根据本发明的优选实施例，形成图8中的掺杂多晶硅层36的作法，可以在沉积掺杂多晶硅层之后，将光致抗蚀剂(photoresist)填入并且填满电容深沟槽18，然后再回蚀刻该光致抗蚀剂至一预定深度，暴露出部分的掺杂多晶硅层，接着，进行一蚀刻工艺，例如湿蚀刻，将位于电容深沟槽18上部且未被该光致抗蚀剂所覆盖的掺杂多晶硅层去除，最后再去除光致抗蚀剂。最后形成的掺杂多晶硅层36的上端低于电容深沟槽的顶部约1500埃左右。
如图9所示，接着，在电容深沟槽18内的掺杂多晶硅层36上形成氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)介电层42，其厚度约为40埃至60埃之间，优选为52埃左右。接着，进行第二次的多晶硅沉积步骤，利用化学气相沉积(chemical vapor deposition，CVD)工艺，例如低压化学气相沉积(LPCVD)法或等离子体增强化学气相沉积(PECVD)法，在半导体基底12上沉积一掺杂多晶硅层46，并使掺杂多晶硅层46填满电容深沟槽18。根据本发明的优选实施例，掺杂多晶硅层46的沉积厚度约为3000埃至5000埃之间，优选为4000埃左右。
然后，进行一平坦化工艺，例如化学机械抛光(chemical mechanicalpolishing，CMP)工艺，利用垫氮化硅层15作为一抛光停止层，使抛光后的掺杂多晶硅层46的表面约略与垫氮化硅层15齐平。接下来，再进行一蚀刻工艺，例如等离子体干蚀刻工艺，利用垫氮化硅层15作为一蚀刻硬掩模，对抛光后的掺杂多晶硅层46再进行凹入蚀刻，使蚀刻后的掺杂多晶硅层46的表面约与半导体基底12的表面齐平。其中，掺杂多晶硅层46作为电容的上电极(top electrode)或者所谓的“储存电极(storage node)”。
如图10所示，接下来，将半导体基底12表面上的垫氮化硅层15剥除。剥除垫氮化硅层15的方法可以利用热磷酸溶液等湿蚀刻方式。此外，亦可以利用干蚀刻或者气体蚀刻法为之。
举例来说，若使用干蚀刻法，可以利用混合有氟化氢(hydrogen fluoride，HF)气体以及气态氧化剂的气体，前述的氧化剂，例如，硝酸(HNO3)、臭氧(O3)、过氧化氢(H2O2)、次氯酸(HClO)、氯酸(HClO3)、亚硝酸(HNO2)、氧(O2)、硫酸(H2SO4)、氯(Cl2)或溴(Br2)。若使用气体蚀刻法蚀刻垫氮化硅层15，则可以利用去水卤化氢(anhydrous hydrogen halogenide)，例如氟化氢或氯化氢(HCl)气体。
在去除垫氮化硅层之后，接着进行一离子注入工艺，将如磷(phosphorous)、砷(arsenic)或锑(antimony)等掺杂物注入半导体基底12的一预定深度中，如6000埃至10000埃，形成深离子井(deep ion well)50，而在电容深沟槽18的底部18a的掺杂多晶硅层36则与深离子井50电连接。
根据本发明，在进行操作时，深离子井50为接地(grounded)，如此一来，使存储器阵列区内所有沟槽电容的掺杂多晶硅层36同时皆为接地状态，即可避免沟槽电容的电极在沟槽侧壁上产生感应空乏区，而造成沟槽感应结漏电流。
接着，根据本发明的优选实施例，可继续进行存储器阵列区的离子井注入工艺(array well implantation)，在半导体基底12中形成阵列区离子井(arraywell)51。在进行操作时，阵列区离子井51亦为接地。
接下来，在半导体基底12的表面上形成一栅极绝缘(passing gateinsulation，PGI)层52，其厚度约为100埃至300埃之间，优选为150埃至200埃之间。需注意的是，PGI层52仅仅覆盖住部分的掺杂多晶硅层46。根据本发明的优选实施例，PGI层52的作法可以利用以原硅酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)为前驱物的低压化学气相沉积(LPCVD)法，先在半导体基底12的表面上全面沉积一层TEOS硅氧层，然后，利用光刻工艺以及蚀刻工艺，蚀刻去除部分的TEOS硅氧层，暴露出部分的掺杂多晶硅层46。
如图11所示，在定义PGI层52之后，接着，进行一氧化工艺，在半导体基底12的表面上形成一栅极氧化层102。然后，在栅极氧化层102上形成一栅极结构60，同时，在PGI层52上形成一通过栅极62。栅极结构60与通过栅极62基本上结构相同，皆具有一多晶硅层110以及间隙壁106。
形成栅极结构60与通过栅极62之后，接着进行一离子注入工艺，利用栅极结构60作为离子注入掩模，将磷、砷或锑等掺杂物注入半导体基底12，在栅极结构60两侧形成漏极/源极掺杂区108。
最后，进行一金属硅化(silicidation)工艺，分别在栅极结构60与通过栅极62的上面形成一硅化金属层112，而在漏极/源极掺杂区108与暴露出来的掺杂多晶硅层46上形成硅化金属层114，并藉由硅化金属层114使漏极/源极掺杂区108与掺杂多晶硅层46构成电连接。此外，根据本发明的优选实施例，亦可以利用一共用接触插塞(share contact)120，使漏极/源极掺杂区108与掺杂多晶硅层46构成电连接。
相较于现有技艺，本发明的特点在于沟槽电容的上电极46与下电极36皆是由掺杂多晶硅(doped polysilicon)所构成的，而不是像现有技艺的沟槽电容结构，其下电极由一掺杂扩散井(doped diffusion well)区域或所谓的“埋入电极(buried plate)”所构成。此外，仅需要进行两次的多晶硅沉积步骤，在工艺上较为简化。
其次，本发明在电容深沟槽的底部与一深离子井50构成电连接。操作时，电荷储存在多晶硅上电极46中，并使多晶硅下电极36通过深离子井形成接地状态，避免产生所谓的“沟槽感应结漏电流”。
此外，本发明的另一特点在于利用一PGI层52将通过沟槽电容上方的字线或栅极电性隔离。最后，本发明的另一特点在于利用一硅化金属层114，或者是利用一共用接触插塞使漏极/源极掺杂区108与沟槽电容的上电极46能够构成电连接。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (19)
1、一种沟槽电容动态随机存取存储器元件的制作方法，包括：
提供半导体基底，其上形成有浅沟绝缘结构；
于该半导体基底上形成垫氧化层以及垫氮化硅层；
进行蚀刻工艺，于该垫氮化硅层、该垫氧化层以及该半导体基底中蚀刻出电容深沟槽；
于该电容深沟槽的内壁上形成领氧化层；
蚀刻位于该电容深沟槽底部的该领氧化层，暴露出该电容深沟槽底部；
于该领氧化层及该电容深沟槽底部上形成第一掺杂多晶硅层，其中该第一掺杂多晶硅层作为电容下电极；
于该第一掺杂多晶硅层上形成电容介电层；
于该电容介电层上形成第二掺杂多晶硅层，且使该第二掺杂多晶硅层填满该电容深沟槽，其中该第二掺杂多晶硅层作为电容上电极；
剥除该垫氮化硅层；
进行离子注入工艺，于该半导体基底中形成深离子井，使该深离子井通过该电容深沟槽底部与该第一掺杂多晶硅层电连接；以及
于该第二掺杂多晶硅层及该浅沟绝缘结构上形成栅极绝缘层。
2、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中在形成该栅极绝缘层之后，另有以下的步骤：
蚀刻掉部分覆盖住该第二掺杂多晶硅层的该栅极绝缘层，以暴露出部分的该第二掺杂多晶硅层；
于该半导体基底上形成栅极氧化层；
于该栅极氧化层上形成栅极；
于该栅极的侧壁上形成间隙壁；
于该栅极两侧的该半导体基底中分别形成漏极掺杂区与源极掺杂区；以及
进行金属硅化工艺，于该漏极掺杂区、该源极掺杂区上以及暴露出来的该第二掺杂多晶硅层上形成硅化金属层，且该第二掺杂多晶硅层与该漏极掺杂区通过该硅化金属层构成电连接。
3、如权利要求2所述的沟槽电容动态随机存取存储器元件的制作方法，其中在该金属硅化工艺之后，另有以下的步骤：
于该漏极掺杂区与暴露出来的该第二掺杂多晶硅层上形成共用接触插塞，且该第二掺杂多晶硅层与该漏极掺杂区通过该共用接触插塞构成电连接。
4、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中该领氧化层以原位蒸汽硅氧化法形成。
5、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中该领氧化层的厚度约为100埃至150埃。
6、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中形成第一掺杂多晶硅层之前，另有以下的步骤：
进行氮化工艺，至少在该电容深沟槽底部形成薄氮化硅层。
7、如权利要求6所述的沟槽电容动态随机存取存储器元件的制作方法，其中该薄氮化硅层的厚度约为5埃至10埃。
8、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中在操作时，该深离子井为接地状态。
9、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中该半导体基底为P型半导体基底。
10、如权利要求1所述的沟槽电容动态随机存取存储器元件的制作方法，其中该深离子井为N型离子井。
11、一种沟槽电容结构，包括：
半导体基底，其上有浅沟绝缘结构；
电容深沟槽，形成于该半导体基底中；
领氧化层，设于该电容深沟槽的内壁上，其中该领氧化层于该电容深沟槽底部具有开口，暴露出该电容深沟槽底部；
第一掺杂多晶硅层，设于该领氧化层及该电容深沟槽底部上，其中该第一掺杂多晶硅层作为电容下电极；
电容介电层，设于该第一掺杂多晶硅层上；
第二掺杂多晶硅层，设于该电容介电层上，且该第二掺杂多晶硅层填满该电容深沟槽，其中该第二掺杂多晶硅层作为电容上电极；
深离子井，通过该电容深沟槽底部与该第一掺杂多晶硅层电连接；以及
栅极绝缘层，设于该第二掺杂多晶硅层及该浅沟绝缘结构上。
12、如权利要求11所述的沟槽电容结构，其中该栅极绝缘层仅覆盖部分的该第二掺杂多晶硅层。
13、如权利要求11所述的沟槽电容结构，其中该沟槽电容结构还包括硅化金属层，用来电连接该第二掺杂多晶硅层以及晶体管的漏极掺杂区。
14、如权利要求11所述的沟槽电容结构，其中该领氧化层的厚度约为100埃至150埃。
15、如权利要求11所述的沟槽电容结构，其中该沟槽电容结构还包括薄氮化硅层，设于该电容深沟槽底部。
16、如权利要求15所述的沟槽电容结构，其中该薄氮化硅层的厚度约为5埃至10埃。
17、如权利要求11所述的沟槽电容结构，其中该半导体基底为P型半导体基底。
18、如权利要求11所述的沟槽电容结构，其中该深离子井为N型离子井。
19、如权利要求11所述的沟槽电容结构，其中该电容介电层包括氧化硅-氮化硅-氧化硅介电层。
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