CN109923666B - 具有垂直扩散板的电容器结构 - Google Patents

具有垂直扩散板的电容器结构 Download PDF

Info

Publication number
CN109923666B
CN109923666B CN201980000232.8A CN201980000232A CN109923666B CN 109923666 B CN109923666 B CN 109923666B CN 201980000232 A CN201980000232 A CN 201980000232A CN 109923666 B CN109923666 B CN 109923666B
Authority
CN
China
Prior art keywords
diffuser plate
vertical diffuser
sti
vertical
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980000232.8A
Other languages
English (en)
Other versions
CN109923666A (zh
Inventor
陈亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010330599.0A priority Critical patent/CN111653627B/zh
Publication of CN109923666A publication Critical patent/CN109923666A/zh
Application granted granted Critical
Publication of CN109923666B publication Critical patent/CN109923666B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

一种电容器结构，包括半导体衬底、设置在半导体衬底中的第一垂直扩散板、设置在半导体衬底中并围绕第一垂直扩散板的第一浅沟槽隔离(STI)结构、以及设置在半导体衬底中并围绕第一STI结构的第二垂直扩散板。第一垂直扩散板还包括作为半导体衬底的一部分的第一下部。第一下部被第一晶片背面沟槽隔离结构围绕并电隔离。第一晶片背面沟槽隔离结构与第一STI结构的底部直接接触。

Description

具有垂直扩散板的电容器结构
发明领域
本公开总体涉及半导体技术领域，并且更具体地，涉及在硅衬底中具有垂直布置的扩散板的电容器结构。
背景技术
如本领域中已知的，3D NAND是闪存技术，其垂直堆叠存储单元以增加容量以实现更高的存储密度和更低的每千兆字节成本。
在3D NAND技术中，存储单元在高电压下操作，并且需要电容器来实现升压。通常，MOS电容器、MOM电容器或多晶硅-多晶硅电容器用于3D NAND芯片电路中。
随着3D NAND技术向高密度和高容量发展，特别是从64层到128层方案，器件数量和迹线数量显着增加，而芯片面积基本保持不变。结果，硅晶片和后期布线的空间越来越小。传统的MOS电容器或MOM电容器通常在后期阶段需要大的芯片面积或金属迹线面积，并且大面积的MOS电容器可能导致时间相关的电介质击穿(TDDB)问题。
因此，本领域仍然需要一种新颖的电容器结构来满足电路要求，同时，它不需要占用太多的空间。
发明内容
本公开的一个目的是提供一种在硅衬底中具有垂直布置的扩散板的电容器结构，其能够解决上述现有技术的缺点和不足。
本公开的一个方面提供一种电容器结构，包括半导体衬底、设置在半导体衬底中的第一垂直扩散板、设置在半导体衬底中并围绕第一垂直扩散板的第一浅沟槽隔离(STI)结构、以及设置在半导体衬底中并围绕第一STI结构的第二垂直扩散板。第一垂直扩散板还包括作为半导体衬底的一部分的第一下部。第一下部被第一晶片背面沟槽隔离结构围绕并电隔离。
根据一些实施例，第一晶片背面沟槽隔离结构与第一STI结构的底部直接接触。
根据一些实施例，第一晶片背面沟槽隔离结构的横向厚度t小于第一STI结构的横向厚度。
根据一些实施例，第一晶片背面沟槽隔离结构具有与第一STI结构的环形形状大致相同的环形形状。
根据一些实施例，第一垂直扩散板是P型掺杂或N型掺杂区域。
根据一些实施例，第二垂直扩散板是P型掺杂或N型掺杂区域。
根据一些实施例，电容器结构还包括设置在半导体衬底的背面上的绝缘层。
根据一些实施例，第一STI结构和第一晶片背面沟槽隔离结构将第一垂直扩散板与第二垂直扩散板隔离。
根据一些实施例，第一垂直扩散板电耦合到第一电压，并且第二垂直扩散板电耦合到第二电压，其中第二电压高于第一电压。
根据一些实施例，在第一垂直扩散板和第二垂直扩散板之间形成电容器，其中插入在所述第一垂直扩散板和所述第二垂直扩散板之间的第一STI结构和第一晶片背面沟槽隔离结构用作电容器电介质层。
根据一些实施例，电容器结构还包括设置在第一垂直扩散板的表面处的第一重掺杂区域、以及设置在第二垂直扩散板的表面处的第二重掺杂区域。
根据一些实施例，电容器结构还包括设置在半导体衬底中的第二浅沟槽隔离(STI)结构。第二STI结构围绕第二垂直扩散板、第一STI结构和第一垂直扩散板。
根据一些实施例，第二垂直扩散板还包括第二下部，该第二下部是半导体衬底的一部分。
根据一些实施例，第二下部被第二晶片背面沟槽隔离结构和第一晶片背面沟槽隔离结构围绕并电隔离。
根据一些实施例，第二STI结构、第二垂直扩散板、第一STI结构与第一垂直扩散板同心布置。
根据一些实施例，第一垂直扩散板和第二垂直扩散板是由第一STI结构和第二STI结构限定和隔离的硅活性区域。
根据一些实施例，电容器结构还包括直接在第一STI结构或第二STI结构的顶表面上的无源元件。
根据一些实施例，无源元件包括电阻器。根据一些实施例，无源元件包括多晶硅。
根据一些实施例，电容器结构还包括围绕第二STI结构、第二垂直扩散板、第一STI结构和第一垂直扩散板的第三垂直扩散板、以及围绕第三垂直扩散板、第二STI结构、第二垂直扩散板、第一STI结构和第一垂直扩散板的第三浅沟槽隔离(STI)结构。
根据一些实施例，电容器结构还包括围绕第三STI结构、第三垂直扩散板、第二STI结构、第二垂直扩散板、第一STI结构和第一垂直扩散板的第四垂直扩散板、以及围绕第四垂直扩散板、第三STI结构、第三垂直扩散板、第二STI结构、第二垂直扩散板、第一STI结构和第一垂直扩散板的第四浅沟槽隔离(STI)结构。
根据一些实施例，第二垂直扩散板、第四垂直扩散板和离子阱电耦合到阳极节点，并且第一垂直扩散板和第三垂直扩散板电耦合到阴极节点。
根据一些实施例，半导体衬底是硅衬底。
在阅读了在各个视图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对本领域普通技术人员变得显而易见。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1是示出根据本发明的一个实施例的在半导体衬底中制造的电容器结构的示例性布局结构的示意图。
图2是沿图1中的线I-I'截取的示意性截面图。
图3至图5是示出根据本公开另一实施例的用于制造电容器结构的示例性方法的示意性截面图。
将参考附图来描述本公开的实施例。
具体实施方式
现在将详细参考本发明的示例性实施例，其在附图中示出以便理解和实现本公开并实现技术效果。可以理解，以下描述仅通过示例的方式进行，而不是限制本公开。本公开的各种实施例和实施例中的彼此不冲突的各种特征可以以各种方式组合和重新布置。在不脱离本公开的精神和范围的情况下，对本公开的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本公开的范围内。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。
另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)影响这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为表达单数使用或表达复数使用。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。
空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或工艺的设计阶段期间设置的针对部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
本公开涉及在硅衬底中具有垂直布置的扩散板的电容器结构。上述电容器结构可以制造在CMOS晶片上，该CMOS晶片可以结合到阵列晶片以形成三维(3D)NAND器件。用作电容器电介质层的浅沟槽隔离(STI)结构设置在电容器结构的垂直布置的扩散板之间。在电容器结构的底部并沿着电容器结构的周边，提供晶片背面沟槽隔离以将相反极性的扩散板彼此电隔离。上述电容器结构可以集成在多晶硅栅极(多晶硅栅极)电容器/电阻器区域中，从而可以有效地使用CMOS晶片的空间，并且可以增加每单位面积的电容。
请参考图1和图2。图1是示出根据本发明的一个实施例的在半导体衬底中制造的电容器结构的示例性布局结构的示意图。图2是沿图1中的线I-I'截取的示意性截面图。应理解，通过附图示出的电容器结构的元件或布局的形状仅用于说明目的。根据本公开的各种实施例，可以采用不同的形状或布局。
如图1和图2所示，电容器结构1可以构造在诸如硅的半导体材料的半导体衬底100中的多晶硅栅极电容器/电阻器区域(P2区域)内，但是不限于此。根据本公开的一个实施例，例如，半导体衬底100可以是P型硅衬底。然而，应该理解，根据其他实施例，可以采用诸如绝缘体上硅(SOI)衬底或外延衬底的其他半导体衬底。根据本公开的一个实施例，半导体衬底100具有正面100a和背面100b。
在半导体衬底100上，可以制造多个CMOS电路元件(未示出)以形成CMOS晶片。CMOS晶片可以键合到阵列晶片(或存储单元晶片)以形成三维(3D)NAND器件。本公开的电容器结构1可以提供在3D NAND器件的操作期间实现升压所需的高电容。此外，本公开的电容器结构1与当前的CMOS工艺兼容。本公开的电容器结构1是与CMOS电路元件一体制造的集成电容器结构。
在图1和图2中所示的非限制性实施例中，电容器结构1包括由第一浅沟槽隔离(STI)结构104围绕的第一垂直扩散板110。当从上方观察时，如在图1中可以看到的那样，第一垂直扩散板110可以具有矩形形状，其长轴或长边沿参考x轴延伸，而其短边沿参考y轴延伸。第一STI结构104是形成在半导体衬底100的正面100a上的环形沟槽隔离。第一STI结构104电隔离第一垂直扩散板110。可以理解根据本公开的各种实施例可以采用第一垂直扩散板110和第一STI结构104的不同形状或布局。
根据本公开的一个实施例，第一垂直扩散板110是由第一STI结构104限定和隔离的硅活性区域。根据本公开的一个实施例，第一垂直扩散板110可以是P型掺杂或N型掺杂硅区域。例如，通过使用合适的硬掩模执行离子阱注入工艺(其通常被执行以在CMOS逻辑电路区域中形成离子阱)，可以将诸如硼的P型掺杂剂或诸如磷的N型掺杂剂注入到由第一STI结构104限定和隔离的硅活性区域，从而形成第一垂直扩散板110。诸如P+区域或N+区域的重掺杂区域111可以形成在第一垂直扩散板110的表面上。因此，第一垂直扩散板110在离子阱注入工艺之后的掺杂浓度高于半导体衬底100的掺杂浓度。
根据本公开的一个实施例，例如，可以通过执行以下步骤来形成第一STI结构104，所述步骤包括但不限于：(1)将环形隔离沟槽蚀刻到半导体衬底100中；(2)在环形隔离沟槽的内表面上形成诸如氧化硅或氮化硅衬垫的衬垫层；(3)用诸如二氧化硅或HDPCVD氧化物的沟槽填充绝缘层填充环形隔离沟槽；以及(4)进行化学机械抛光(CMP)以去除环形隔离沟槽外部的多余沟槽填充绝缘层。
根据本公开的一个实施例，第一垂直扩散板110还包括作为半导体衬底100的一部分的下部110a。如在图2中可以看到的那样，下部110a可以比第一垂直扩散板110的由第一STI结构104围绕的上覆盖部分宽。根据本公开的一个实施例，下部110a被晶片背面沟槽隔离结构504围绕并电隔离。根据本公开的一个实施例，晶片背面沟槽隔离结构504具有与第一STI结构104的环形形状大致相同的环形形状。根据本公开的一个实施例，晶片背面沟槽隔离结构504与第一STI结构104的底部直接接触。根据本公开的一个实施例，晶片背面沟槽隔离结构504的横向厚度t小于第一STI结构104的横向厚度。
根据本公开的一个实施例，绝缘层500设置在半导体衬底100的背面100b上。根据本公开的一个实施例，晶片背面沟槽隔离结构504通过用绝缘层500填充晶片背面沟槽而形成。根据本公开的一个实施例，绝缘层500可以通过化学气相沉积(CVD)方法形成，该化学气相沉积方法包括但不限于等离子体增强CVD(PECVD)、低压CVD(LPCVD)、快速热CVD(RTCVD)或原子层沉积(ALD)方法。例如，绝缘层500可以包括氧化硅、氮化硅、氮氧化硅，但不限于此。
电容器结构1还包括围绕第一STI结构104和第一垂直扩散板110的第二垂直扩散板210。当从上方观察时，如在图1中可以看到的那样，第二垂直扩散板210是环绕环形第一STI结构104的环形结构。第二垂直扩散板210由第一STI结构104和外部第二STI结构105限定和隔离。第二STI结构105也是环形沟槽隔离，其电隔离第二垂直扩散板210。第二STI结构105可以通过如前所述的STI工艺步骤形成。
根据本公开的一个实施例，第二垂直扩散板210是由第一STI结构104和第二STI结构105限定和隔离的硅活性区域。根据本公开的一个实施例，同样地，第二垂直扩散板210可以是P型掺杂或N型掺杂硅区域。例如，通过使用合适的硬掩模执行离子阱注入工艺(其通常被执行以在CMOS逻辑电路区域中形成离子阱)，可以将诸如硼的P型掺杂剂或诸如磷的N型掺杂剂注入到由第一STI结构104和第二STI结构105限定和隔离的硅活性区域中，从而形成第一垂直扩散板110和第二垂直扩散板210。可以在第二垂直扩散板210的表面处形成诸如P+区域或N+区域的重掺杂区域211。
根据本公开的一个实施例，第二垂直扩散板210还包括作为半导体衬底100的一部分的下部210a。如在图2中可以看到的那样，下部210a可以比第二垂直扩散板210的由第二STI结构105围绕的上覆盖部分宽。根据本公开的一个实施例，下部210a被外部晶片背面沟槽隔离结构505和内部晶片背面沟槽隔离结构504围绕并电隔离。根据本公开的一个实施例，晶片背面沟槽隔离结构505具有与第二STI结构105的环形形状大致相同的环形形状。根据本公开的一个实施例，晶片背面沟槽隔离结构505与第二STI结构105的底部直接接触。
根据本公开的一个实施例，晶片背面沟槽隔离结构505通过用绝缘层500填充晶片背面沟槽而形成。根据本公开的一个实施例，绝缘层500可以通过化学气相沉积(CVD)方法形成，该化学气相沉积方法包括但不限于等离子体增强CVD(PECVD)、低压CVD(LPCVD)、快速热CVD(RTCVD)或原子层沉积(ALD)方法。例如，绝缘层500可以包括氧化硅、氮化硅、氮氧化硅，但不限于此。
根据本公开的一个实施例，如在图2中可以看到的那样，电容器C1(Si-Si电容器)可以形成在第一垂直扩散板110和第二垂直扩散板210之间，其中插入其间的环形第一STI结构104和晶片背面沟槽隔离结构504用作电容器电介质层。多个第一接触元件CT1可以设置在第一垂直扩散板110上。通过多个第一接触元件CT1和金属互连410，第一垂直扩散板110可以电耦合到电容器结构1的阴极节点，其提供有第一电压。多个第二接触元件CT2可以设置在第二垂直扩散板210上。通过多个第二接触元件CT2和金属互连420，第二垂直扩散板210可以电耦合到电容器结构1的阳极节点，其提供有第二电压。根据本公开的一个实施例，第二电压可以高于第一电压。
根据本公开的一个实施例，诸如电阻器等的无源元件302和304可以形成在第一STI结构104的顶表面上，并且诸如电阻器等的无源元件306可以形成在第二STI结构105的顶表面上。根据本公开的一个实施例，无源元件302、304和306可以由多晶硅构成，但不限于此。根据本公开的一个实施例，无源元件302、304和306分别仅形成在第一STI结构104和第二STI结构105上。应当理解，图1中所示的无源元件302、304和306的布局和数量仅用于说明目的。
根据本公开的一个实施例，电容器结构1还可以包括围绕第二STI结构105、第二垂直扩散板210、第一STI结构104和第一垂直扩散板110的第三垂直扩散板120。当从上方观察时，如在图1中可以看到的那样，第三垂直扩散板120是环形结构，其环绕环形第二STI结构105。第三垂直扩散板120由第二STI结构105和外部第三STI结构106限定和隔离。第三STI结构106也是环形沟槽隔离，其电隔离第三垂直扩散板120。第三STI结构106可以通过如前所述的STI工艺步骤形成。根据本公开的一个实施例，第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210和第一STI结构104与最里面的第一垂直扩散板110同心地布置。
根据本公开的一个实施例，第三垂直扩散板120是由第二STI结构105和第三STI结构106限定和隔离的硅活性区域。根据本公开的一个实施例，同样地，第三垂直扩散板120可以是P型掺杂或N型掺杂硅区域。例如，通过使用合适的硬掩模执行离子阱注入工艺(其通常被执行以在CMOS逻辑电路区域中形成离子阱)，可以将诸如硼的P型掺杂剂或诸如磷的N型掺杂剂注入到由第二STI结构105和第三STI结构106限定和隔离的硅活性区域中，从而形成第一垂直扩散板110、第二垂直扩散板210和第三垂直扩散板120。诸如P+区域或N+区域的重掺杂区域121可以形成在第三垂直扩散板120的表面处。
根据本公开的一个实施例，第三垂直扩散板120还包括作为半导体衬底100的一部分的下部120a。如在图2中可以看到的那样，下部120a可以比第二垂直扩散板120的由第三STI结构106围绕的上覆盖部分宽。根据本公开的一个实施例，下部120a被外部晶片背面沟槽隔离结构506和内部晶片背面沟槽隔离结构505围绕并电隔离。根据本公开的一个实施例，晶片背面沟槽隔离结构506具有与第三STI结构106的环形形状大致相同的环形形状。根据本公开的一个实施例，晶片背面沟槽隔离结构506与第三STI结构106的底部直接接触。
根据本公开的一个实施例，晶片背面沟槽隔离结构506通过用绝缘层500填充晶片背面沟槽而形成。根据本公开的一个实施例，绝缘层500可以通过化学气相沉积(CVD)方法形成，该化学气相沉积方法包括但不限于等离子体增强CVD(PECVD)、低压CVD(LPCVD)、快速热CVD(RTCVD)或原子层沉积(ALD)方法。例如，绝缘层500可以包括氧化硅、氮化硅、氮氧化硅，但不限于此。
根据本公开的一个实施例，如在图2中可以看到的那样，电容器C2(Si-Si电容器)可以形成在第二垂直扩散板210和第三垂直扩散板120之间，其中插入其间的环形第二STI结构105和晶片背面沟槽隔离结构505用作电容器电介质层。多个第三接触元件CT3可以设置在第三垂直扩散板120上。通过多个第三接触元件CT3和金属互连410，第三垂直扩散板120可以电耦合到电容器结构1的阴极节点，其提供有第一电压。因此，根据本公开的一个实施例，如在图2中可以看到的那样，第一垂直扩散板110和第三垂直扩散板120都电耦合到阴极节点。
根据本公开的一个实施例，诸如电阻器等的无源元件308可以形成在第三STI结构106的顶表面上。根据本公开的一个实施例，无源元件308可以由多晶硅构成，但不限于此。根据本公开的一个实施例，无源元件308仅形成在第三STI结构106上。应当理解，图1中所示的无源元件308的布局和数量仅用于说明目的。
根据本公开的一个实施例，电容器结构1还可包括第四垂直扩散板220，第四垂直扩散板220围绕第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、第一STI结构104和第一垂直扩散板110。当从上方观察时，如在图1中可以看到的那样，第四垂直扩散板220是环形结构，其环绕环形第三STI结构106。第四垂直扩散板220由第三STI结构106和第四STI结构107限定和隔离。第四STI结构107也是环形沟槽隔离，其电隔离第四垂直扩散板220。第四STI结构107可以通过如前所述的STI工艺步骤形成。根据本公开的一个实施例，第四STI结构107、第四垂直扩散板220、第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、以及第一STI结构104与最里面的第一垂直扩散板110同心布置。
根据本公开的一个实施例，第四垂直扩散板220是由第三STI结构106和第四STI结构107限定和隔离的硅活性区域。根据本公开的一个实施例，同样地，第四垂直扩散板220可以是P型掺杂或N型掺杂硅区域。例如，通过使用合适的硬掩模执行离子阱注入工艺(其通常被执行以在CMOS逻辑电路区域中形成离子阱)，可以将诸如硼的P型掺杂剂或诸如磷的N型掺杂剂注入到由第三STI结构106和第四STI结构107限定和隔离的硅活性区域中，从而形成第一垂直扩散板110、第二垂直扩散板210、第三垂直扩散板120和第四垂直扩散板220。诸如P+区域或N+区域的重掺杂区域221可以形成在第四垂直扩散板220的表面处。
根据本公开的一个实施例，第四垂直扩散板220还包括作为半导体衬底100的一部分的下部220a。如在图2中可以看到的那样，下部220a可以比第四垂直扩散板220的由第四STI结构107围绕的上覆盖部分宽。根据本公开的一个实施例，下部220a被外部晶片背面沟槽隔离结构507和内部晶片背面沟槽隔离结构506围绕并电隔离。根据本公开的一个实施例，晶片背面沟槽隔离结构507具有与第四STI结构107的环形形状大致相同的环形形状。根据本公开的一个实施例，晶片背面沟槽隔离结构507与第四STI结构107的底部直接接触。
根据本公开的一个实施例，晶片背面沟槽隔离结构507通过用绝缘层500填充晶片背面沟槽而形成。根据本公开的一个实施例，绝缘层500可以通过化学气相沉积(CVD)方法形成，该化学气相沉积方法包括但不限于等离子体增强CVD(PECVD)、低压CVD(LPCVD)、快速热CVD(RTCVD)或原子层沉积(ALD)方法。例如，绝缘层500可以包括氧化硅、氮化硅、氮氧化硅，但不限于此。
根据本公开的一个实施例，如在图2中可以看到的那样，电容器C3(Si-Si电容器)可以形成在第三垂直扩散板120和第四垂直扩散板220之间，其中插入其间的环形第三STI结构106和晶片背面沟槽隔离结构506用作电容器电介质层。多个第四接触元件CT4可以设置在第四垂直扩散板220上。通过多个第四接触元件CT4和金属互连420，第四垂直扩散板220可以电耦合到电容器结构1的阳极节点，其提供有第二电压。因此，根据本公开的一个实施例，如在图2中可以看到的那样，第二垂直扩散板210和第四垂直扩散板220都电耦合到阳极节点。
根据本公开的一个实施例，诸如电阻器等的无源元件310可以形成在第四STI结构107的顶表面上。根据本公开的一个实施例，无源元件310可以由多晶硅构成，但不限于此。根据本公开的一个实施例，无源元件310仅形成在第四STI结构107上。应当理解，图1中所示的无源元件310的布局和数量仅用于说明目的。
在结构上，电容器结构1包括半导体衬底100、设置在半导体衬底100中的第一垂直扩散板110、设置在半导体衬底100中并围绕第一垂直扩散板110的第一浅沟槽隔离(STI)结构104、以及设置在半导体衬底100中并围绕第一STI结构104的第二垂直扩散板210。第一垂直扩散板110还包括作为半导体衬底100的一部分的第一下部110a。第一下部110a被第一晶片背面沟槽隔离结构504围绕并且电隔离。
根据一些实施例，第一晶片背面沟槽隔离结构504与第一STI结构104的底部直接接触。
根据一些实施例，第一晶片背面沟槽隔离结构504的横向厚度t小于第一STI结构104的横向厚度。
根据一些实施例，第一晶片背面沟槽隔离结构504具有与第一STI结构104的环形形状大致相同的环形形状。
根据一些实施例，第一垂直扩散板110是P型掺杂或N型掺杂区域。
根据一些实施例，第二垂直扩散板210是P型掺杂或N型掺杂区域。
根据一些实施例，电容器结构1还包括设置在半导体衬底100的背面100b上的绝缘层500。
根据一些实施例，第一STI结构104和第一晶片背面沟槽隔离结构504将第一垂直扩散板110与第二垂直扩散板210隔离。
根据一些实施例，第一垂直扩散板110电耦合到第一电压，并且第二垂直扩散板210电耦合到第二电压，其中第二电压高于第一电压。
根据一些实施例，电容器C1形成在第一垂直扩散板110和第二垂直扩散板210之间，其中插入其间的第一STI结构104和第一晶片背面沟槽隔离结构504用作电容器电介质层。
根据一些实施例，电容器结构1还包括设置在第一垂直扩散板110的表面处的第一重掺杂区域111、以及设置在第二垂直扩散板210的表面处的第二重掺杂区域211。
根据一些实施例，电容器结构1还包括设置在半导体衬底100中的第二浅沟槽隔离(STI)结构105。第二STI结构105围绕第二垂直扩散板210、第一STI结构104和第一垂直扩散板110。
根据一些实施例，第二垂直扩散板210还包括作为半导体衬底100的一部分的第二下部210a。
根据一些实施例，第二下部210a被第二晶片背面沟槽隔离结构505和第一晶片背面沟槽隔离结构504围绕并电隔离。
根据一些实施例，第二STI结构105、第二垂直扩散板210、第一STI结构104与第一垂直扩散板110同心布置。
根据一些实施例，第一垂直扩散板110和第二垂直扩散板210是由第一STI结构104和第二STI结构105限定和隔离的硅活性区域。
根据一些实施例，电容器结构1还包括直接在第一STI结构104或第二STI结构105的顶表面上的无源元件302、306。
根据一些实施例，无源元件302、306包括电阻器。根据一些实施例，无源元件302、306包括多晶硅。
根据一些实施例，电容器结构1还包括围绕第二STI结构105、第二垂直扩散板210、第一STI结构104和第一垂直扩散板110的第三垂直扩散板120、以及围绕第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、第一STI结构104和第一垂直扩散板110的第三浅沟槽隔离(STI)结构106。
根据一些实施例，电容器结构1还包括围绕第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、第一STI结构104、和第一垂直扩散板110的第四垂直扩散板220、以及围绕第四垂直扩散板220、第三STI结构106、第三垂直扩散板120、第二STI结构105、第二垂直扩散板210、第一STI结构104和第一垂直扩散板110的第四浅沟槽隔离(STI)结构107。
根据一些实施例，第二垂直扩散板210、第四垂直扩散板220和离子阱101电耦合到阳极节点，并且第一垂直扩散板110和第三垂直扩散板120电耦合到阴极节点。
根据一些实施例，半导体衬底100是硅衬底。
请参考图3至图5。图3至图5是示出根据本公开另一实施例的用于制造电容器结构的示例性方法的示意性截面图，其中相同的区域、层或元件由相同的数字标号表示。
如图3所示，诸如P型硅衬底的半导体衬底100的P2区域经受如前所述的STI工艺，从而形成交替的活性区域的同心环和交替地插入在活性区域的环之间的STI结构的同心环。例如，最里面的第一垂直扩散板110被第一STI结构104、第二垂直扩散板210、第二STI结构105、第三垂直扩散板120、第三STI结构106、第四垂直扩散板220、以及最外面的第四STI结构107围绕。在STI结构上形成图案化的多晶硅层。图案化的多晶硅层可以形成无源元件，例如无源元件302～310。
在形成无源元件302～310之后，可以在半导体衬底100的正面100a上沉积电介质层520。诸如接触插塞(例如先前描述的接触插塞CT1～CT4)的互连结构、以及诸如先前描述的互连410或420的金属线/迹线可以形成在电介质层520中或上。为了简单起见，仅示出了一个电介质层520。然而，应理解，电介质层520可包括多层电介质材料等。通过互连结构，第二垂直扩散板210、第四垂直扩散板220和离子阱101电耦合到阳极节点，并且第一垂直扩散板110和第三垂直扩散板120电耦合到阴极节点。
可以对半导体衬底100的P2区域进行多次离子注入工艺以形成P型或N型掺杂的第一垂直扩散板110、P型或N型掺杂的第二垂直扩散板210、P型或N型掺杂的第三垂直扩散板120、P型或N型掺杂的第四垂直扩散板220、以及重掺杂区域111、121、211、221。
如图4所示，接着，可以翻转半导体衬底100，然后对背面100b进行晶片减薄处理，以从背面100b去除半导体衬底100的一部分。晶片背面减薄工艺在本领域中是公知的，这里不再进一步详细描述。例如，半导体衬底100的正面100a可以粘附到载体衬底(未示出)，然后通过本领域已知的晶片抛光方法抛光或研磨背面100b。
如图5所示，通过使用诸如衬底接触(TSC)工艺的技术在半导体衬底100的背面100b上形成晶片背面沟槽隔离结构504～507。例如，首先，通过光刻和蚀刻工艺在半导体衬底100中形成同心的环形沟槽。随后，将绝缘层500沉积在半导体衬底100的背面100b上，并且同心的环形沟槽填充有绝缘层500。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对装置和方法进行多种修改和变更。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (22)

1.一种电容器结构，包括：
半导体衬底；
第一垂直扩散板，其设置在所述半导体衬底中，其中所述第一垂直扩散板还包括作为所述半导体衬底的一部分的第一下部，并且其中所述第一下部被第一晶片背面沟槽隔离结构围绕并电隔离；
第一浅沟槽隔离(STI)结构，其设置在所述半导体衬底中，并且所述第一STI结构围绕所述第一垂直扩散板；以及
第一导电类型的第二垂直扩散板，其设置在所述半导体衬底中，并且所述第二垂直扩散板围绕所述第一STI结构，
其中在所述第一垂直扩散板和所述第二垂直扩散板之间形成第一电容器，其中插入在所述第一垂直扩散板和所述第二垂直扩散板之间的所述第一STI结构和所述第一晶片背面沟槽隔离结构用作第一电容器电介质层。
2.根据权利要求1所述的电容器结构，其中所述第一晶片背面沟槽隔离结构与所述第一STI结构的底部直接接触。
3.根据权利要求1所述的电容器结构，其中所述第一晶片背面沟槽隔离结构的横向厚度小于所述第一STI结构的横向厚度。
4.根据权利要求1所述的电容器结构，其中所述第一晶片背面沟槽隔离结构具有与所述第一STI结构的环形形状相同的环形形状。
5.根据权利要求1所述的电容器结构，其中所述第一垂直扩散板是P型掺杂或N型掺杂区域。
6.根据权利要求5所述的电容器结构，其中所述第二垂直扩散板是P型掺杂或N型掺杂区域。
7.根据权利要求1所述的电容器结构，还包括：
设置在所述半导体衬底的背面上的绝缘层。
8.根据权利要求1所述的电容器结构，其中所述第一STI结构和所述第一晶片背面沟槽隔离结构将所述第一垂直扩散板与所述第二垂直扩散板隔离。
9.根据权利要求1所述的电容器结构，其中所述第一垂直扩散板电耦合到第一电压，并且所述第二垂直扩散板电耦合到第二电压，其中所述第二电压高于所述第一电压。
10.根据权利要求1所述的电容器结构，还包括：
第一重掺杂区域，其设置在所述第一垂直扩散板的表面上；以及
第二重掺杂区域，其设置在所述第二垂直扩散板的表面上。
11.根据权利要求1所述的电容器结构，还包括：
第二浅沟槽隔离(STI)结构，其设置在所述半导体衬底中，并且所述第二STI结构围绕所述第二垂直扩散板、所述第一STI结构和所述第一垂直扩散板。
12.根据权利要求11所述的电容器结构，其中所述第二垂直扩散板还包括作为所述半导体衬底的一部分的第二下部。
13.根据权利要求12所述的电容器结构，其中所述第二下部被第二晶片背面沟槽隔离结构和所述第一晶片背面沟槽隔离结构围绕并电隔离。
14.根据权利要求11所述的电容器结构，其中所述第二STI结构、所述第二垂直扩散板、所述第一STI结构与所述第一垂直扩散板同心地布置。
15.根据权利要求11所述的电容器结构，其中所述第一垂直扩散板和所述第二垂直扩散板是由所述第一STI结构和所述第二STI结构限定和隔离的硅活性区域。
16.根据权利要求11所述的电容器结构，还包括：
直接在所述第一STI结构或所述第二STI结构的顶表面上的无源元件。
17.根据权利要求16所述的电容器结构，其中所述无源元件包括电阻器。
18.根据权利要求16所述的电容器结构，其中所述无源元件包括多晶硅。
19.根据权利要求12所述的电容器结构，还包括：
第三垂直扩散板，其围绕所述第二STI结构、所述第二垂直扩散板、所述第一STI结构和所述第一垂直扩散板；以及
第三浅沟槽隔离(STI)结构，其围绕所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构和所述第一垂直扩散板，
其中在所述第二垂直扩散板和所述第三垂直扩散板之间形成第二电容器，其中插入在所述第二垂直扩散板和所述第三垂直扩散板之间的所述第二STI结构和所述第二晶片背面沟槽隔离结构用作第二电容器电介质层。
20.根据权利要求19所述的电容器结构，还包括：
第四垂直扩散板，其围绕所述第三STI结构、所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构和所述第一垂直扩散板；以及
第四浅沟槽隔离(STI)结构，其围绕所述第四垂直扩散板、所述第三STI结构、所述第三垂直扩散板、所述第二STI结构、所述第二垂直扩散板、所述第一STI结构和所述第一垂直扩散板，
其中在所述第三垂直扩散板和所述第四垂直扩散板之间形成第三电容器，其中插入在所述第三垂直扩散板和所述第四垂直扩散板之间的所述第三STI结构和所述第三STI结构下方的第三晶片背面沟槽隔离结构用作第三电容器电介质层。
21.根据权利要求20所述的电容器结构，其中所述第二垂直扩散板、所述第四垂直扩散板电耦合到阳极节点，并且其中所述第一垂直扩散板和所述第三垂直扩散板电耦合到阴极节点。
22.根据权利要求1所述的电容器结构，其中所述半导体衬底是硅衬底。
CN201980000232.8A 2019-01-30 2019-01-30 具有垂直扩散板的电容器结构 Active CN109923666B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010330599.0A CN111653627B (zh) 2019-01-30 2019-01-30 具有垂直扩散板的电容器结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/073896 WO2020154950A1 (en) 2019-01-30 2019-01-30 Capacitor structure having vertical diffusion plates

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010330599.0A Division CN111653627B (zh) 2019-01-30 2019-01-30 具有垂直扩散板的电容器结构

Publications (2)

Publication Number Publication Date
CN109923666A CN109923666A (zh) 2019-06-21
CN109923666B true CN109923666B (zh) 2020-05-26

Family

ID=66979094

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201980000232.8A Active CN109923666B (zh) 2019-01-30 2019-01-30 具有垂直扩散板的电容器结构
CN202010330599.0A Active CN111653627B (zh) 2019-01-30 2019-01-30 具有垂直扩散板的电容器结构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010330599.0A Active CN111653627B (zh) 2019-01-30 2019-01-30 具有垂直扩散板的电容器结构

Country Status (7)

Country Link
US (1) US10777690B2 (zh)
EP (1) EP3853895B1 (zh)
JP (1) JP7181407B2 (zh)
KR (1) KR102626948B1 (zh)
CN (2) CN109923666B (zh)
TW (1) TWI692854B (zh)
WO (1) WO2020154950A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022047644A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. On-chip capacitor structures in semiconductor devices
US11380707B2 (en) 2020-12-09 2022-07-05 Sandisk Technologies Llc Three-dimensional memory device including backside trench support structures and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064282A (zh) * 2006-04-24 2007-10-31 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
CN101226898A (zh) * 2007-01-18 2008-07-23 国际商业机器公司 沟槽电容器及其制造方法
CN102760737A (zh) * 2011-04-28 2012-10-31 上海华虹Nec电子有限公司 浮栅型eeprom器件及其制造方法
CN103094362A (zh) * 2011-11-04 2013-05-08 台湾积体电路制造股份有限公司 3d电容器及其制造方法
CN107818970A (zh) * 2016-09-13 2018-03-20 德克萨斯仪器股份有限公司 集成沟槽式电容器

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221546A (ja) 2002-12-27 2004-08-05 Sharp Corp 半導体記憶装置及び携帯電子機器
TWI269433B (en) 2004-07-21 2006-12-21 Nanya Technology Corp Memory device with vertical transistor and trench capacitor and fabrication method thereof
DE102005030638A1 (de) * 2005-06-30 2007-01-11 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US7598561B2 (en) 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
JP4427534B2 (ja) * 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
US7968929B2 (en) * 2007-08-07 2011-06-28 International Business Machines Corporation On-chip decoupling capacitor structures
CN107293322B (zh) 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
US8334571B2 (en) 2010-03-25 2012-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Junction varactor for ESD protection of RF circuits
JP5141740B2 (ja) * 2010-10-04 2013-02-13 株式会社デンソー 半導体装置およびその製造方法
US8470684B2 (en) * 2011-05-12 2013-06-25 International Business Machines Corporation Suppression of diffusion in epitaxial buried plate for deep trenches
KR20130023995A (ko) 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
US9111781B2 (en) * 2012-02-24 2015-08-18 Infineon Technologies Ag Trench capacitors and methods of forming the same
TWI517414B (zh) 2012-05-18 2016-01-11 旺宏電子股份有限公司 具有增強崩潰電壓之蕭基特二極體
JP2014075499A (ja) * 2012-10-05 2014-04-24 Panasonic Corp 半導体装置および当該半導体装置を用いた半導体リレー
US9076729B2 (en) * 2013-03-13 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnection structure having notches for semiconductor device
KR102193685B1 (ko) 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20160035818A1 (en) * 2014-07-30 2016-02-04 Globalfoundries Inc. Forming a vertical capacitor and resulting device
US9590059B2 (en) * 2014-12-24 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor to integrate with flash memory
JP6580164B2 (ja) * 2015-05-08 2019-09-25 シーラス ロジック インターナショナル セミコンダクター リミテッド Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ
US10290699B2 (en) * 2016-08-24 2019-05-14 Texas Instruments Incorporated Method for forming trench capacitor having two dielectric layers and two polysilicon layers
US9812580B1 (en) * 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
WO2018182724A1 (en) 2017-03-31 2018-10-04 Intel Corporation Technique for creating a self-aligned bitline in a vertical fet
US10297505B2 (en) * 2017-04-26 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064282A (zh) * 2006-04-24 2007-10-31 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
CN101226898A (zh) * 2007-01-18 2008-07-23 国际商业机器公司 沟槽电容器及其制造方法
CN102760737A (zh) * 2011-04-28 2012-10-31 上海华虹Nec电子有限公司 浮栅型eeprom器件及其制造方法
CN103094362A (zh) * 2011-11-04 2013-05-08 台湾积体电路制造股份有限公司 3d电容器及其制造方法
CN107818970A (zh) * 2016-09-13 2018-03-20 德克萨斯仪器股份有限公司 集成沟槽式电容器

Also Published As

Publication number Publication date
US20200243693A1 (en) 2020-07-30
CN111653627B (zh) 2021-03-12
US10777690B2 (en) 2020-09-15
TW202029479A (zh) 2020-08-01
EP3853895B1 (en) 2023-11-22
KR20210080453A (ko) 2021-06-30
TWI692854B (zh) 2020-05-01
EP3853895A4 (en) 2022-06-08
KR102626948B1 (ko) 2024-01-17
JP7181407B2 (ja) 2022-11-30
WO2020154950A1 (en) 2020-08-06
JP2022509990A (ja) 2022-01-25
EP3853895A1 (en) 2021-07-28
CN109923666A (zh) 2019-06-21
CN111653627A (zh) 2020-09-11

Similar Documents

Publication Publication Date Title
US7193262B2 (en) Low-cost deep trench decoupling capacitor device and process of manufacture
US20210184055A1 (en) Capacitor structure having vertical diffusion plates
KR101791730B1 (ko) 반도체 구조 및 그 제조 방법
US20120261804A1 (en) Vertical substrate diode, method of manufacture and design structure
CN109923666B (zh) 具有垂直扩散板的电容器结构
US20210005599A1 (en) Internally stacked npn with segmented collector
EP2688092A1 (en) Semiconductor die with a through silicon via and corresponding manufacturing process
CN111180344B (zh) 三维堆叠结构及制备方法
CN111162046B (zh) 三维堆叠结构及制备方法
CN109326592B (zh) 瞬态电压抑制器及其制造方法
US6528383B1 (en) Simultaneous formation of deep trench capacitor and resistor
TWI695479B (zh) 具有高靜電防護能力之二極體及其形成方法
CN108321155B (zh) 基于bjt的集成电路抗静电转接板
CN108091623B (zh) 基于bjt的系统级封装抗静电转接板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant