JP2022509990A - 垂直拡散板を有するキャパシタ構造 - Google Patents

垂直拡散板を有するキャパシタ構造 Download PDF

Info

Publication number
JP2022509990A
JP2022509990A JP2021530954A JP2021530954A JP2022509990A JP 2022509990 A JP2022509990 A JP 2022509990A JP 2021530954 A JP2021530954 A JP 2021530954A JP 2021530954 A JP2021530954 A JP 2021530954A JP 2022509990 A JP2022509990 A JP 2022509990A
Authority
JP
Japan
Prior art keywords
vertical diffuser
sti
vertical
capacitor
diffuser
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021530954A
Other languages
English (en)
Other versions
JP7181407B2 (ja
Inventor
リアン・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022509990A publication Critical patent/JP2022509990A/ja
Application granted granted Critical
Publication of JP7181407B2 publication Critical patent/JP7181407B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66174—Capacitors with PN or Schottky junction, e.g. varactors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

キャパシタ構造は、半導体基板と、半導体基板中に配設された第１の垂直拡散板と、半導体基板中に配設され第１の垂直拡散板を囲む第１のシャロートレンチアイソレーション（ＳＴＩ）構造と、半導体基板中に配設され第１のＳＴＩ構造を囲む第２の垂直拡散板とを含む。第１の垂直拡散板は、半導体基板の部分である、第１の下部をさらに含む。第１の下部は、第１のウェハ裏面側トレンチアイソレーション構造によって囲まれて電気的に分離される。第１のウェハ裏面側トレンチアイソレーション構造は、第１のＳＴＩ構造の底部と直接接触する。

Description

本開示は、一般的に半導体技術の分野に関し、より詳細には、シリコン基板中に垂直に配置された拡散板を有するキャパシタ構造に関する。
当技術分野で知られているように、３Ｄ ＮＡＮＤは、より高い貯蔵密度およびより低い単位ギガバイト当たりのコストのために容量を増やすため、メモリセルを垂直に積み重ねるフラッシュメモリ技術である。
３Ｄ ＮＡＮＤ技術では、メモリセルは高電圧で動作し、電圧ブーストを実装するためにキャパシタが必要である。典型的には、ＭＯＳキャパシタ、ＭＯＭキャパシタ、またはポリ－ポリキャパシタが３Ｄ ＮＡＮＤチップ回路で使用される。
３Ｄ ＮＡＮＤ技術は、高密度および大容量へ、特に、６４層から１２８層方式へと向かって進んでおり、デバイスの数およびトレースの数が著しく増加している一方で、チップの面積は、本質的に変わらないままである。結果として、シリコンウェハおよびバックエンド配線のための空間がますます小さくなっている。従来型ＭＯＳキャパシタまたはＭＯＭキャパシタは、通常では、バックエンド段に、大きいチップ面積または金属トレース面積を必要とし、大面積ＭＯＳキャパシタは、時間依存性絶縁破壊（ＴＤＤＢ）の問題を引き起こす可能性がある。
したがって、当技術分野では、回路要件を満たし、同時に大きすぎる空間を占有する必要がない新規のキャパシタ構造についての必要性が依然としてある。
シリコン基板中に垂直に配置された拡散板を有するキャパシタ構造を提供することが、本開示の１つの目的であり、これによって、上述の従来技術の欠点および欠陥を解決することが可能である。
本開示の１つの態様は、半導体基板と、半導体基板中に配設された第１の垂直拡散板と、半導体基板中に配設され第１の垂直拡散板を囲む第１のシャロートレンチアイソレーション（ＳＴＩ）構造と、半導体基板中に配設され第１のＳＴＩ構造を囲む第２の垂直拡散板とを含むキャパシタ構造を提供する。第１の垂直拡散板は、半導体基板の部分である、第１の下部をさらに備える。第１の下部は、第１のウェハ裏面側トレンチアイソレーション構造によって囲まれて電気的に分離される。
いくつかの実施形態によれば、第１のウェハ裏面側トレンチアイソレーション構造は、第１のＳＴＩ構造の底部と直接接触する。
いくつかの実施形態によれば、第１のウェハ裏面側トレンチアイソレーション構造は、第１のＳＴＩ構造のものより小さい横方向の厚さｔを有する。
いくつかの実施形態によれば、第１のウェハ裏面側トレンチアイソレーション構造は、第１のＳＴＩ構造のものとほぼ同じリング形状を有する。
いくつかの実施形態によれば、第１の垂直拡散板は、Ｐ型ドープ領域またはＮ型ドープ領域である。
いくつかの実施形態によれば、第２の垂直拡散板は、Ｐ型ドープ領域またはＮ型ドープ領域である。
いくつかの実施形態によれば、キャパシタ構造は、半導体基板の裏面側に配設された絶縁層をさらに備える。
いくつかの実施形態によれば、第１のＳＴＩ構造および第１のウェハ裏面側トレンチアイソレーション構造は、第１の垂直拡散板を第２の垂直拡散板から分離する。
いくつかの実施形態によれば、第１の垂直拡散板が第１の電圧に電気的に結合され、第２の垂直拡散板が第２の電圧に電気的に結合され、第２の電圧が第１の電圧よりも高い。
いくつかの実施形態によれば、キャパシタは、第１の垂直拡散板と第２の垂直拡散板の間に形成され、第１のＳＴＩ構造および第１のウェハ裏面側トレンチアイソレーション構造がその間に挿置され、キャパシタ誘電体層として働く。
いくつかの実施形態によれば、キャパシタ構造は、第１の垂直拡散板の表面に配設される第１の高度にドープされた領域と、第２の垂直拡散板の表面に配設される第２の高度にドープされた領域とをさらに備える。
いくつかの実施形態によれば、キャパシタ構造は、半導体基板中に配設される第２のシャロートレンチアイソレーション（ＳＴＩ）構造をさらに備える。第２のＳＴＩ構造は、第２の垂直拡散板、第１のＳＴＩ構造、および第１の垂直拡散板を囲む。
いくつかの実施形態によれば、第２の垂直拡散板は、半導体基板の部分である、第２の下部をさらに備える。
いくつかの実施形態によれば、第２の下部は、第２のウェハ裏面側トレンチアイソレーション構造および第１のウェハ裏面側トレンチアイソレーション構造によって囲まれて電気的に分離される。
いくつかの実施形態によれば、第２のＳＴＩ構造、第２の垂直拡散板、第１のＳＴＩ構造は、第１の垂直拡散板と同心円状に配置される。
いくつかの実施形態によれば、第１の垂直拡散板および第２の垂直拡散板は、第１のＳＴＩ構造および第２のＳＴＩ構造によって画定されて分離されるシリコン活性区域である。
いくつかの実施形態によれば、キャパシタ構造は、第１のＳＴＩ構造または第２のＳＴＩ構造の上面の直上に受動素子をさらに備える。
いくつかの実施形態によれば、受動素子は抵抗器を備える。いくつかの実施形態によれば、受動素子はポリシリコンを含む。
いくつかの実施形態によれば、キャパシタ構造は、第２のＳＴＩ構造、第２の垂直拡散板、第１のＳＴＩ構造、および第１の垂直拡散板を囲む第３の垂直拡散板と、第３の垂直拡散板、第２のＳＴＩ構造、第２の垂直拡散板、第１のＳＴＩ構造、および第１の垂直拡散板を囲む第３のシャロートレンチアイソレーション（ＳＴＩ）構造とをさらに備える。
いくつかの実施形態によれば、キャパシタ構造は、第３のＳＴＩ構造、第３の垂直拡散板、第２のＳＴＩ構造、第２の垂直拡散板、第１のＳＴＩ構造、および第１の垂直拡散板を囲む第４の垂直拡散板と、第４の垂直拡散板、第３のＳＴＩ構造、第３の垂直拡散板、第２のＳＴＩ構造、第２の垂直拡散板、第１のＳＴＩ構造、および第１の垂直拡散板を囲む第４のシャロートレンチアイソレーション（ＳＴＩ）構造とをさらに備える。
いくつかの実施形態によれば、第２の垂直拡散板、第４の垂直拡散板、およびイオンウェルはアノードノードに電気的に結合され、第１の垂直拡散板および第３の垂直拡散板はカソードノードに電気的に結合される。
いくつかの実施形態によれば、半導体基板は、シリコン基板である。
本発明のこれらおよび他の目的は、様々な図および図面に図示される好ましい実施形態の以下の詳細な記載を読めば、当業者にはきっと明らかとなろう。
本明細書に組み込まれて本明細書の一部を形成する添付図面は、本開示の実施形態を図示しており、説明とともに、本開示の原理を説明して、当業者が本開示を作り使用することを可能にするようさらに役に立つ。
本発明の一実施形態による、半導体基板中に製造されたキャパシタ構造の例示的なレイアウト構造を示す概略図である。 図１の線Ｉ－Ｉ’に沿った概略断面図である。 本開示の別の実施形態による、キャパシタ構造を製造するための例示的な方法を示す概略断面図である。 本開示の別の実施形態による、キャパシタ構造を製造するための例示的な方法を示す概略断面図である。 本開示の別の実施形態による、キャパシタ構造を製造するための例示的な方法を示す概略断面図である。
本開示の実施形態は、添付図面を参照して記載される。
ここでは、本開示を理解して実装するため、および技術的な効果を実現するために、添付図面に図示される本発明の例示的な実施形態に、詳細に参照が行われることになる。以下の記載は例としてのみ行われているが、本開示を限定しないことを理解することができる。互いに矛盾しない本開示の様々な実施形態および実施形態中の様々な特徴は、様々な形で組み合わせて再配置することができる。本開示の精神および範囲から逸脱することなく、本開示に対する変更形態、等価形態、または改善形態が、当業者に想到されて、本開示の範囲内に包含されることが意図されている。
「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書中の言及は、記載される実施形態が特定の特徴、構造、または特性を含むことができることを示すが、あらゆる実施形態が特定の特徴、構造、または特性を必ずしも含まない場合があることに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を言及していない。
さらに、特定の特徴、構造、または特性が実施形態について記載されるとき、明示的に記載されるまたはされない他の実施形態について、そのような特徴、構造、または特性に影響を及ぼすことは、当業者の知識の範囲内であろう。
一般的に、用語は、少なくとも部分的には文脈中の使用法から理解することができる。たとえば、本明細書で使用する「１つまたは複数」という用語は、少なくとも部分的に文脈に依存して、任意の特徴、構造、または特性を単数の意味で記載するために使用する場合があり、または特徴、構造、または特性の組合せを複数の意味で記載するために使用する場合がある。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などといった用語は、また、少なくとも部分的に文脈に依存して、単数形の使用を伝えるよう、または複数形の使用を伝えるように理解することができる。
本開示における、「～の上に（ｏｎ）」、「～の上方に（ａｂｏｖｅ）」、および「～を覆って（ｏｖｅｒ）」の意味は、最も広い形で解釈するべきであり、そのため、「～の上に（ｏｎ）」は、何か「の直ぐ上に（ｄｉｒｅｃｔｌｙ ｏｎ）」だけを意味せず、その間に介在する特徴または層がある何か「の上に（ｏｎ）」の意味も含み、「～の上方に（ａｂｏｖｅ）」または「～を覆って（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「を覆って（ｏｖｅｒ）」の意味だけを意味せず、それがその間に介在する特徴または層がない何か「の上方に（ａｂｏｖｅ）」または「を覆って（ｏｖｅｒ）」（すなわち、何かの直ぐ上）である意味をやはり含むことができることを容易に理解するべきである。
さらに、空間に関係する用語、「～の下に（ｂｅｎｅａｔｈ）」、「～の下方に（ｂｅｌｏｗ）」、「～より下に（ｌｏｗｅｒ）」、「～より上方に（ａｂｏｖｅ）」、「～より上に（ｕｐｐｅｒ）」などは、本明細書では、図に図示されるような、１つの要素または特徴の、別の要素または特徴に対する関係を記載するための記載がしやすいように使用する場合がある。
空間に関係する用語は、図に描かれる方位に加えて、使用または動作中のデバイスの異なる方位を包含することが意図される。装置は、他の方位（９０度回転した、または他の方位）に向けることができ、本明細書で使用する空間に関係する記述子は、それに従って同様に解釈することができる。
本明細書で使用する、「基板」という用語は、その上に後続の材料層が加えられる材料のことを呼ぶ。基板自体をパターン形成することができる。基板の上面上に加えられる材料は、パターン形成することができ、またはパターン形成しないままにすることができる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどといった、半導体材料の幅広い配列を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどといった、非導電性材料から作ることができる。
本明細書で使用する、「層」という用語は、厚さを有する領域を含む材料部分を呼ぶ。層は、下にある構造または上にある構造の全体を覆って延在することができ、または下にある構造または上にある構造の範囲より小さい範囲を有することができる。さらに、層は、連続的構造の厚さよりも薄い厚さを有する、均質または不均質な連続的構造の領域であってよい。たとえば、層は、連続的構造の上面と底面の間の、または上面および底面の、水平面の任意の対の間にあってよい。層は、水平、垂直、および／または先細面に沿って延在することができる。基板は、層であってよく、その中に１つまたは複数の層を含んでよく、ならびに／または、その上、その上方、および／もしくはその下方に１つまたは複数の層を有してよい。層は複数の層を含むことができる。たとえば、相互接続層が、１つまたは複数の導体および接点層（その中で、接点、相互接続線、および／またはスルーホールが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用する、「公称／公称の」という用語は、製品またはプロセスの設計フェーズ期間に設定された構成要素またはプロセス動作についての特性またはパラメータの所望の値、または目標の値、ならびに、所望の値の上および／または下の値の範囲のことを呼ぶ。値の範囲は、製造プロセスまたは許容範囲におけるわずかなばらつきに起因してよい。本明細書で使用する、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変わる場合がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、たとえば値の１０～３０％（値の±１０％、±２０％、または±３０％）内で変わる所与の量の値を示すことができる。
本開示は、シリコン基板中の垂直に配置された拡散板を有するキャパシタ構造に関する。上述のキャパシタ構造は、ＣＭＯＳウェハ上に製造することができ、３次元（３Ｄ）ＮＡＮＤデバイスを形成するためにアレイウェハと結合することができる。キャパシタの誘電体層として機能するシャロートレンチアイソレーション（ＳＴＩ）構造は、キャパシタ構造の垂直に配置された拡散板間に配設される。キャパシタ構造の底部および周辺部に沿って、ウェハ裏面側トレンチアイソレーションが設けられ、反対の極性の拡散板を互いに電気的に分離する。上述のキャパシタ構造は、ポリシリコンゲート（ポリゲート）キャパシタ／抵抗器区域に組み込むことができ、その結果、ＣＭＯＳウェハの空間を効率的に使用することができ、単位面積当たりの容量を増やすことができる。
図１および図２を参照せよ。図１は、本発明の一実施形態による、半導体基板中に製造されたキャパシタ構造の例示的なレイアウト構造を示す概略図である。図２は、図１の線Ｉ－Ｉ’に沿った概略断面図である。図を通して描かれる素子の形状またはキャパシタ構造のレイアウトは説明目的のためだけであることを理解されたい。本開示の様々な実施形態に従って、異なる形状またはレイアウトを採用することができる。
図１および図２に示されるように、キャパシタ構造１は、シリコンなどといった半導体材料の半導体基板１００中のポリゲートキャパシタ／抵抗器区域（Ｐ２区域）内に構築することができるが、それに限定されない。本開示の一実施形態によれば、たとえば、半導体基板１００は、Ｐ型シリコン基板であってよい。しかし、他の実施形態に従って、シリコンオンインシュレータ（ＳＯＩ）基板またはエピタキシャル基板などといった他の半導体基板を採用できることを理解されたい。本開示の一実施形態によれば、半導体基板１００は、表面側１００ａおよび裏面側１００ｂを有する。
半導体基板１００上に、ＣＭＯＳウェハを形成するように複数のＣＭＯＳ回路素子（図示せず）を製造することができる。ＣＭＯＳウェハは、３次元（３Ｄ）ＮＡＮＤデバイスを形成するためにアレイウェハ（またはメモリセルウェハ）と結合することができる。本開示のキャパシタ構造１は、３Ｄ ＮＡＮＤデバイスの動作期間に電圧ブーストを実施するため必要な大容量を提供することができる。さらに、本開示のキャパシタ構造１は、現在のＣＭＯＳプロセスと互換性がある。本開示のキャパシタ構造１は、ＣＭＯＳ回路素子と一体に製造される、集積キャパシタ構造である。
図１および図２に図示される非限定の実施形態では、キャパシタ構造１は、第１のシャロートレンチアイソレーション（ＳＴＩ）構造１０４によって囲まれる第１の垂直拡散板１１０を備える。図１でわかるように、上方から見ると、第１の垂直拡散板１１０は、矩形形状を有することができ、その長軸またはより長い側は基準ｘ軸に沿って延在し、そのより短い側は基準ｙ軸に沿って延在する。第１のＳＴＩ構造１０４は、半導体基板１００の表面側１００ａ上に形成されるリング形状のトレンチアイソレーションである。第１のＳＴＩ構造１０４は、第１の垂直拡散板１１０を電気的に分離する。本開示の様々な実施形態に従って、第１の垂直拡散板１１０および第１のＳＴＩ構造１０４の異なる形状またはレイアウトを採用できることが理解される。
本開示の一実施形態によれば、第１の垂直拡散板１１０は、第１のＳＴＩ構造１０４によって画定されて分離されるシリコン活性区域である。本開示の一実施形態によれば、第１の垂直拡散板１１０は、Ｐ型ドープシリコン区域またはＮ型ドープシリコン区域であってよい。たとえば、ＣＭＯＳロジック回路領域でイオンウェルを形成するために一般的に実施される好適なハードマスクを使用するイオンウェル打込みプロセスを実施することによって、ボロンなどのＰ型ドーパントまたはリンなどといったＮ型ドーパントを、第１のＳＴＩ構造１０４によって画定されて分離されるシリコン活性区域へと打ち込み、それによって、第１の垂直拡散板１１０を形成することができる。Ｐ＋領域またはＮ＋領域などといった高度にドープされた領域１１１を、第１の垂直拡散板１１０の表面に形成することができる。したがって、イオンウェル打込みプロセス後の第１の垂直拡散板１１０のドープ濃度は、半導体基板１００のものより高い。
本開示の一実施形態によれば、たとえば、第１のＳＴＩ構造１０４は、限定しないが、以下のステップ、すなわち、（１）半導体基板１００の中に環状アイソレーショントレンチをエッチングするステップと、（２）環状アイソレーショントレンチの内面上に酸化シリコンライナまたは窒化シリコンライナなどといったライナ層を形成するステップと、（３）環状アイソレーショントレンチを二酸化シリコンまたはＨＤＰＣＶＤ酸化物などといったトレンチ充填絶縁層で満たすステップと、（４）環状アイソレーショントレンチの外側の過剰なトレンチ充填絶縁層を除去するために化学的機械的研磨（ＣＭＰ）を実施するステップとを実施することによって形成することができる。
本開示の一実施形態によれば、第１の垂直拡散板１１０は、半導体基板１００の部分である下部１１０ａをさらに備える。図２でわかるように、下部１１０ａは、第１のＳＴＩ構造１０４によって囲まれる第１の垂直拡散板１１０の上にある部分より幅広くすることができる。本開示の一実施形態によれば、下部１１０ａは、ウェハ裏面側トレンチアイソレーション構造５０４によって囲まれて電気的に分離される。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０４は、第１のＳＴＩ構造１０４のものとほぼ同じリング形状を有する。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０４は、第１のＳＴＩ構造１０４の底部と直接接触する。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０４は、第１のＳＴＩ構造１０４のものより小さい横方向の厚さｔを有する。
本開示の一実施形態によれば、絶縁層５００が半導体基板１００の裏面側１００ｂ上に配設される。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０４は、ウェハ裏面側トレンチを絶縁層５００で満たすことによって形成される。本開示の一実施形態によれば、絶縁層５００は、限定しないが、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、急熱ＣＶＤ（ＲＴＣＶＤ）、または原子層堆積（ＡＬＤ）法を含む化学気相堆積（ＣＶＤ）法によって形成することができる。たとえば、絶縁層５００は、酸化シリコン、窒化シリコン、酸窒化シリコンを含むことができるが、これらに限定されない。
キャパシタ構造１は、第１のＳＴＩ構造１０４および第１の垂直拡散板１１０を囲む第２の垂直拡散板２１０をさらに備える。図１でわかるように、上方から見ると、第２の垂直拡散板２１０は、環状の第１のＳＴＩ構造１０４を取り囲む円環形状構造である。第２の垂直拡散板２１０は、第１のＳＴＩ構造１０４および外側の第２のＳＴＩ構造１０５によって画定されて分離される。第２のＳＴＩ構造１０５は、やはり、第２の垂直拡散板２１０を電気的に分離するリング形状のトレンチアイソレーションである。第２のＳＴＩ構造１０５は、以前に記載されたようなＳＴＩプロセスステップによって形成することができる。
本開示の一実施形態によれば、第２の垂直拡散板２１０は、第１のＳＴＩ構造１０４および第２のＳＴＩ構造１０５によって画定されて分離されるシリコン活性区域である。本開示の一実施形態によれば、同様に、第２の垂直拡散板２１０は、Ｐ型ドープシリコン区域またはＮ型ドープシリコン区域であってよい。たとえば、ＣＭＯＳロジック回路領域でイオンウェルを形成するために一般的に実施される好適なハードマスクを使用するイオンウェル打込みプロセスを実施することによって、ボロンなどのＰ型ドーパントまたはリンなどといったＮ型ドーパントを、第１のＳＴＩ構造１０４および第２のＳＴＩ構造１０５によって画定されて分離されるシリコン活性区域へと打ち込み、それによって、第１の垂直拡散板１１０および第２の垂直拡散板２１０を形成することができる。Ｐ＋領域またはＮ＋領域などといった高度にドープされた領域２１１を、第２の垂直拡散板２１０の表面に形成することができる。
本開示の一実施形態によれば、第２の垂直拡散板２１０は、半導体基板１００の部分である下部２１０ａをさらに備える。図２でわかるように、下部２１０ａは、第２のＳＴＩ構造１０５によって囲まれる第２の垂直拡散板２１０の上にある部分より幅広くすることができる。本開示の一実施形態によれば、下部２１０ａは、外側ウェハ裏面側トレンチアイソレーション構造５０５および内側ウェハ裏面側トレンチアイソレーション構造５０４によって囲まれて電気的に分離される。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０５は、第２のＳＴＩ構造１０５のものとほぼ同じリング形状を有する。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０５は、第２のＳＴＩ構造１０５の底部と直接接触する。
本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０５は、ウェハ裏面側トレンチを絶縁層５００で満たすことによって形成される。本開示の一実施形態によれば、絶縁層５００は、限定しないが、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、急熱ＣＶＤ（ＲＴＣＶＤ）、または原子層堆積（ＡＬＤ）法を含む化学気相堆積（ＣＶＤ）法によって形成することができる。たとえば、絶縁層５００は、酸化シリコン、窒化シリコン、酸窒化シリコンを含むことができるが、これらに限定されない。
本開示の一実施形態によれば、図２でわかるように、キャパシタＣ１（Ｓｉ－Ｓｉキャパシタ）は、第１の垂直拡散板１１０と第２の垂直拡散板２１０の間に形成され、環状の第１のＳＴＩ構造１０４およびウェハ裏面側トレンチアイソレーション構造５０４がその間に挿置され、キャパシタ誘電体層として働くことができる。複数の第１の接点要素ＣＴ１を、第１の垂直拡散板１１０上に配設することができる。複数の第１の接点要素ＣＴ１および金属相互接続４１０を通して、第１の垂直拡散板１１０を、第１の電圧が提供されるキャパシタ構造１のカソードノードに電気的に結合することができる。複数の第２の接点要素ＣＴ２を、第２の垂直拡散板２１０上に配設することができる。複数の第２の接点要素ＣＴ２および金属相互接続４２０を通して、第２の垂直拡散板２１０を、第２の電圧が提供されるキャパシタ構造１のアノードノードに電気的に結合することができる。本開示の一実施形態によれば、第２の電圧は第１の電圧より高くてよい。
本開示の一実施形態によれば、抵抗器などといった受動素子３０２および３０４を、第１のＳＴＩ構造１０４の上面上に形成することができ、抵抗器などといった受動素子３０６を、第２のＳＴＩ構造１０５の上面上に形成することができる。本開示の一実施形態によれば、受動素子３０２、３０４、および３０６はポリシリコンから構成することができるが、それに限定されない。本開示の一実施形態によれば、受動素子３０２、３０４、および３０６は、それぞれ、第１のＳＴＩ構造１０４および第２のＳＴＩ構造１０５上にのみ形成される。図１に図示される受動素子３０２、３０４、および３０６のレイアウトおよび数は、単に説明のためであることが理解される。
本開示の一実施形態によれば、キャパシタ構造１は、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む第３の垂直拡散板１２０をさらに備えることができる。図１でわかるように、上方から見ると、第３の垂直拡散板１２０は、環状の第２のＳＴＩ構造１０５を取り囲む円環形状構造である。第３の垂直拡散板１２０は、第２のＳＴＩ構造１０５および外側の第３のＳＴＩ構造１０６によって画定されて分離される。第３のＳＴＩ構造１０６は、やはり、第３の垂直拡散板１２０を電気的に分離するリング形状のトレンチアイソレーションである。第３のＳＴＩ構造１０６は、以前に記載されたようなＳＴＩプロセスステップによって形成することができる。本開示の一実施形態によれば、第３のＳＴＩ構造１０６、第３の垂直拡散板１２０、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、および第１のＳＴＩ構造１０４は、最も内側の第１の垂直拡散板１１０と同心円状に配置される。
本開示の一実施形態によれば、第３の垂直拡散板１２０は、第２のＳＴＩ構造１０５および第３のＳＴＩ構造１０６によって画定されて分離されるシリコン活性区域である。本開示の一実施形態によれば、同様に、第３の垂直拡散板１２０は、Ｐ型ドープシリコン区域またはＮ型ドープシリコン区域であってよい。たとえば、ＣＭＯＳロジック回路領域でイオンウェルを形成するために一般的に実施される好適なハードマスクを使用するイオンウェル打込みプロセスを実施することによって、ボロンなどのＰ型ドーパントまたはリンなどといったＮ型ドーパントを、第２のＳＴＩ構造１０５および第３のＳＴＩ構造１０６によって画定されて分離されるシリコン活性区域へと打ち込み、それによって、第１の垂直拡散板１１０、第２の垂直拡散板２１０、および第３の垂直拡散板１２０を形成することができる。Ｐ＋領域またはＮ＋領域などといった高度にドープされた領域１２１を、第３の垂直拡散板１２０の表面に形成することができる。
本開示の一実施形態によれば、第３の垂直拡散板１２０は、半導体基板１００の部分である下部１２０ａをさらに備える。図２でわかるように、下部１２０ａは、第３のＳＴＩ構造１０６によって囲まれる第２の垂直拡散板１２０の上にある部分より幅広くすることができる。本開示の一実施形態によれば、下部１２０ａは、外側ウェハ裏面側トレンチアイソレーション構造５０６および内側ウェハ裏面側トレンチアイソレーション構造５０５によって囲まれて電気的に分離される。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０６は、第３のＳＴＩ構造１０６のものとほぼ同じリング形状を有する。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０６は、第３のＳＴＩ構造１０６の底部と直接接触する。
本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０６は、ウェハ裏面側トレンチを絶縁層５００で満たすことによって形成される。本開示の一実施形態によれば、絶縁層５００は、限定しないが、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、急熱ＣＶＤ（ＲＴＣＶＤ）、または原子層堆積（ＡＬＤ）法を含む化学気相堆積（ＣＶＤ）法によって形成することができる。たとえば、絶縁層５００は、酸化シリコン、窒化シリコン、酸窒化シリコンを含むことができるが、これらに限定されない。
本開示の一実施形態によれば、図２でわかるように、キャパシタＣ２（Ｓｉ－Ｓｉキャパシタ）は、第２の垂直拡散板２１０と第３の垂直拡散板１２０の間に形成され、環状の第２のＳＴＩ構造１０５およびウェハ裏面側トレンチアイソレーション構造５０５がその間に挿置され、キャパシタ誘電体層として働くことができる。複数の第３の接点要素ＣＴ３を、第３の垂直拡散板１２０上に配設することができる。複数の第３の接点要素ＣＴ３および金属相互接続４１０を通して、第３の垂直拡散板１２０を、第１の電圧が提供されるキャパシタ構造１のカソードノードに電気的に結合することができる。したがって、本開示の一実施形態によれば、図２でわかるように、第１の垂直拡散板１１０および第３の垂直拡散板１２０は両方ともカソードノードに電気的に結合される。
本開示の一実施形態によれば、抵抗器などといった受動素子３０８を、第３のＳＴＩ構造１０６の上面上に形成することができる。本開示の一実施形態によれば、受動素子３０８はポリシリコンから構成することができるが、それに限定されない。本開示の一実施形態によれば、受動素子３０８は、第３のＳＴＩ構造１０６上にのみ形成される。図１に図示される受動素子３０８のレイアウトおよび数は、単に説明のためであることが理解される。
本開示の一実施形態によれば、キャパシタ構造１は、第３のＳＴＩ構造１０６、第３の垂直拡散板１２０、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む第４の垂直拡散板２２０をさらに備えることができる。図１でわかるように、上方から見ると、第４の垂直拡散板２２０は、環状の第３のＳＴＩ構造１０６を取り囲む円環形状構造である。第４の垂直拡散板２２０は、第３のＳＴＩ構造１０６および第４のＳＴＩ構造１０７によって画定されて分離される。第４のＳＴＩ構造１０７は、やはり、第４の垂直拡散板２２０を電気的に分離するリング形状のトレンチアイソレーションである。第４のＳＴＩ構造１０７は、以前に記載されたようなＳＴＩプロセスステップによって形成することができる。本開示の一実施形態によれば、第４のＳＴＩ構造１０７、第４の垂直拡散板２２０、第３のＳＴＩ構造１０６、第３の垂直拡散板１２０、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、および第１のＳＴＩ構造１０４は、最も内側の第１の垂直拡散板１１０と同心円状に配置される。
本開示の一実施形態によれば、第４の垂直拡散板２２０は、第３のＳＴＩ構造１０６および第４のＳＴＩ構造１０７によって画定されて分離されるシリコン活性区域である。本開示の一実施形態によれば、同様に、第４の垂直拡散板２２０は、Ｐ型ドープシリコン区域またはＮ型ドープシリコン区域であってよい。たとえば、ＣＭＯＳロジック回路領域でイオンウェルを形成するために一般的に実施される好適なハードマスクを使用するイオンウェル打込みプロセスを実施することによって、ボロンなどのＰ型ドーパントまたはリンなどといったＮ型ドーパントを、第３のＳＴＩ構造１０６および第４のＳＴＩ構造１０７によって画定されて分離されるシリコン活性区域へと打ち込み、それによって、第１の垂直拡散板１１０、第２の垂直拡散板２１０、第３の垂直拡散板１２０、および第４の垂直拡散板２２０を形成することができる。Ｐ＋領域またはＮ＋領域などといった高度にドープされた領域２２１を、第４の垂直拡散板２２０の表面に形成することができる。
本開示の一実施形態によれば、第４の垂直拡散板２２０は、半導体基板１００の部分である下部２２０ａをさらに備える。図２でわかるように、下部２２０ａは、第４のＳＴＩ構造１０７によって囲まれる第４の垂直拡散板２２０の上にある部分より幅広くすることができる。本開示の一実施形態によれば、下部２２０ａは、外側ウェハ裏面側トレンチアイソレーション構造５０７および内側ウェハ裏面側トレンチアイソレーション構造５０６によって囲まれて電気的に分離される。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０７は、第４のＳＴＩ構造１０７のものとほぼ同じリング形状を有する。本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０７は、第４のＳＴＩ構造１０７の底部と直接接触する。
本開示の一実施形態によれば、ウェハ裏面側トレンチアイソレーション構造５０７は、ウェハ裏面側トレンチを絶縁層５００で満たすことによって形成される。本開示の一実施形態によれば、絶縁層５００は、限定しないが、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、急熱ＣＶＤ（ＲＴＣＶＤ）、または原子層堆積（ＡＬＤ）法を含む化学気相堆積（ＣＶＤ）法によって形成することができる。たとえば、絶縁層５００は、酸化シリコン、窒化シリコン、酸窒化シリコンを含むことができるが、これらに限定されない。
本開示の一実施形態によれば、図２でわかるように、キャパシタＣ３（Ｓｉ－Ｓｉキャパシタ）は、第３の垂直拡散板１２０と第４の垂直拡散板２２０の間に形成され、環状の第３のＳＴＩ構造１０６およびウェハ裏面側トレンチアイソレーション構造５０６がその間に挿置され、キャパシタ誘電体層として働くことができる。複数の第４の接点要素ＣＴ４を、第４の垂直拡散板２２０上に配設することができる。複数の第４の接点要素ＣＴ４および金属相互接続４２０を通して、第４の垂直拡散板２２０を、第２の電圧が提供されるキャパシタ構造１のアノードノードに電気的に結合することができる。したがって、本開示の一実施形態によれば、図２でわかるように、第２の垂直拡散板２１０および第４の垂直拡散板２２０は両方ともアノードノードに電気的に結合される。
本開示の一実施形態によれば、抵抗器などといった受動素子３１０を、第４のＳＴＩ構造１０７の上面上に形成することができる。本開示の一実施形態によれば、受動素子３１０はポリシリコンから構成することができるが、それに限定されない。本開示の一実施形態によれば、受動素子３１０は、第４のＳＴＩ構造１０７上にのみ形成される。図１に図示される受動素子３１０のレイアウトおよび数は、単に説明のためであることが理解される。
構造的に、キャパシタ構造１は、半導体基板１００と、半導体基板１００中に配設された第１の垂直拡散板１１０と、半導体基板１００中に配設され第１の垂直拡散板１１０を囲む第１のシャロートレンチアイソレーション（ＳＴＩ）構造１０４と、半導体基板１００中に配設され第１のＳＴＩ構造１０４を囲む第２の垂直拡散板２１０とを含む。第１の垂直拡散板１１０は、半導体基板１００の部分である、第１の下部１１０ａをさらに備える。第１の下部１１０ａは、第１のウェハ裏面側トレンチアイソレーション構造５０４によって囲まれて電気的に分離される。
いくつかの実施形態によれば、第１のウェハ裏面側トレンチアイソレーション構造５０４は、第１のＳＴＩ構造１０４の底部と直接接触する。
いくつかの実施形態によれば、第１のウェハ裏面側トレンチアイソレーション構造５０４は、第１のＳＴＩ構造１０４のものより小さい横方向の厚さｔを有する。
いくつかの実施形態によれば、第１のウェハ裏面側トレンチアイソレーション構造５０４は、第１のＳＴＩ構造１０４のものとほぼ同じリング形状を有する。
いくつかの実施形態によれば、第１の垂直拡散板１１０は、Ｐ型ドープ領域またはＮ型ドープ領域である。
いくつかの実施形態によれば、第２の垂直拡散板２１０は、Ｐ型ドープ領域またはＮ型ドープ領域である。
いくつかの実施形態によれば、キャパシタ構造１は、半導体基板１００の裏面側１００ｂに配設された絶縁層５００をさらに備える。
いくつかの実施形態によれば、第１のＳＴＩ構造１０４および第１のウェハ裏面側トレンチアイソレーション構造５０４は、第１の垂直拡散板１１０を第２の垂直拡散板２１０から分離する。
いくつかの実施形態によれば、第１の垂直拡散板１１０が第１の電圧に電気的に結合され、第２の垂直拡散板２１０が第２の電圧に電気的に結合され、第２の電圧が第１の電圧よりも高い。
いくつかの実施形態によれば、キャパシタＣ１は、第１の垂直拡散板１１０と第２の垂直拡散板２１０の間に形成され、第１のＳＴＩ構造１０４および第１のウェハ裏面側トレンチアイソレーション構造５０４がその間に挿置され、キャパシタ誘電体層として働く。
いくつかの実施形態によれば、キャパシタ構造１は、第１の垂直拡散板１１０の表面に配設される第１の高度にドープされた領域１１１と、第２の垂直拡散板２１０の表面に配設される第２の高度にドープされた領域２１１とをさらに備える。
いくつかの実施形態によれば、キャパシタ構造１は、半導体基板１００中に配設される第２のシャロートレンチアイソレーション（ＳＴＩ）構造１０５をさらに備える。第２のＳＴＩ構造１０５は、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む。
いくつかの実施形態によれば、第２の垂直拡散板２１０は、半導体基板１００の部分である、第２の下部２１０ａをさらに備える。
いくつかの実施形態によれば、第２の下部２１０ａは、第２のウェハ裏面側トレンチアイソレーション構造５０５および第１のウェハ裏面側トレンチアイソレーション構造５０４によって囲まれて電気的に分離される。
いくつかの実施形態によれば、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４は、第１の垂直拡散板１１０と同心円状に配置される。
いくつかの実施形態によれば、第１の垂直拡散板１１０および第２の垂直拡散板２１０は、第１のＳＴＩ構造１０４および第２のＳＴＩ構造１０５によって画定されて分離されるシリコン活性区域である。
いくつかの実施形態によれば、キャパシタ構造１は、第１のＳＴＩ構造１０４または第２のＳＴＩ構造１０５の上面の直上に受動素子３０２、３０６をさらに備える。
いくつかの実施形態によれば、受動素子３０２、３０６は抵抗器を備える。いくつかの実施形態によれば、受動素子３０２、３０６はポリシリコンを含む。
いくつかの実施形態によれば、キャパシタ構造１は、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む第３の垂直拡散板１２０と、第３の垂直拡散板１２０、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む第３のシャロートレンチアイソレーション（ＳＴＩ）構造１０６とをさらに備える。
いくつかの実施形態によれば、キャパシタ構造１は、第３のＳＴＩ構造１０６、第３の垂直拡散板１２０、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む第４の垂直拡散板２２０と、第４の垂直拡散板２２０、第３のＳＴＩ構造１０６、第３の垂直拡散板１２０、第２のＳＴＩ構造１０５、第２の垂直拡散板２１０、第１のＳＴＩ構造１０４、および第１の垂直拡散板１１０を囲む第４のシャロートレンチアイソレーション（ＳＴＩ）構造１０７とをさらに備える。
いくつかの実施形態によれば、第２の垂直拡散板２１０、第４の垂直拡散板２２０、およびイオンウェル１０１はアノードノードに電気的に結合され、第１の垂直拡散板１１０および第３の垂直拡散板１２０はカソードノードに電気的に結合される。
いくつかの実施形態によれば、半導体基板１００は、シリコン基板である。
図３から図５を参照せよ。図３から図５は、本開示の別の実施形態による、キャパシタ構造を製造するための例示的な方法を示す概略断面図であり、同様の領域、層、または要素は、同様の番号によって指定される。
図３に示されるように、Ｐ型シリコン基板などといった半導体基板１００のＰ２区域は、以前に記載されたようなＳＴＩプロセスを受け、それによって、１つ置きの活性区域の同心円状リング、および活性区域のリング間に挿置される、１つ置きのＳＴＩ構造の同心円状リングが形成される。たとえば、最も内側の第１の垂直拡散板１１０は、第１のＳＴＩ構造１０４、第２の垂直拡散板２１０、第２のＳＴＩ構造１０５、第３の垂直拡散板１２０、第３のＳＴＩ構造１０６、第４の垂直拡散板２２０、および最も外側の第４のＳＴＩ構造１０７に囲まれる。パターン形成したポリシリコン層がＳＴＩ構造上に形成される。パターン形成したポリシリコン層は、受動素子３０２～３１０などといった受動素子を形成することができる。
受動素子３０２～３１０を形成した後、半導体基板１００の表面側１００ａに誘電体層５２０を堆積することができる。以前に記載されたような接触プラグＣＴ１～ＣＴ４などといった接触プラグなどの相互接続構造、ならびに以前に記載されたような相互接続４１０または４２０などといった金属線／トレースを、誘電体層５２０の中または上に形成することができる。簡単にするために、単に１つの誘電体層５２０が示される。しかし、誘電体層５２０は、誘電体材料などの複数の層を備えることができることが理解される。相互接続構造を介して、第２の垂直拡散板２１０、第４の垂直拡散板２２０、およびイオンウェル１０１はアノードノードに電気的に結合され、第１の垂直拡散板１１０および第３の垂直拡散板１２０はカソードノードに電気的に結合される。
半導体基板１００のＰ２区域は、数回のイオン打込みプロセスを受けて、Ｐ型またはＮ型ドープした第１の垂直拡散板１１０、Ｐ型またはＮ型ドープした第２の垂直拡散板２１０、Ｐ型またはＮ型ドープした第３の垂直拡散板１２０、Ｐ型またはＮ型ドープした第４の垂直拡散板２２０、および、高度にドープされた領域１１１、１２１、２１１、２２１を形成することができる。
図４に示されるように、その後、半導体基板１００を裏返すことができ、次いで裏面側１００ｂがウェハ薄化プロセスを受けて、裏面側１００ｂから半導体基板１００の一部を除去する。ウェハ裏面側薄化プロセスは当技術分野でよく知られており、ここではこれ以上詳細に記載されない。たとえば、半導体基板１００の表面側１００ａをキャリア基板（図示せず）に付着することができ、次いで、裏面側１００ｂが、当技術分野で知られているウェハ研磨方法によって研磨または研削される。
図５に示されるように、ウェハ裏面側トレンチアイソレーション構造５０４～５０７は、基板貫通接点（ＴＳＣ）プロセスなどの技法を使用することによって半導体基板１００の裏面側１００ｂ上に形成される。たとえば、第１の同心円状の円環形状トレンチは、リソグラフィプロセスおよびエッチングプロセスによって半導体基板１００に形成される。その後、絶縁層５００が半導体基板１００の裏面側１００ｂ上に堆積され、同心円状の円環形状トレンチが絶縁層５００で満たされる。
当業者ならば、本発明の教示を保持しながら、本デバイスおよび方法の多数の変更形態および代替形態を作ることができることに容易に気づくであろう。したがって、上の開示は、添付の請求項の設定範囲によってのみ限定されると解釈するべきである。
１ キャパシタ構造
１００ 半導体基板
１００ａ 表面側
１００ｂ 裏面側
１０１ イオンウェル
１０４ 第１のシャロートレンチアイソレーション構造、第１のＳＴＩ構造
１０５ 第２のシャロートレンチアイソレーション構造、第２のＳＴＩ構造
１０６ 第３のシャロートレンチアイソレーション構造、第３のＳＴＩ構造
１０７ 第４のシャロートレンチアイソレーション構造、第４のＳＴＩ構造
１１０ 第１の垂直拡散板
１１０ａ 第１の下部
１１１ 第１の高度にドープされた領域
１２０ 第３の垂直拡散板
１２１ 高度にドープされた領域
２１０ 第２の垂直拡散板
２１０ａ 第２の下部
２１１ 第２の高度にドープされた領域
２２０ 第４の垂直拡散板
２２０ａ 第２の下部
２２１ 高度にドープされた領域
３０２ 受動素子
３０４ 受動素子
３０６ 受動素子
３０８ 受動素子
３１０ 受動素子
４１０ 金属相互接続
４２０ 金属相互接続
５００ 絶縁層
５０４ 第１のウェハ裏面側トレンチアイソレーション構造、内側ウェハ裏面側トレンチアイソレーション構造
５０５ 第２のウェハ裏面側トレンチアイソレーション構造、内側ウェハ裏面側トレンチアイソレーション構造、外側ウェハ裏面側トレンチアイソレーション構造
５０６ ウェハ裏面側トレンチアイソレーション構造、外側ウェハ裏面側トレンチアイソレーション構造、内側ウェハ裏面側トレンチアイソレーション構造
５０７ ウェハ裏面側トレンチアイソレーション構造、外側ウェハ裏面側トレンチアイソレーション構造
５２０ 誘電体層

Claims (23)

  1. 半導体基板と、
    前記半導体基板中に配設された第１の垂直拡散板であって、前記第１の垂直拡散板が、前記半導体基板の部分である第１の下部をさらに備え、前記第１の下部が、第１のウェハ裏面側トレンチアイソレーション構造によって囲まれて電気的に分離される、第１の垂直拡散板と、
    前記半導体基板中に配設される第１のシャロートレンチアイソレーション（ＳＴＩ）構造であって、前記第１の垂直拡散板を囲む、第１のＳＴＩ構造と、
    前記半導体基板中に配設される第１の導電型の第２の垂直拡散板であって、前記第１のＳＴＩ構造を囲む、第２の垂直拡散板と
    を備える、キャパシタ構造。
  2. 前記第１のウェハ裏面側トレンチアイソレーション構造が前記第１のＳＴＩ構造の底部と直接接触する、請求項１に記載のキャパシタ構造。
  3. 前記第１のウェハ裏面側トレンチアイソレーション構造が前記第１のＳＴＩ構造のものより小さい横方向の厚さを有する、請求項１に記載のキャパシタ構造。
  4. 前記第１のウェハ裏面側トレンチアイソレーション構造が前記第１のＳＴＩ構造のものと同じリング形状を有する、請求項１に記載のキャパシタ構造。
  5. 前記第１の垂直拡散板がＰ型ドープ領域またはＮ型ドープ領域である、請求項１に記載のキャパシタ構造。
  6. 前記第２の垂直拡散板がＰ型ドープ領域またはＮ型ドープ領域である、請求項５に記載のキャパシタ構造。
  7. 前記半導体基板の裏面側に配設された絶縁層
    をさらに備える、請求項１に記載のキャパシタ構造。
  8. 前記第１のＳＴＩ構造および前記第１のウェハ裏面側トレンチアイソレーション構造が、前記第１の垂直拡散板を前記第２の垂直拡散板から分離する、請求項１に記載のキャパシタ構造。
  9. 前記第１の垂直拡散板が第１の電圧に電気的に結合され、前記第２の垂直拡散板が第２の電圧に電気的に結合され、前記第２の電圧が前記第１の電圧よりも高い、請求項１に記載のキャパシタ構造。
  10. キャパシタが前記第１の垂直拡散板と前記第２の垂直拡散板の間に形成され、前記第１のＳＴＩ構造および前記第１のウェハ裏面側トレンチアイソレーション構造がその間に挿置され、キャパシタ誘電体層として働く、請求項１に記載のキャパシタ構造。
  11. 前記第１の垂直拡散板の表面に配設される第１の高度にドープされた領域と、
    前記第２の垂直拡散板の表面に配設される第２の高度にドープされた領域と
    をさらに備える、請求項１に記載のキャパシタ構造。
  12. 前記半導体基板中に配設される第２のシャロートレンチアイソレーション（ＳＴＩ）構造をさらに備え、前記第２のＳＴＩ構造が、前記第２の垂直拡散板、前記第１のＳＴＩ構造、および前記第１の垂直拡散板を囲む、請求項１に記載のキャパシタ構造。
  13. 前記第２の垂直拡散板が、前記半導体基板の部分である、第２の下部をさらに備える、請求項１２に記載のキャパシタ構造。
  14. 前記第２の下部が、第２のウェハ裏面側トレンチアイソレーション構造および前記第１のウェハ裏面側トレンチアイソレーション構造によって囲まれて電気的に分離される、請求項１３に記載のキャパシタ構造。
  15. 前記第２のＳＴＩ構造、前記第２の垂直拡散板、前記第１のＳＴＩ構造が、前記第１の垂直拡散板と同心円状に配置される、請求項１２に記載のキャパシタ構造。
  16. 前記第１の垂直拡散板および前記第２の垂直拡散板が、前記第１のＳＴＩ構造および前記第２のＳＴＩ構造によって画定されて分離されるシリコン活性区域である、請求項１２に記載のキャパシタ構造。
  17. 前記第１のＳＴＩ構造または前記第２のＳＴＩ構造の上面の直上に受動素子
    をさらに備える、請求項１２に記載のキャパシタ構造。
  18. 前記受動素子が抵抗器を備える、請求項１７に記載のキャパシタ構造。
  19. 前記受動素子がポリシリコンを含む、請求項１７に記載のキャパシタ構造。
  20. 前記第２のＳＴＩ構造、前記第２の垂直拡散板、前記第１のＳＴＩ構造、および前記第１の垂直拡散板を囲む第３の垂直拡散板と、
    前記第３の垂直拡散板、前記第２のＳＴＩ構造、前記第２の垂直拡散板、前記第１のＳＴＩ構造、および前記第１の垂直拡散板を囲む第３のシャロートレンチアイソレーション（ＳＴＩ）構造と
    をさらに備える、請求項１２に記載のキャパシタ構造。
  21. 前記第３のＳＴＩ構造、前記第３の垂直拡散板、前記第２のＳＴＩ構造、前記第２の垂直拡散板、前記第１のＳＴＩ構造、および前記第１の垂直拡散板を囲む第４の垂直拡散板と、
    前記第４の垂直拡散板、前記第３のＳＴＩ構造、前記第３の垂直拡散板、前記第２のＳＴＩ構造、前記第２の垂直拡散板、前記第１のＳＴＩ構造、および前記第１の垂直拡散板を囲む第４のシャロートレンチアイソレーション（ＳＴＩ）構造と
    をさらに備える、請求項２０に記載のキャパシタ構造。
  22. 前記第２の垂直拡散板、前記第４の垂直拡散板、およびイオンウェルがアノードノードに電気的に結合され、前記第１の垂直拡散板および前記第３の垂直拡散板がカソードノードに電気的に結合される、請求項２１に記載のキャパシタ構造。
  23. 前記半導体基板がシリコン基板である、請求項１に記載のキャパシタ構造。
JP2021530954A 2019-01-30 2019-01-30 垂直拡散板を有するキャパシタ構造 Active JP7181407B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/073896 WO2020154950A1 (en) 2019-01-30 2019-01-30 Capacitor structure having vertical diffusion plates

Publications (2)

Publication Number Publication Date
JP2022509990A true JP2022509990A (ja) 2022-01-25
JP7181407B2 JP7181407B2 (ja) 2022-11-30

Family

ID=66979094

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021530954A Active JP7181407B2 (ja) 2019-01-30 2019-01-30 垂直拡散板を有するキャパシタ構造

Country Status (7)

Country Link
US (1) US10777690B2 (ja)
EP (1) EP3853895B1 (ja)
JP (1) JP7181407B2 (ja)
KR (1) KR102626948B1 (ja)
CN (2) CN109923666B (ja)
TW (1) TWI692854B (ja)
WO (1) WO2020154950A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230012639A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스의 온칩 커패시터 구조
US11380707B2 (en) 2020-12-09 2022-07-05 Sandisk Technologies Llc Three-dimensional memory device including backside trench support structures and methods of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018274A1 (en) * 2005-06-30 2007-01-25 Dietrich Bonart Semiconductor circuit arrangement and method
JP2008091451A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置
JP2012079961A (ja) * 2010-10-04 2012-04-19 Denso Corp 半導体装置およびその製造方法
JP2014075499A (ja) * 2012-10-05 2014-04-24 Panasonic Corp 半導体装置および当該半導体装置を用いた半導体リレー
WO2018048529A1 (en) * 2016-09-06 2018-03-15 Qualcomm Incorporated Deep trench active device with backside body contact
JP2018515929A (ja) * 2015-05-08 2018-06-14 シーラス ロジック インターナショナル セミコンダクター リミテッド Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221546A (ja) 2002-12-27 2004-08-05 Sharp Corp 半導体記憶装置及び携帯電子機器
TWI269433B (en) 2004-07-21 2006-12-21 Nanya Technology Corp Memory device with vertical transistor and trench capacitor and fabrication method thereof
CN100466231C (zh) * 2006-04-24 2009-03-04 联华电子股份有限公司 沟槽电容动态随机存取存储器元件及其制作方法
US7598561B2 (en) 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
US7682922B2 (en) 2007-01-18 2010-03-23 International Business Machines Corporation Post STI trench capacitor
US7968929B2 (en) * 2007-08-07 2011-06-28 International Business Machines Corporation On-chip decoupling capacitor structures
SG10201700467UA (en) 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US8334571B2 (en) * 2010-03-25 2012-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Junction varactor for ESD protection of RF circuits
CN102760737A (zh) * 2011-04-28 2012-10-31 上海华虹Nec电子有限公司 浮栅型eeprom器件及其制造方法
US8470684B2 (en) * 2011-05-12 2013-06-25 International Business Machines Corporation Suppression of diffusion in epitaxial buried plate for deep trenches
KR20130023995A (ko) 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US9111781B2 (en) * 2012-02-24 2015-08-18 Infineon Technologies Ag Trench capacitors and methods of forming the same
TWI517414B (zh) 2012-05-18 2016-01-11 旺宏電子股份有限公司 具有增強崩潰電壓之蕭基特二極體
US9076729B2 (en) * 2013-03-13 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnection structure having notches for semiconductor device
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US20160035818A1 (en) * 2014-07-30 2016-02-04 Globalfoundries Inc. Forming a vertical capacitor and resulting device
US9590059B2 (en) * 2014-12-24 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor to integrate with flash memory
US10290699B2 (en) * 2016-08-24 2019-05-14 Texas Instruments Incorporated Method for forming trench capacitor having two dielectric layers and two polysilicon layers
US10134830B2 (en) * 2016-09-13 2018-11-20 Texas Instruments Incorporated Integrated trench capacitor
WO2018182724A1 (en) 2017-03-31 2018-10-04 Intel Corporation Technique for creating a self-aligned bitline in a vertical fet
US10297505B2 (en) * 2017-04-26 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018274A1 (en) * 2005-06-30 2007-01-25 Dietrich Bonart Semiconductor circuit arrangement and method
JP2008091451A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置
JP2012079961A (ja) * 2010-10-04 2012-04-19 Denso Corp 半導体装置およびその製造方法
JP2014075499A (ja) * 2012-10-05 2014-04-24 Panasonic Corp 半導体装置および当該半導体装置を用いた半導体リレー
JP2018515929A (ja) * 2015-05-08 2018-06-14 シーラス ロジック インターナショナル セミコンダクター リミテッド Ｆｉｎｆｅｔ等の薄い垂直半導体構造から形成された高密度コンデンサ
WO2018048529A1 (en) * 2016-09-06 2018-03-15 Qualcomm Incorporated Deep trench active device with backside body contact

Also Published As

Publication number Publication date
EP3853895A4 (en) 2022-06-08
CN111653627B (zh) 2021-03-12
EP3853895B1 (en) 2023-11-22
KR20210080453A (ko) 2021-06-30
KR102626948B1 (ko) 2024-01-17
CN109923666B (zh) 2020-05-26
WO2020154950A1 (en) 2020-08-06
CN111653627A (zh) 2020-09-11
US10777690B2 (en) 2020-09-15
CN109923666A (zh) 2019-06-21
US20200243693A1 (en) 2020-07-30
TWI692854B (zh) 2020-05-01
EP3853895A1 (en) 2021-07-28
JP7181407B2 (ja) 2022-11-30
TW202029479A (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
US11456390B2 (en) Capacitor structure having vertical diffusion plates
US9166037B2 (en) Power semiconductor device with electrostatic discharge structure
CN104037176A (zh) 接触结构以及采用所述接触结构的半导体存储元件
JP2022509990A (ja) 垂直拡散板を有するキャパシタ構造
US20220149047A1 (en) Semiconductor structures and preparation methods thereof
CN111180344B (zh) 三维堆叠结构及制备方法
CN107481929B (zh) 一种半导体器件及其制造方法、电子装置
CN108122885A (zh) 一种半导体器件及其制备方法、电子装置
US9269616B2 (en) Semiconductor device structure and method of forming
CN111162046B (zh) 三维堆叠结构及制备方法
US8921973B2 (en) Semiconductor device
US20050118776A1 (en) Method for fabricating a deep trench capacitor
CN111968975A (zh) 电路芯片、三维存储器以及制备三维存储器的方法
TWI695479B (zh) 具有高靜電防護能力之二極體及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221117

R150 Certificate of patent or registration of utility model

Ref document number: 7181407

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150